JPH1050996A - 過電流検出回路 - Google Patents
過電流検出回路Info
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Abstract
(57)【要約】
【課題】 過電流検出回路において、電流検出媒体と、
電圧検出回路と負荷を介するスイッチを取り外し、チッ
プ面積の縮小を行うこと、及び負荷駆動用ＭＯＳＦＥＴ
のドレイン領域を電気的に独立させ、１チップ上に多電
源の負荷駆動回路を搭載できるようにする。 【解決手段】 負荷駆動用ＭＯＳＦＥＴ３のドレイン端
子１３を基板１７の表面に引き出し、また寄生素子であ
るドレイン抵抗１２の一端からセンス端子１６を引き出
す。これより、負荷駆動用ＭＯＳＦＥＴ３自体が電流検
出媒体とスイッチとして働くため、別にこれらを設ける
必要がなくなり、また負荷駆動用ＭＯＳＦＥＴ３のドレ
イン領域を分離できる。
電圧検出回路と負荷を介するスイッチを取り外し、チッ
プ面積の縮小を行うこと、及び負荷駆動用ＭＯＳＦＥＴ
のドレイン領域を電気的に独立させ、１チップ上に多電
源の負荷駆動回路を搭載できるようにする。 【解決手段】 負荷駆動用ＭＯＳＦＥＴ３のドレイン端
子１３を基板１７の表面に引き出し、また寄生素子であ
るドレイン抵抗１２の一端からセンス端子１６を引き出
す。これより、負荷駆動用ＭＯＳＦＥＴ３自体が電流検
出媒体とスイッチとして働くため、別にこれらを設ける
必要がなくなり、また負荷駆動用ＭＯＳＦＥＴ３のドレ
イン領域を分離できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に出力電流の大きい回路の電流検出を行うため
の過電流検出回路に関する。
関し、特に出力電流の大きい回路の電流検出を行うため
の過電流検出回路に関する。
【０００２】
【従来の技術】図９は、Ｕ．Ｓ．Ｐａｔ．Ｎｏ．４，５
５３，０８４号明細書に示されている従来の過電流検出
回路を示す図である。図９に示すように、負荷駆動用の
ＭＯＳＦＥＴ３は、正電源配線１，ゲート駆動回路５，
負荷４に接続されており、リファレンス用ＭＯＳＦＥＴ
３９は、センス用抵抗３１，ゲート駆動回路５，負荷４
に接続されている。ＭＯＳＦＥＴ３，３９は、同一セル
構造の縦型ＭＯＳＦＥＴで構成される。センス用抵抗３
１のもう一方は、正電源配線１に接続されている。負荷
４は、負電源配線２，出力端８に接続されている。電圧
比較器６の一方の入力には、リファレンス用ＭＯＳＦＥ
Ｔ３９のドレインが接続され、残りの入力には、正電源
配線１の正電源を基準とした基準電圧７が接続される。
５３，０８４号明細書に示されている従来の過電流検出
回路を示す図である。図９に示すように、負荷駆動用の
ＭＯＳＦＥＴ３は、正電源配線１，ゲート駆動回路５，
負荷４に接続されており、リファレンス用ＭＯＳＦＥＴ
３９は、センス用抵抗３１，ゲート駆動回路５，負荷４
に接続されている。ＭＯＳＦＥＴ３，３９は、同一セル
構造の縦型ＭＯＳＦＥＴで構成される。センス用抵抗３
１のもう一方は、正電源配線１に接続されている。負荷
４は、負電源配線２，出力端８に接続されている。電圧
比較器６の一方の入力には、リファレンス用ＭＯＳＦＥ
Ｔ３９のドレインが接続され、残りの入力には、正電源
配線１の正電源を基準とした基準電圧７が接続される。
【０００３】ゲート駆動回路５により導通したＭＯＳＦ
ＥＴ３，３９を通して、正電源−負電源の電位差により
負荷４に電流が流れる。各々のＭＯＳＦＥＴ３，３９に
流れる電流は、ＭＯＳＦＥＴ３９のオン抵抗値に比べセ
ンス用抵抗３１の抵抗値が小さいので、センス用抵抗３
１の電圧降下を無視でき、負荷駆動用のＭＯＳＦＥＴ３
とリファレンス用ＭＯＳＦＥＴ３９のドレイン電圧がほ
ぼ等しくなり、各々のＭＯＳＦＥＴ３，３９に流れる電
流は、セル比に比例する。故に、負荷４に流れる電流と
センス用抵抗３１に流れる電流は、比例することにな
る。
ＥＴ３，３９を通して、正電源−負電源の電位差により
負荷４に電流が流れる。各々のＭＯＳＦＥＴ３，３９に
流れる電流は、ＭＯＳＦＥＴ３９のオン抵抗値に比べセ
ンス用抵抗３１の抵抗値が小さいので、センス用抵抗３
１の電圧降下を無視でき、負荷駆動用のＭＯＳＦＥＴ３
とリファレンス用ＭＯＳＦＥＴ３９のドレイン電圧がほ
ぼ等しくなり、各々のＭＯＳＦＥＴ３，３９に流れる電
流は、セル比に比例する。故に、負荷４に流れる電流と
センス用抵抗３１に流れる電流は、比例することにな
る。
【０００４】つまり、センス用抵抗３１の電圧降下は、
負荷電流に比例する。基準電圧７を、期待する検出電流
値での電圧降下と等しくすることにより、電圧比較器６
を用い過電流状態を検出することができる。また、ゲー
ト駆動回路５によりＭＯＳＦＥＴ３，３９が非導通とな
ると、センス用抵抗３１の電圧降下はなくなる。これは
電流値に換算すると、０Ａであるから、過電流状態と誤
検出することはない。
負荷電流に比例する。基準電圧７を、期待する検出電流
値での電圧降下と等しくすることにより、電圧比較器６
を用い過電流状態を検出することができる。また、ゲー
ト駆動回路５によりＭＯＳＦＥＴ３，３９が非導通とな
ると、センス用抵抗３１の電圧降下はなくなる。これは
電流値に換算すると、０Ａであるから、過電流状態と誤
検出することはない。
【０００５】この従来例で使用される負荷駆動用ＭＯＳ
ＦＥＴの一例について説明する。図８に負荷駆動用ＭＯ
ＳＦＥＴの断面図を示す。図８に示すようにＭＯＳＦＥ
Ｔの構造は、Ｎ型エピタキシャル層１８を成長させたＰ
型シリコン基板１７上に、ドレインとしてＮ型埋め込み
層１９とＮ型引出し層２０，ソースとしてＰベース層２
１内のＮ+層２２，ゲートとしてゲート酸化膜２３上の
ポリシリ電極２４を有している。この構造は、１チップ
上に複数の負荷駆動用ＭＯＳＦＥＴ３を搭載する場合に
用いられるＰＮ接合分離方式である。また、１３はドレ
イン端子，１４はゲート端子，１５はソース端子であ
る。
ＦＥＴの一例について説明する。図８に負荷駆動用ＭＯ
ＳＦＥＴの断面図を示す。図８に示すようにＭＯＳＦＥ
Ｔの構造は、Ｎ型エピタキシャル層１８を成長させたＰ
型シリコン基板１７上に、ドレインとしてＮ型埋め込み
層１９とＮ型引出し層２０，ソースとしてＰベース層２
１内のＮ+層２２，ゲートとしてゲート酸化膜２３上の
ポリシリ電極２４を有している。この構造は、１チップ
上に複数の負荷駆動用ＭＯＳＦＥＴ３を搭載する場合に
用いられるＰＮ接合分離方式である。また、１３はドレ
イン端子，１４はゲート端子，１５はソース端子であ
る。
【０００６】図４は、特願平０７−１９０３１７号に開
示された過電流検出回路を示している。図４に示すよう
に、負荷駆動用のＭＯＳＦＥＴ３は正電源配線１，ゲー
ト駆動回路５，負荷４，スイッチ９に接続されている。
また電圧比較器６は、正電源配線１を基準とした基準電
圧７と、スイッチ９とに接続されている。
示された過電流検出回路を示している。図４に示すよう
に、負荷駆動用のＭＯＳＦＥＴ３は正電源配線１，ゲー
ト駆動回路５，負荷４，スイッチ９に接続されている。
また電圧比較器６は、正電源配線１を基準とした基準電
圧７と、スイッチ９とに接続されている。
【０００７】スイッチ９は、正電源配線１と出力端８間
にＮｃｈ１０とＰｃｈ１１で構成されるインバータであ
り、各々のゲートはゲート駆動回路５，ドレインは電圧
比較器６の入力に接続されている。更に負荷４の一方
は、負電源配線２に接続されている。
にＮｃｈ１０とＰｃｈ１１で構成されるインバータであ
り、各々のゲートはゲート駆動回路５，ドレインは電圧
比較器６の入力に接続されている。更に負荷４の一方
は、負電源配線２に接続されている。
【０００８】ゲート駆動回路５により導通させられたＭ
ＯＳＦＥＴ３には、正電源−負電源間の電位差により出
力電流が流れ、ＭＯＳＦＥＴ３のドレイン−ソース間に
出力電流に依存した電圧降下が現れる。このとき出力端
８の電位は、ゲート駆動回路５によりスイッチ９のＮｃ
ｈ１０が導通するため、電圧比較器６の入力に現れる。
つまり電圧比較器６は、出力端８の電位である負荷駆動
用ＭＯＳＦＥＴ３のドレイン−ソース間の電圧降下と基
準電圧７の比較を行えるようになる。基準電圧７を、期
待する検出電流値での電圧降下と等しく設定することに
より、過電流状態を検出することができる。
ＯＳＦＥＴ３には、正電源−負電源間の電位差により出
力電流が流れ、ＭＯＳＦＥＴ３のドレイン−ソース間に
出力電流に依存した電圧降下が現れる。このとき出力端
８の電位は、ゲート駆動回路５によりスイッチ９のＮｃ
ｈ１０が導通するため、電圧比較器６の入力に現れる。
つまり電圧比較器６は、出力端８の電位である負荷駆動
用ＭＯＳＦＥＴ３のドレイン−ソース間の電圧降下と基
準電圧７の比較を行えるようになる。基準電圧７を、期
待する検出電流値での電圧降下と等しく設定することに
より、過電流状態を検出することができる。
【０００９】ゲート駆動回路５により、ＭＯＳＦＥＴ３
が非導通状態にさせられると同時にスイッチ９のＰｃｈ
１１が導通するため、電圧比較器６の入力には、正電源
配線１の電位が入力されることになる。これは電流値に
換算すると、０Ａであるから、ＭＯＳＦＥＴ３が非導通
時では過電流状態と誤検出することはない。
が非導通状態にさせられると同時にスイッチ９のＰｃｈ
１１が導通するため、電圧比較器６の入力には、正電源
配線１の電位が入力されることになる。これは電流値に
換算すると、０Ａであるから、ＭＯＳＦＥＴ３が非導通
時では過電流状態と誤検出することはない。
【００１０】この従来例で使用される負荷駆動用ＭＯＳ
ＦＥＴの一例について説明する。図１２に負荷駆動用Ｍ
ＯＳＦＥＴの断面図を示す。図１２に示すＭＯＳＦＥＴ
の構造は、Ｎ型エピタキシャル層１８を成長させたＮ型
シリコン基板２５上に、ドレインとしてドレイン端子１
３，ソースとしてＰベース層２１内のＮ+層２２，ゲー
トとしてゲート酸化膜２３上のポリシリ電極２４とを有
している。この構造は、ディスクリートのパワーＭＯＳ
ＦＥＴから派生した自己分離方式である。
ＦＥＴの一例について説明する。図１２に負荷駆動用Ｍ
ＯＳＦＥＴの断面図を示す。図１２に示すＭＯＳＦＥＴ
の構造は、Ｎ型エピタキシャル層１８を成長させたＮ型
シリコン基板２５上に、ドレインとしてドレイン端子１
３，ソースとしてＰベース層２１内のＮ+層２２，ゲー
トとしてゲート酸化膜２３上のポリシリ電極２４とを有
している。この構造は、ディスクリートのパワーＭＯＳ
ＦＥＴから派生した自己分離方式である。
【００１１】図１０は、特公平１−３０３７６１号公報
に開示された過電流検出回路を示している。また、ここ
で使用される負荷駆動用ＭＯＳＦＥＴの一断面構造例を
図１１に示す。更に図１３に負荷駆動用ＭＯＳＦＥＴの
等価回路を示す。
に開示された過電流検出回路を示している。また、ここ
で使用される負荷駆動用ＭＯＳＦＥＴの一断面構造例を
図１１に示す。更に図１３に負荷駆動用ＭＯＳＦＥＴの
等価回路を示す。
【００１２】図１１の負荷駆動用ＭＯＳＦＥＴを説明す
る。図１１に示すＭＯＳＦＥＴの構造は、多結晶シリコ
ン領域３３内に誘電体膜３４を介して基板表面３５が露
出するように埋設されたＮ-単結晶領域３６から構成さ
れたシリコン基板に、ドレインとして、Ｎ-単結晶領域
３６の底部が誘電体膜３４を貫通して基板裏面３７まで
延びるＮ+層３８を通ったドレイン端子１３，ゲートと
してゲート酸化膜２３上のポリシリ電極２４，ソースと
してＰベース層２１内のＮ+層２２とを有している。ま
た、ドレイン抵抗１２からセンス端子１６を引き出すた
めにＮ+層２０を形成している。この構造は、分離能力
を要求される負荷駆動用ＭＯＳＦＥＴを搭載する場合に
用いられる誘電体分離方式を利用している。
る。図１１に示すＭＯＳＦＥＴの構造は、多結晶シリコ
ン領域３３内に誘電体膜３４を介して基板表面３５が露
出するように埋設されたＮ-単結晶領域３６から構成さ
れたシリコン基板に、ドレインとして、Ｎ-単結晶領域
３６の底部が誘電体膜３４を貫通して基板裏面３７まで
延びるＮ+層３８を通ったドレイン端子１３，ゲートと
してゲート酸化膜２３上のポリシリ電極２４，ソースと
してＰベース層２１内のＮ+層２２とを有している。ま
た、ドレイン抵抗１２からセンス端子１６を引き出すた
めにＮ+層２０を形成している。この構造は、分離能力
を要求される負荷駆動用ＭＯＳＦＥＴを搭載する場合に
用いられる誘電体分離方式を利用している。
【００１３】図１３に示すように、従来例で使用される
負荷駆動用ＭＯＳＦＥＴの等価回路は、通常のＭＯＳＦ
ＥＴの等価回路に、センス端子１６とドレイン抵抗１２
と引き出し抵抗３１とを付加した構成に表わされる。
負荷駆動用ＭＯＳＦＥＴの等価回路は、通常のＭＯＳＦ
ＥＴの等価回路に、センス端子１６とドレイン抵抗１２
と引き出し抵抗３１とを付加した構成に表わされる。
【００１４】従来例は図１０に示すように、負荷駆動用
ＭＯＳＦＥＴ３は正電源配線１，ゲート駆動回路５，負
荷４に接続されている。また電圧比較器６は、正電源配
線１を基準とした基準電圧７に接続されている。
ＭＯＳＦＥＴ３は正電源配線１，ゲート駆動回路５，負
荷４に接続されている。また電圧比較器６は、正電源配
線１を基準とした基準電圧７に接続されている。
【００１５】ゲート駆動回路５により導通させられたＭ
ＯＳＦＥＴ３には、正電源−負電源間の電位差より出力
電流が流れ、ＭＯＳＦＥＴ３のドレイン抵抗１２には、
この出力電流に比例した電圧降下が生じる。このとき、
電圧比較器６は、この電圧降下と基準電圧７の比較を行
う。基準電圧７を、期待する検出電流値での電圧降下と
等しく設定することで、過電流状態を検出することがで
きる。ＭＯＳＦＥＴ３が非導通状態となると、ドレイン
抵抗１２の電圧降下は０となる。これは出力電流値に換
算すると、０Ａとなるので、過電流状態と誤検出するこ
とはない。
ＯＳＦＥＴ３には、正電源−負電源間の電位差より出力
電流が流れ、ＭＯＳＦＥＴ３のドレイン抵抗１２には、
この出力電流に比例した電圧降下が生じる。このとき、
電圧比較器６は、この電圧降下と基準電圧７の比較を行
う。基準電圧７を、期待する検出電流値での電圧降下と
等しく設定することで、過電流状態を検出することがで
きる。ＭＯＳＦＥＴ３が非導通状態となると、ドレイン
抵抗１２の電圧降下は０となる。これは出力電流値に換
算すると、０Ａとなるので、過電流状態と誤検出するこ
とはない。
【００１６】
【発明が解決しようとする課題】しかしながら、図９に
示すＵ．Ｓ．Ｐａｔ．Ｎｏ．４，５５３，０８４号明細
書に記載された技術では、負荷駆動用ＭＯＳＦＥＴ３と
リファレンス用ＭＯＳＦＥＴ３９は、同一構造のＭＯＳ
ＦＥＴを使用する必要があるため、図９のようなＮ型Ｍ
ＯＳＦＥＴでハイサイドスイッチを構成する場合、ＭＯ
ＳＦＥＴ３と３９の間に分離層を設ける必要があり、そ
のためチップ面積の増加を招くという問題があった。
示すＵ．Ｓ．Ｐａｔ．Ｎｏ．４，５５３，０８４号明細
書に記載された技術では、負荷駆動用ＭＯＳＦＥＴ３と
リファレンス用ＭＯＳＦＥＴ３９は、同一構造のＭＯＳ
ＦＥＴを使用する必要があるため、図９のようなＮ型Ｍ
ＯＳＦＥＴでハイサイドスイッチを構成する場合、ＭＯ
ＳＦＥＴ３と３９の間に分離層を設ける必要があり、そ
のためチップ面積の増加を招くという問題があった。
【００１７】その理由は、ＭＯＳＦＥＴ３と３９のドレ
インを分離する必要があるが、図１２の自己分離方式の
ようにドレインが共通では、従来技術を利用できないた
めである。そのため、各々のドレインを切り離すための
分離領域が必要となり、その分だけチップ面積が増加す
ることになる。
インを分離する必要があるが、図１２の自己分離方式の
ようにドレインが共通では、従来技術を利用できないた
めである。そのため、各々のドレインを切り離すための
分離領域が必要となり、その分だけチップ面積が増加す
ることになる。
【００１８】図４に示す特願平０７−１９０３１７号に
開示された技術では、過電流検出の働きを正確に行うた
めにスイッチ９を必要とし、チップ上の素子数の増加を
招くという問題があった。
開示された技術では、過電流検出の働きを正確に行うた
めにスイッチ９を必要とし、チップ上の素子数の増加を
招くという問題があった。
【００１９】その理由は、負荷駆動用ＭＯＳＦＥＴ３が
非導通時、出力電位が負電源配線２の電圧をとるため、
直接電圧比較器６の入力に接続すると、過電流状態とし
て誤検出されるからである。そのため、非導通時には、
電圧比較器６の入力と出力端８を切り離し、かつ正電源
配線１と接続するスイッチ９が必要となり、その分だけ
チップ上の素子数が増加することになる。
非導通時、出力電位が負電源配線２の電圧をとるため、
直接電圧比較器６の入力に接続すると、過電流状態とし
て誤検出されるからである。そのため、非導通時には、
電圧比較器６の入力と出力端８を切り離し、かつ正電源
配線１と接続するスイッチ９が必要となり、その分だけ
チップ上の素子数が増加することになる。
【００２０】また図１０に示す特公平１−３０３７６１
号公報に開示された技術では、多電源の負荷駆動回路を
構成する場合、１チップでは構造上不可能であって、複
数のチップで構成する必要があり、部品点数が増すた
め、システム価格が上がり、システムのトータルの信頼
性が下がるという問題があった。
号公報に開示された技術では、多電源の負荷駆動回路を
構成する場合、１チップでは構造上不可能であって、複
数のチップで構成する必要があり、部品点数が増すた
め、システム価格が上がり、システムのトータルの信頼
性が下がるという問題があった。
【００２１】その理由は、負荷駆動用ＭＯＳＦＥＴの構
造上、ドレイン端子は基板裏面側に存在するため、多電
源ハイサイドスイッチを構成する場合、１チップではド
レイン端子の分離が不可能であり、複数のチップでシス
テム構成を行うこととなり、結果としてシステム価格が
上がり、システムのトータルの信頼性が下がるためであ
る。
造上、ドレイン端子は基板裏面側に存在するため、多電
源ハイサイドスイッチを構成する場合、１チップではド
レイン端子の分離が不可能であり、複数のチップでシス
テム構成を行うこととなり、結果としてシステム価格が
上がり、システムのトータルの信頼性が下がるためであ
る。
【００２２】本発明の目的は、前記問題点を解消し、電
流検出媒体とスイッチを別に設けることを必要とせず、
チップ面積を押え、かつ１チップ上に搭載した複数の負
荷駆動用ＭＯＳＦＥＴのドレインを電気的に独立させた
過電流検出回路を提供することにある。
流検出媒体とスイッチを別に設けることを必要とせず、
チップ面積を押え、かつ１チップ上に搭載した複数の負
荷駆動用ＭＯＳＦＥＴのドレインを電気的に独立させた
過電流検出回路を提供することにある。
【００２３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る過電流検出回路は、負荷駆動用ＭＯＳ
ＦＥＴのドレイン抵抗の電圧降下を取り出すセンス端子
と、前記センス端子に取り出された電圧降下を基準電圧
と比較する電圧比較器とを有するものである。
め、本発明に係る過電流検出回路は、負荷駆動用ＭＯＳ
ＦＥＴのドレイン抵抗の電圧降下を取り出すセンス端子
と、前記センス端子に取り出された電圧降下を基準電圧
と比較する電圧比較器とを有するものである。
【００２４】また前記ＭＯＳＦＥＴは、正電源配線と負
電源配線の間にあり、かつ負荷と直列に接続されている
ものである。
電源配線の間にあり、かつ負荷と直列に接続されている
ものである。
【００２５】また前記ＭＯＳＦＥＴは、縦型ＭＯＳＦＥ
Ｔの構造を利用し、かつドレイン端子を表面に引き出し
たものである。
Ｔの構造を利用し、かつドレイン端子を表面に引き出し
たものである。
【００２６】また前記ドレイン抵抗は、前記ＭＯＳＦＥ
Ｔのドレイン端子−ソース端子間にある電流経路の、特
にドレイン端子を起点として、チャネル方向に向かう領
域で構成されるものである。
Ｔのドレイン端子−ソース端子間にある電流経路の、特
にドレイン端子を起点として、チャネル方向に向かう領
域で構成されるものである。
【００２７】また前記基準電圧は、前記ドレイン抵抗の
一端を基準とする一定電圧である。
一端を基準とする一定電圧である。
【００２８】また前記電圧比較器は、二入力の電位差を
増幅して出力を行うものである。
増幅して出力を行うものである。
【００２９】
【作用】負荷駆動用ＭＯＳＦＥＴのドレイン領域が電流
検出媒体として働くため、別に電流検出媒体を設ける必
要がない。また、負荷駆動用ＭＯＳＦＥＴが電圧比較器
の入力に対しスイッチとして働くため、別にスイッチを
用意する必要がない。
検出媒体として働くため、別に電流検出媒体を設ける必
要がない。また、負荷駆動用ＭＯＳＦＥＴが電圧比較器
の入力に対しスイッチとして働くため、別にスイッチを
用意する必要がない。
【００３０】さらに、１つの負荷駆動用ＭＯＳＦＥＴの
ドレインは、他の負荷駆動用ＭＯＳＦＥＴと電気的に独
立しているため、１チップに複数個の負荷駆動用ＭＯＳ
ＦＥＴを構成し、それぞれのドレインに独立した電圧の
印加を行える。
ドレインは、他の負荷駆動用ＭＯＳＦＥＴと電気的に独
立しているため、１チップに複数個の負荷駆動用ＭＯＳ
ＦＥＴを構成し、それぞれのドレインに独立した電圧の
印加を行える。
【００３１】
【発明の実施の形態】以下、本発明の実施形態を図によ
り説明する。
り説明する。
【００３２】（実施形態１）図１は、本発明の実施形態
１に係る過電流検出回路を示す断面図、図２は等価回路
を示す図、図３は回路構成を示す図である。
１に係る過電流検出回路を示す断面図、図２は等価回路
を示す図、図３は回路構成を示す図である。
【００３３】図１に示すように、０．５〜０．７Ω・ｃ
ｍのＮ型エピタキシャル層１８を８〜１０μｍ成長させ
たＰ型シリコン基板１７上に、ドレインとして１４〜２
２Ω／□のＮ型埋め込み層１９と１．０Ｅ１６個／ｃｍ
2でイオン注入したＮ型引出し層２０，ソースとして
３．５Ｅ１５個／ｃｍ2イオン注入したＰベース層２１
内の１．０Ｅ１６個／ｃｍ2でイオン注入したＮ+層２
２，ゲートとして５００Åのゲート酸化膜２３上のポリ
シリ電極２４とを有している。また、センス端子１６と
してドレイン端子１３の一端を利用する。またドレイン
抵抗１２は、ＭＯＳＦＥＴ３のドレイン端子−ソース端
子間にある電流経路の、特にドレイン端子を起点とし
て、チャネル方向に向かう領域で構成されている。
ｍのＮ型エピタキシャル層１８を８〜１０μｍ成長させ
たＰ型シリコン基板１７上に、ドレインとして１４〜２
２Ω／□のＮ型埋め込み層１９と１．０Ｅ１６個／ｃｍ
2でイオン注入したＮ型引出し層２０，ソースとして
３．５Ｅ１５個／ｃｍ2イオン注入したＰベース層２１
内の１．０Ｅ１６個／ｃｍ2でイオン注入したＮ+層２
２，ゲートとして５００Åのゲート酸化膜２３上のポリ
シリ電極２４とを有している。また、センス端子１６と
してドレイン端子１３の一端を利用する。またドレイン
抵抗１２は、ＭＯＳＦＥＴ３のドレイン端子−ソース端
子間にある電流経路の、特にドレイン端子を起点とし
て、チャネル方向に向かう領域で構成されている。
【００３４】図２に示すように、本発明の実施形態１に
係る負荷駆動用ＭＯＳＦＥＴの等価回路は、通常のＭＯ
ＳＦＥＴの等価回路に、センス端子１６とドレイン抵抗
１２を付加した構成となっている。
係る負荷駆動用ＭＯＳＦＥＴの等価回路は、通常のＭＯ
ＳＦＥＴの等価回路に、センス端子１６とドレイン抵抗
１２を付加した構成となっている。
【００３５】図３に示すように、ＭＯＳＦＥＴ３は、ド
レインがドレイン抵抗１２を介して正電源配線１に接続
され、ゲートがゲート駆動回路５に接続され、ソースが
出力端８を通して負荷４に接続されている。
レインがドレイン抵抗１２を介して正電源配線１に接続
され、ゲートがゲート駆動回路５に接続され、ソースが
出力端８を通して負荷４に接続されている。
【００３６】ゲート駆動回路５によりＭＯＳＦＥＴ３が
導通すると、正電源−負電源間の電位差により電流が流
れる。このときの電流に比例した電圧降下がドレイン抵
抗１２に現れ、電圧比較器６によりこの電圧降下と基準
電圧７の比較を行う。正電源配線１の正電位を基準とし
た基準電圧７を、期待する検出電流値での電圧降下と等
しく設定することにより、過電流状態を検出することが
できる。
導通すると、正電源−負電源間の電位差により電流が流
れる。このときの電流に比例した電圧降下がドレイン抵
抗１２に現れ、電圧比較器６によりこの電圧降下と基準
電圧７の比較を行う。正電源配線１の正電位を基準とし
た基準電圧７を、期待する検出電流値での電圧降下と等
しく設定することにより、過電流状態を検出することが
できる。
【００３７】（実施形態２）次に、図５〜図７を参照し
て、本発明の実施形態２を以下に説明する。図７には、
本発明の実施形態２に係る過電流検知回路の回路構成が
示されている。また図５には、負荷駆動用のＭＯＳＦＥ
Ｔの素子断面が、図６には負荷駆動用ＭＯＳＦＥＴの等
価回路が示されている。
て、本発明の実施形態２を以下に説明する。図７には、
本発明の実施形態２に係る過電流検知回路の回路構成が
示されている。また図５には、負荷駆動用のＭＯＳＦＥ
Ｔの素子断面が、図６には負荷駆動用ＭＯＳＦＥＴの等
価回路が示されている。
【００３８】図５に示すように、０．５〜０．７Ω・ｃ
ｍのＰ型エピタキシャル層２６を８〜１０μｍ成長させ
たＮ型シリコン基板２５上に、ドレインとして１４〜２
２Ω／□のＮ型埋め込み層２７と１．０Ｅ１６個／ｃｍ
2でイオン注入したＰ型引出し層２８，ソースとして
３．５Ｅ１５個／ｃｍ2イオン注入したＮベース層２９
内の１．０Ｅ１６個／ｃｍ2でイオン注入したＰ+層３
０，ゲートとして５００Åのゲート酸化膜２３上のポリ
シリ電極２４とを有している。また、センス端子１６と
してドレイン端子１３の一端を利用する。またドレイン
抵抗１２は、ＭＯＳＦＥＴ３のドレイン端子−ソース端
子間にある電流経路の、特にドレイン端子を起点とし
て、チャネル方向に向かう領域で構成されている。
ｍのＰ型エピタキシャル層２６を８〜１０μｍ成長させ
たＮ型シリコン基板２５上に、ドレインとして１４〜２
２Ω／□のＮ型埋め込み層２７と１．０Ｅ１６個／ｃｍ
2でイオン注入したＰ型引出し層２８，ソースとして
３．５Ｅ１５個／ｃｍ2イオン注入したＮベース層２９
内の１．０Ｅ１６個／ｃｍ2でイオン注入したＰ+層３
０，ゲートとして５００Åのゲート酸化膜２３上のポリ
シリ電極２４とを有している。また、センス端子１６と
してドレイン端子１３の一端を利用する。またドレイン
抵抗１２は、ＭＯＳＦＥＴ３のドレイン端子−ソース端
子間にある電流経路の、特にドレイン端子を起点とし
て、チャネル方向に向かう領域で構成されている。
【００３９】図６に示すように、本発明の実施形態２に
係る負荷駆動用ＭＯＳＦＥＴの等価回路は、通常のＭＯ
ＳＦＥＴの等価回路に、センス端子１６とドレイン抵抗
１２を付加された構成となっている。
係る負荷駆動用ＭＯＳＦＥＴの等価回路は、通常のＭＯ
ＳＦＥＴの等価回路に、センス端子１６とドレイン抵抗
１２を付加された構成となっている。
【００４０】図７に示すように、ＭＯＳＦＥＴ３はドレ
イン抵抗１２を介して負荷電源配線２に接続され、ゲー
トがゲート駆動回路５に接続され、ソースが出力端８を
通して負荷４に接続され、負荷４が正電源配線１に接続
されている。
イン抵抗１２を介して負荷電源配線２に接続され、ゲー
トがゲート駆動回路５に接続され、ソースが出力端８を
通して負荷４に接続され、負荷４が正電源配線１に接続
されている。
【００４１】ゲート駆動回路５によりＭＯＳＦＥＴ３が
導通すると、正電源−負電源間の電位差により電流が流
れる。このときの電流に比例した電圧降下がドレイン抵
抗１２に現れ、電圧比較器６により、この電圧降下と基
準電圧７の比較を行う。負電源配線２を基準とした基準
電圧７を、期待する検出電流値での電圧降下と等しく設
定することにより、過電流状態を検出することができ
る。
導通すると、正電源−負電源間の電位差により電流が流
れる。このときの電流に比例した電圧降下がドレイン抵
抗１２に現れ、電圧比較器６により、この電圧降下と基
準電圧７の比較を行う。負電源配線２を基準とした基準
電圧７を、期待する検出電流値での電圧降下と等しく設
定することにより、過電流状態を検出することができ
る。
【００４２】（実施形態３）次に、図１４を参照して、
本発明の実施形態３を説明する。図１４には、本発明の
実施形態３に係る負荷駆動用ＭＯＳＦＥＴの断面が示さ
れている。図１４に示すＭＯＳＦＥＴの構造は、多結晶
シリコン領域３３内に誘電体膜３４を介して基板表面３
５が露出するように埋設された１８〜２４Ω・ｃｍのＮ
−単結晶領域３６が構成されたシリコン基板に、ドレイ
ンとして、Ｎ-単結晶領域３６と誘電体膜３４の間に製
作された１．０Ｅ１６個／ｃｍ2でイオン注入したＮ型
引出し層２０，ゲートとして５００Åのゲート酸化膜２
３上のポリシリ電極２４，ソースとして３．５Ｅ１５個
／ｃｍ2でイオン注入したＰベース層２１内の１．０Ｅ
１６個／ｃｍ2でイオン注入したＮ+層２２とを有してい
る。また、引き出し抵抗３２からセンス端子１６を引き
出さすため、ドレイン抵抗１２，ドレイン端子１３の一
組を利用する。またドレイン抵抗１２は、ＭＯＳＦＥＴ
３のドレイン端子−ソース端子間にある電流経路の、特
にドレイン端子を起点として、チャネル方向に向かう領
域で構成されている。
本発明の実施形態３を説明する。図１４には、本発明の
実施形態３に係る負荷駆動用ＭＯＳＦＥＴの断面が示さ
れている。図１４に示すＭＯＳＦＥＴの構造は、多結晶
シリコン領域３３内に誘電体膜３４を介して基板表面３
５が露出するように埋設された１８〜２４Ω・ｃｍのＮ
−単結晶領域３６が構成されたシリコン基板に、ドレイ
ンとして、Ｎ-単結晶領域３６と誘電体膜３４の間に製
作された１．０Ｅ１６個／ｃｍ2でイオン注入したＮ型
引出し層２０，ゲートとして５００Åのゲート酸化膜２
３上のポリシリ電極２４，ソースとして３．５Ｅ１５個
／ｃｍ2でイオン注入したＰベース層２１内の１．０Ｅ
１６個／ｃｍ2でイオン注入したＮ+層２２とを有してい
る。また、引き出し抵抗３２からセンス端子１６を引き
出さすため、ドレイン抵抗１２，ドレイン端子１３の一
組を利用する。またドレイン抵抗１２は、ＭＯＳＦＥＴ
３のドレイン端子−ソース端子間にある電流経路の、特
にドレイン端子を起点として、チャネル方向に向かう領
域で構成されている。
【００４３】（実施形態４）次に、図１５を参照して、
本発明の実施形態４を説明する。図１５には、本発明の
実施形態４に係る負荷駆動用ＭＯＳＦＥＴの断面が示さ
れている。図１５に示すＭＯＳＦＥＴの構造は、多結晶
シリコン領域３３内に誘電体膜３４を介して基板表面３
５が露出するように埋設された１８〜２４Ω・ｃｍ2の
Ｎ-単結晶領域３６が構成されたシリコン基板に、ドレ
インとして、Ｎ-単結晶領域３６内に製作された１．０
Ｅ１６個／ｃｍ2でイオン注入したＮ型引出し層２０，
ゲートとして５００Åのゲート酸化膜２３上のポリシリ
電極２４，ソースとして３．５Ｅ１５個／ｃｍ2でイオ
ン注入したＰベース層２１内の１．０Ｅ１６個／ｃｍ2
でイオン注入したＮ+層２２とを有している。また、引
き出し抵抗３２からセンス端子１６を引き出さすため、
ドレイン抵抗１２，ドレイン端子１３の一組を利用す
る。またドレイン抵抗１２は、ＭＯＳＦＥＴ３のドレイ
ン端子−ソース端子間にある電流経路の、特にドレイン
端子を起点として、チャネル方向に向かう領域で構成さ
れている。
本発明の実施形態４を説明する。図１５には、本発明の
実施形態４に係る負荷駆動用ＭＯＳＦＥＴの断面が示さ
れている。図１５に示すＭＯＳＦＥＴの構造は、多結晶
シリコン領域３３内に誘電体膜３４を介して基板表面３
５が露出するように埋設された１８〜２４Ω・ｃｍ2の
Ｎ-単結晶領域３６が構成されたシリコン基板に、ドレ
インとして、Ｎ-単結晶領域３６内に製作された１．０
Ｅ１６個／ｃｍ2でイオン注入したＮ型引出し層２０，
ゲートとして５００Åのゲート酸化膜２３上のポリシリ
電極２４，ソースとして３．５Ｅ１５個／ｃｍ2でイオ
ン注入したＰベース層２１内の１．０Ｅ１６個／ｃｍ2
でイオン注入したＮ+層２２とを有している。また、引
き出し抵抗３２からセンス端子１６を引き出さすため、
ドレイン抵抗１２，ドレイン端子１３の一組を利用す
る。またドレイン抵抗１２は、ＭＯＳＦＥＴ３のドレイ
ン端子−ソース端子間にある電流経路の、特にドレイン
端子を起点として、チャネル方向に向かう領域で構成さ
れている。
【００４４】（実施形態５）次に、図１６を参照して、
本発明の実施形態５を説明する。図１６には、本発明の
実施形態５に係る負荷駆動用ＭＯＳＦＥＴの断面が示さ
れている。
本発明の実施形態５を説明する。図１６には、本発明の
実施形態５に係る負荷駆動用ＭＯＳＦＥＴの断面が示さ
れている。
【００４５】図１６に示すＭＯＳＦＥＴの構造は、多結
晶シリコン領域３３内に誘電体膜３４を介して基板表面
３５が露出するように埋設された１８〜２４Ω・ｃｍ2
のＮ−単結晶領域３６が構成されたシリコン基板に、ド
レインとして、Ｎ-単結晶領域３６内に製作された１．
０Ｅ１６個／ｃｍ2でイオン注入したＮ型引出し層２
０，ゲートとして５００Åのゲート酸化膜２３上のポリ
シリ電極２４，ソースとして３．５Ｅ１５個／ｃｍ2で
イオン注入したＰベース層２１内の１．０Ｅ１６個／ｃ
ｍ2でイオン注入したＮ+層２２とを有している。また、
センス端子１６を引き出すため、Ｎ−単結晶領域３６と
誘電体膜３４の間に作成された１．０Ｅ１６個／ｃｍ2
でイオン注入したＮ型引出し層２０を利用する。またド
レイン抵抗１２は、ＭＯＳＦＥＴ３のドレイン端子−ソ
ース端子間にある電流経路の、特にドレイン端子を起点
として、チャネル方向に向かう領域で構成されている。
晶シリコン領域３３内に誘電体膜３４を介して基板表面
３５が露出するように埋設された１８〜２４Ω・ｃｍ2
のＮ−単結晶領域３６が構成されたシリコン基板に、ド
レインとして、Ｎ-単結晶領域３６内に製作された１．
０Ｅ１６個／ｃｍ2でイオン注入したＮ型引出し層２
０，ゲートとして５００Åのゲート酸化膜２３上のポリ
シリ電極２４，ソースとして３．５Ｅ１５個／ｃｍ2で
イオン注入したＰベース層２１内の１．０Ｅ１６個／ｃ
ｍ2でイオン注入したＮ+層２２とを有している。また、
センス端子１６を引き出すため、Ｎ−単結晶領域３６と
誘電体膜３４の間に作成された１．０Ｅ１６個／ｃｍ2
でイオン注入したＮ型引出し層２０を利用する。またド
レイン抵抗１２は、ＭＯＳＦＥＴ３のドレイン端子−ソ
ース端子間にある電流経路の、特にドレイン端子を起点
として、チャネル方向に向かう領域で構成されている。
【００４６】（実施形態６）次に、図１７を参照して、
本発明の実施形態６を説明する。図１７には、本発明の
実施形態６に係る負荷駆動用ＭＯＳＦＥＴの断面が示さ
れている。
本発明の実施形態６を説明する。図１７には、本発明の
実施形態６に係る負荷駆動用ＭＯＳＦＥＴの断面が示さ
れている。
【００４７】図１７に示すように、０．５〜０．７Ω・
ｃｍのＮ型エピタキシャル層１８を８〜１０ｕｍ成長さ
せたＰ型シリコン基板１７上に、ドレインとして１４〜
２２Ω／□のＮ型埋め込み層１９と１．０Ｅ１６個／ｃ
ｍ2でイオン注入したＮ型引出し層２０，ソースとして
３．５Ｅ１５でイオン注入したＰベース層２１内の１．
０Ｅ１６個／ｃｍ2でイオン注入したＮ+層２２，ゲート
として５００Åのゲート酸化膜２３上のポリシリ電極２
４とを有している。またセンス端子１６として、ドレイ
ン端子１３を引き出しているＮ型引出し層２０の外側
に、別にＮ型引出し層２０を設けて利用する。
ｃｍのＮ型エピタキシャル層１８を８〜１０ｕｍ成長さ
せたＰ型シリコン基板１７上に、ドレインとして１４〜
２２Ω／□のＮ型埋め込み層１９と１．０Ｅ１６個／ｃ
ｍ2でイオン注入したＮ型引出し層２０，ソースとして
３．５Ｅ１５でイオン注入したＰベース層２１内の１．
０Ｅ１６個／ｃｍ2でイオン注入したＮ+層２２，ゲート
として５００Åのゲート酸化膜２３上のポリシリ電極２
４とを有している。またセンス端子１６として、ドレイ
ン端子１３を引き出しているＮ型引出し層２０の外側
に、別にＮ型引出し層２０を設けて利用する。
【００４８】
【発明の効果】以上説明したように本発明によれば、リ
ファレンス用ＭＯＳＦＥＴを設ける必要がなく、少なく
とも負荷駆動用ＭＯＳＦＥＴ１個当たりチップ面積を約
０．０５ｍｍ2縮小できる。その理由は、電流検出媒体
の必要がなくなり、リファレンス用ＭＯＳＦＥＴを削除
できるためである。
ファレンス用ＭＯＳＦＥＴを設ける必要がなく、少なく
とも負荷駆動用ＭＯＳＦＥＴ１個当たりチップ面積を約
０．０５ｍｍ2縮小できる。その理由は、電流検出媒体
の必要がなくなり、リファレンス用ＭＯＳＦＥＴを削除
できるためである。
【００４９】また、センス用抵抗を外付部品で対応する
ならば、チップ上に１個のリード線ボンディング用パッ
ドを削除できる。また、センス用抵抗をチップ上に製作
する場合、その面積を削除できることになる。
ならば、チップ上に１個のリード線ボンディング用パッ
ドを削除できる。また、センス用抵抗をチップ上に製作
する場合、その面積を削除できることになる。
【００５０】負荷駆動用ＭＯＳＦＥＴ及びリファレンス
用ＭＯＳＦＥＴは、１セル当たり約４０μｍ2で構成さ
れるが、ドレイン−ソース間の耐圧を考慮する必要があ
るので、その外周構造，分離構造を同一としなくてはな
らない。このマージンが約１８０μｍ必要であるが、本
発明では、そのようなマージンが必要でなく、約０．０
５ｍｍ2のチップ面積を削除することができる。
用ＭＯＳＦＥＴは、１セル当たり約４０μｍ2で構成さ
れるが、ドレイン−ソース間の耐圧を考慮する必要があ
るので、その外周構造，分離構造を同一としなくてはな
らない。このマージンが約１８０μｍ必要であるが、本
発明では、そのようなマージンが必要でなく、約０．０
５ｍｍ2のチップ面積を削除することができる。
【００５１】さらに本発明によれば、出力と電圧比較機
の間にスイッチの必要がなくなり、これにより、負荷駆
動用ＭＯＳＦＥＴ１個当たり素子数を２個削除できる。
の間にスイッチの必要がなくなり、これにより、負荷駆
動用ＭＯＳＦＥＴ１個当たり素子数を２個削除できる。
【００５２】その理由は、負荷駆動用ＭＯＳＦＥＴが、
電圧比較器の入力に対しスイッチとして働くためであ
る。負荷駆動用のＭＯＳＦＥＴがゲート駆動回路により
導通／非導通のスイッチング動作を繰り返すことで、出
力電流を制御している。負荷駆動用ＭＯＳＦＥＴが導通
している場合、電圧比較器の入力には出力電流に比例し
た電圧が、正電源電位を基準として印加され、電圧比較
器で出力電流の判定に行っている。負荷駆動用ＭＯＳＦ
ＥＴが非導通の場合、ドレイン抵抗は電気的に負荷と切
り離されることとなり、電圧比較器の入力は正電源電位
基準で０Ｖ印加される。これは出力電流値に換算すると
０Ａであるから、電圧比較器の誤検出はない。スイッチ
は高耐圧構造のＣＭＯＳインバータで構成されるため、
素子数にして２個削除できる。
電圧比較器の入力に対しスイッチとして働くためであ
る。負荷駆動用のＭＯＳＦＥＴがゲート駆動回路により
導通／非導通のスイッチング動作を繰り返すことで、出
力電流を制御している。負荷駆動用ＭＯＳＦＥＴが導通
している場合、電圧比較器の入力には出力電流に比例し
た電圧が、正電源電位を基準として印加され、電圧比較
器で出力電流の判定に行っている。負荷駆動用ＭＯＳＦ
ＥＴが非導通の場合、ドレイン抵抗は電気的に負荷と切
り離されることとなり、電圧比較器の入力は正電源電位
基準で０Ｖ印加される。これは出力電流値に換算すると
０Ａであるから、電圧比較器の誤検出はない。スイッチ
は高耐圧構造のＣＭＯＳインバータで構成されるため、
素子数にして２個削除できる。
【００５３】さらに本発明によれば、１チップ上に多電
源用負荷駆動回路を構成することができる。これによ
り、システム価格を低下させ、かつ信頼性を向上するこ
とができる。
源用負荷駆動回路を構成することができる。これによ
り、システム価格を低下させ、かつ信頼性を向上するこ
とができる。
【００５４】その理由は、負荷駆動用ＭＯＳＦＥＴのド
レイン端子が各々電気的に独立しているためである。こ
のため、１チップに複数個の負荷駆動用ＭＯＳＦＥＴを
構成し、それぞれのドレインに独立した電圧の印加を行
うことができる。つまり、システム内の半導体装置の総
チップ数を減少させることができ、システム価格を低下
させ、システムの信頼性を向上することができる。
レイン端子が各々電気的に独立しているためである。こ
のため、１チップに複数個の負荷駆動用ＭＯＳＦＥＴを
構成し、それぞれのドレインに独立した電圧の印加を行
うことができる。つまり、システム内の半導体装置の総
チップ数を減少させることができ、システム価格を低下
させ、システムの信頼性を向上することができる。
【図１】本発明の実施形態１に係る負荷駆動用ＭＯＳＦ
ＥＴを示す断面図である。
ＥＴを示す断面図である。
【図２】本発明の実施形態１に係る負荷駆動用ＭＯＳＦ
ＥＴの等価回路を示す図である。
ＥＴの等価回路を示す図である。
【図３】本発明の実施形態１に係る過電流検出回路構成
を示す図である。
を示す図である。
【図４】従来の過電流検出回路構成を示す図である。
【図５】本発明の実施形態２に係る負荷駆動用ＭＯＳＦ
ＥＴを示す断面図である。
ＥＴを示す断面図である。
【図６】本発明の実施形態２に係る負荷駆動用ＭＯＳＦ
ＥＴの等価回路を示す図である。
ＥＴの等価回路を示す図である。
【図７】本発明の実施形態２に係る過電流検出回路構成
を示す図である。
を示す図である。
【図８】従来の負荷駆動用ＭＯＳＦＥＴを示す断面図で
ある。
ある。
【図９】従来の過電流検出回路構成を示す図である。
【図１０】従来の過電流検出回路構成を示す図である。
【図１１】従来の負荷駆動用ＭＯＳＦＥＴを示す断面図
である。
である。
【図１２】従来の負荷駆動用ＭＯＳＦＥＴを示す断面図
である。
である。
【図１３】従来の負荷駆動用ＭＯＳＦＥＴの等価回路を
示す図である。
示す図である。
【図１４】本発明の実施形態３に係る負荷駆動用ＭＯＳ
ＦＥＴを示す断面図である。
ＦＥＴを示す断面図である。
【図１５】本発明の実施形態４に係る負荷駆動用ＭＯＳ
ＦＥＴを示す断面図である。
ＦＥＴを示す断面図である。
【図１６】本発明の実施形態５に係る負荷駆動用ＭＯＳ
ＦＥＴを示す断面図である。
ＦＥＴを示す断面図である。
【図１７】本発明の実施形態６に係る負荷駆動用ＭＯＳ
ＦＥＴを示す断面図である。
ＦＥＴを示す断面図である。
１ 正電源配線 ２ 負電源配線 ３ ＭＯＳＦＥＴ ４ 負荷 ５ ゲート駆動回路 ６ 電圧比較器 ７ 基準電圧 ８ 出力端 ９ スイッチ １０ Ｎｃｈ １１ Ｐｃｈ １２ ドレイン抵抗 １３ ドレイン端子 １４ ゲート端子 １５ ソース端子 １６ センス端子 １７ Ｐ型シリコン基板 １８ Ｎ型エピタキシャル層 １９ Ｎ型埋め込み層 ２０ Ｎ型引出し層 ２１ Ｐベース層 ２２ Ｎ+層 ２３ ゲート酸化膜 ２４ ゲート電極 ２５ Ｎ型シリコン基板 ２６ Ｐ型エピタキシャル層 ２７ Ｐ型埋め込み層 ２８ Ｐ型引出し層 ２９ Ｎベース層 ３０ Ｐ+層 ３１ センス用抵抗 ３２ 引き出し抵抗 ３３ 多結晶シリコン ３４ 誘電体膜 ３５ 基板表面 ３６ Ｎ-単結晶領域 ３７ 基板裏面 ３８ Ｎ+層 ３９ リファレンス用ＭＯＳＦＥＴ
Claims (6)
- 【請求項１】 負荷駆動用ＭＯＳＦＥＴのドレイン抵抗
の電圧降下を取り出すセンス端子と、前記センス端子に
取り出された電圧降下を基準電圧と比較する電圧比較器
とを有することを特徴とする過電流検出回路。 - 【請求項２】 前記ＭＯＳＦＥＴは、正電源配線と負電
源配線の間にあり、かつ負荷と直列に接続されているこ
とを特徴とする請求項１に記載の過電流検出回路。 - 【請求項３】 前記ＭＯＳＦＥＴは、縦型ＭＯＳＦＥＴ
の構造を利用し、かつドレイン端子を表面に引き出した
ものであることを特徴とする請求項１に記載の過電流検
出回路。 - 【請求項４】 前記ドレイン抵抗は、前記ＭＯＳＦＥＴ
のドレイン端子−ソース端子間にある電流経路の、特に
ドレイン端子を起点として、チャネル方向に向かう領域
で構成されることを特徴とする請求項１に記載の過電流
検出回路。 - 【請求項５】 前記基準電圧は、前記ドレイン抵抗の一
端を基準とする一定電圧であることを特徴とする請求項
１に記載の過電流検出回路。 - 【請求項６】 前記電圧比較器は、二入力の電位差を増
幅して出力を行うことを特徴とする請求項１に記載の過
電流検出回路。
Priority Applications (2)
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|---|---|---|---|
| JP8207237A JPH1050996A (ja) | 1996-08-06 | 1996-08-06 | 過電流検出回路 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8207237A JPH1050996A (ja) | 1996-08-06 | 1996-08-06 | 過電流検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1050996A true JPH1050996A (ja) | 1998-02-20 |
Family
ID=16536501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8207237A Pending JPH1050996A (ja) | 1996-08-06 | 1996-08-06 | 過電流検出回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5828308A (ja) |
| JP (1) | JPH1050996A (ja) |
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| CN111308167A (zh) * | 2018-12-12 | 2020-06-19 | 惠州市蓝微电子有限公司 | 一种短路及过流的检测方法 |
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1996
- 1996-08-06 JP JP8207237A patent/JPH1050996A/ja active Pending
-
1997
- 1997-08-05 US US08/906,503 patent/US5828308A/en not_active Expired - Lifetime
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