JPH1050862A

JPH1050862A - 半導体装置

Info

Publication number: JPH1050862A
Application number: JP8208211A
Authority: JP
Inventors: Motoshige Igarashi; 元繁五十嵐; Keiichi Higashiya; 恵市東谷
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-08-07
Filing date: 1996-08-07
Publication date: 1998-02-20

Abstract

(57)【要約】【課題】仕事関数を所望の値に精度よく制御でき、電
極空乏化のないデュアルゲート電極を有する相補型電界
効果トランジスタを提供することを目的とする。【解決手段】Ｎ型ゲート電極９は上層部ＮＧ１と下層
部ＮＧ２とを含む。Ｐ型ゲート電極１０は、上層部ＰＧ
２と下層部ＰＧ１とを含む。Ｎ型ゲート電極９の下層部
ＮＧ１とＰ型ゲート電極１０の下層部ＰＧ１の、少なく
とも一方には窒素が注入されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、一般に半導体装
置に関するものであり、より特定的には、デュアルゲー
ト電極構造を有する相補型電界効果トランジスタに関す
る。この発明は、また、ゲート配線構造の改良に関す
る。

【０００２】

【従来の技術】半導体装置の低電源電圧化に伴い、従来
の回路性能を向上していくためには、トランジスタのし
きい値電圧を下げて電流駆動能力を上げること、そし
て、あらゆる寄生抵抗、寄生容量を、極力軽減していく
ことが重要となる。ＣＭＯＳ構造において低電圧化を実
現するものとして、ＮＭＯＳトランジスタ／ＰＭＯＳト
ランジスタのそれぞれのゲート電極と基板間の仕事関数
差を小さくした、いわゆるデュアルゲート構造が提案さ
れている。ゲート電極と基板間の仕事関数差を小さくす
ることにより、しきい値電圧を下げることが可能とな
る。

【０００３】図１６は、従来の、デュアルゲート構造を
用いたＣＭＯＳＦＥＴの断面図である。図１６を参照し
て、半導体基板中にＰ−ウェル５とＮ−ウェル６が設け
られている。Ｐ−ウェル５とＮ−ウェル６は分離絶縁膜
３によって分離されている。Ｐ−ウェル５の上に、ゲー
ト絶縁膜２を介在させてＮ型ゲート電極９が設けられて
いる。Ｐ−ウェル５の主表面中であって、Ｎ型ゲート電
極９の両側にＮ型ソース／ドレイン領域７が設けられて
いる。Ｎ型ゲート電極９の表面およびＮ型ソース／ドレ
イン領域７の表面にはシリサイド膜１が形成されている
（Self-AlignedSilicide ）。Ｎ−ウェル６の上に、ゲ
ート絶縁膜２を介在させてＰ型ゲート電極１０が設けら
れている。Ｐ−ウェル６の主表面中であって、Ｐ型ゲー
ト電極１０の両側にＰ型ソース／ドレイン領域８が設け
られている。Ｐ型ゲート電極１０の表面およびＰ型ソー
ス／ドレイン領域８の表面にはシリサイド膜１が形成さ
れている。Ｎ型ゲート電極９およびＰ型ゲート電極１０
の側壁には、それぞれ、サイドウォールスペーサ４が設
けられている。

【０００４】具体的に、デュアルゲート構造では、ＮＭ
ＯＳトランジスタのゲート電極９には、Ｎ型の不純物を
ドーピングした導電材料が使用され、ＰＭＯＳトランジ
スタのゲート電極１０には、Ｐ型の不純物をドーピング
した導電材料が使用される。

【０００５】

【発明が解決しようとする課題】デュアルゲート構造で
は、２種類の異なる型の不純物が、それぞれのゲート電
極中において、導電に寄与する状態（つまり活性化した
キャリア）であることが、ゲート電極空乏化を抑制する
上で重要である。ゲート電極空乏化が起こった状態でト
ランジスタを動作させると、電流駆動能力は空乏化率に
応じて低下してしまうため、回路性能は大きく低下す
る。

【０００６】しかしながら、実際の製造プロセスを考え
ると、ゲート電極中の不純物濃度が十分であっても、プ
ロセス中で与えられる熱処理（温度・時間・手段（ＦＡ
またはＲＴＡ）など）によっては活性化が不十分であっ
たり、逆に熱処理が多すぎると、拡散によって、電極中
の不純物が薄膜のゲート絶縁膜を基板側へ突き抜け、基
板側の不純物濃度に影響を与えるなど、制御上の難しさ
が存在した。

【０００７】また、ゲート電極およびゲート配線抵抗の
方に目を向けると、低抵抗化のためにはシリサイド配線
が有効である。特に、ゲート材料についてポリシリコン
のみを用い、ソース／ドレインを形成した後、ゲートと
ソース／ドレイン領域をセルフアラインで同時にシリサ
イド化させるサリサイドプロセス（Self-Aligned Silic
ide Process ）が高速性を重視する品種に対しては、大
変魅力的である。

【０００８】しかし、上記デュアルゲート構造のよう
に、ポリシリコン表面に高濃度で不純物がドーピングさ
れていたり、窒素が存在していると、シリサイド反応に
悪影響を及ぼす。特に、微細化で必要な細線部分のシリ
サイド抵抗が上昇しやすくなり、ときには、シリサイド
膜の剥がれ不良を引起こす原因にもなっていた。

【０００９】それゆえに、この発明の目的は、デュアル
ゲート構造を有する半導体装置において、それぞれのゲ
ートの型の異なる不純物について、（活性化した）不純
物濃度プロファイルを制御し、電極空乏化を防ぎ、仕事
関数を所望の値にし、結果として高駆動型トランジスタ
を得ることにある。

【００１０】この発明の他の目的は、サリサイドプロセ
スを行なっても、細線部分の抵抗の上昇のないゲート配
線を形成することにある。

【００１１】この発明のさらに他の目的は、ゲート配線
構造について、ゲートと基板間の寄生配線容量を低減さ
せることにある。

【００１２】

【課題を解決するための手段】この発明の第１の局面に
従う半導体装置は、Ｎ型不純物を含んだＮ型ゲート電極
を有するＮＭＯＳトランジスタと、Ｐ型不純物を含んだ
Ｐ型ゲート電極を有するＰＭＯＳトランジスタと、を備
える。上記Ｎ型ゲート電極は、上層部と下層部とを含む
２層以上の構造になっている。上記Ｐ型ゲート電極は、
上層部と下層部とを含む２層以上の構造となっている。
上記Ｎ型ゲート電極の上記下層部と上記Ｐ型ゲート電極
の上記下層部の、少なくとも一方には、窒素が注入され
ている。

【００１３】この発明の第２の局面に従う半導体装置
は、Ｎ型不純物を含んだＮ型ゲート電極を有するＮＭＯ
Ｓトランジスタと、Ｐ型不純物を含んだＰ型ゲート電極
を有するＰＭＯＳトランジスタとを備える。上記Ｎ型ゲ
ート電極および上記Ｐ型ゲート電極は、いずれも、上層
部と下層部とを含む２層以上の構造である。それぞれの
ゲート電極中において、上記下層部中の不純物濃度は、
上記上層部中のそれよりも大きくされている。

【００１４】この発明の第３の局面に従う半導体装置
は、Ｎ型不純物を含んだＮ型ゲート電極を有するＮＭＯ
Ｓトランジスタと、Ｐ型不純物を含んだＰ型ゲート電極
を有するＰＭＯＳトランジスタと、フィールド酸化膜上
に形成された容量体部とを備える。上記容量体部は、上
記Ｎ型またはＰ型のうちの、一方の型の不純物が注入さ
れた下層部と、上記下層部の上に設けられた絶縁膜と、
上記絶縁膜の上に設けられた、上記一方の型の不純物が
注入された上層部とを含む。

【００１５】この発明の第４の局面に従う半導体装置
は、Ｎ型ゲート電極を有するＮＭＯＳトランジスタと、
Ｐ型ゲート電極を有するＰＭＯＳトランジスタと、を備
える。上記Ｎ型ゲート電極および上記Ｐ型ゲート電極
は、それぞれ、上層部と下層部とを含んでいる。上記下
層部はノンドープである。

【００１６】この発明の第５の局面に従う半導体装置
は、ゲート電極を有するトランジスタを備える。上記ゲ
ート電極は、上層部と下層部とを含む。少なくとも、上
記上層部をノンドープとし、上記上層部の高さ方向の全
部または一部はシリサイド化されている。

【００１７】この発明の第６の局面に従う半導体装置
は、ゲート配線と、フィールド酸化膜上に形成された容
量体部とを備える。上記容量体部は、不純物が注入され
た下層部と、上記下層部の上に設けられた絶縁膜と、上
記絶縁膜の上に設けられた上層部とを含む。当該装置
は、さらに、上記ゲート酸化膜の上に設けられ、上記絶
縁膜と同じ材料で形成されたシリサイドプロテクション
膜を備える。

【００１８】

【発明の実施の形態】実施の形態１図１は、この発明の実施の形態１に係る相補型電界効果
トランジスタの断面図である。半導体基板１の表面中に
Ｐ−ウェル５とＮ−ウェル６が形成されている。Ｐ−ウ
ェル５とＮ−ウェル６は分離絶縁膜３によって分離され
ている。Ｐ−ウェル５には、ＮＭＯＳトランジスタが形
成されており、Ｎ−ウェル６にはＰＭＯＳトランジスタ
が形成されている。ＮＭＯＳトランジスタは、Ｐ−ウェ
ル５の上に薄膜ゲート絶縁膜２を介在させて設けられた
Ｎ型ゲート電極９を含む。Ｐ−ウェル５の主表面中であ
ってＮ型ゲート電極９の両側に、Ｎ型ソース／ドレイン
領域７が設けられている。Ｎ型ゲート電極９の表面とＮ
型ソース／ドレイン領域７の表面はシリサイド化されて
おり、シリサイド層１が形成されている。Ｎ型ゲート電
極９は、上層部ＮＧ２と下層部ＮＧ１とからなる２層構
造である。なお、ここでは、２層構造を例にして、説明
するが、この発明は、これに限られるものでなく、ゲー
ト電極は、２層以上の構造であってもよい。

【００１９】ＰＭＯＳトランジスタは、Ｎ−ウェル６の
上に薄膜ゲート絶縁膜２を介在させて設けられたＰ型ゲ
ート電極１０を含む。Ｎ−ウェル６の主表面中であっ
て、Ｐ型ゲート電極１０の両側にＰ型ソース／ドレイン
領域８が設けられている。Ｐ型ゲート電極１０の表面と
Ｐ型ソース／ドレイン領域８の表面はシリサイド化さ
れ、シリサイド膜１が形成されている。Ｐ型ゲート電極
１０は上層部ＰＧ２と下層部ＰＧ１との２層構造であ
る。具体的な実施例１−３を表１に示す。

【００２０】

【表１】

【００２１】実施例１では、Ｎ型ゲート電極９の下層部
ＮＧ１とＰ型ゲート電極１０の下層部ＰＧ１に窒素が注
入されている。Ｎ型ゲート電極９の上層部ＮＧ２とＰ型
ゲート電極１０の上層部ＰＧ２は窒素を含まない。

【００２２】実施例２では、Ｐ型ゲート電極１０の下層
部ＰＧ１にのみ窒素が注入され、その他の部分ＮＧ１、
ＮＧ２、ＰＧ２には窒素が注入されていない。

【００２３】実施例３では、Ｎ型ゲート電極９の下層部
ＮＧ１にのみ窒素が注入され、その他部分ＮＧ２、ＰＧ
２、ＰＧ１中には窒素が注入されていない。

【００２４】次に、実施の形態１に係るＣＭＯＳＦＥＴ
の製造方法について説明する。図１を参照して、半導体
基板の主表面に分離絶縁膜３、Ｐ−ウェル５、Ｎ−ウェ
ル６および薄膜ゲート絶縁膜２を形成する。ゲート電極
の下層部分に当るノンドープのポリシリコンを半導体基
板の上に堆積し、マスクをかけて、ＮＭＯＳ、ＰＭＯＳ
領域のそれぞれに、必要なイオン注入を行なう。このイ
オン注入により、ＮＧ１およびＰＧ１部分が形成され
る。使用する不純物種としては、ＮＭＯＳ領域にはリン
や砒素、ＰＭＯＳ領域にはボロンやＢＦ₂などが挙げら
れる。さらに、その後、電極上層部分に当るノンドープ
のポリシリコンを再び堆積し、もう一度、マスクをそれ
ぞれかけて、ＮＭＯＳ、ＰＭＯＳ領域のそれぞれにイオ
ン注入を行なう。２回目のイオン注入については、ソー
ス／ドレイン注入を兼ねて行なうことも可能である。

【００２５】窒素のドーピング方法については、イオン
注入法によって行なう場合では、下層部のポリシリコ
ンを堆積した後に行なう１回目のイオン注入でドーピン
グする方法と、上層部のポリシリコンをデポした後に
行なう２回目のイオン注入で、下層部分のポリシリコン
に飛程（Ｒｐ）をあわせて行なう方法がある。実施例１
の構造では、ＮＭＯＳ／ＰＭＯＳ双方に窒素が存在する
ので、マスクをかけない全面注入により行なう。実施例
２や３の構造は、ＮＭＯＳ、ＰＭＯＳ領域のそれぞれに
マスクをかけて必要な領域のみに、窒素のイオン注入を
行なうことによって実現できる。この方法によるとＮＭ
ＯＳ／ＰＭＯＳに最適量を注入することができる。

【００２６】また、イオン注入法ではなく、ｉｎ−ｓｉ
ｔｕのドープトポリシリコンとして、Ｎ型やＰ型の不純
物、さらには窒素を含んだものを堆積し、必要となる不
純物のドーピングのみをイオン注入で行なうという方法
もある。

【００２７】本実施の形態１によれば、次のような効果
が得られる。第１に、上層部と下層部のポリシリコン不
純物濃度を独立に設定することが可能となる。従来と同
じ電極膜厚でも、２層に分けることで、ゲート絶縁膜近
傍の不純物濃度をより正確に制御することが可能とな
る。その結果、仕事関数を所望の値に精度よく制御で
き、電極空乏化のないデュアルゲート電極が実現でき
る。また、ＮＭＯＳ、ＰＭＯＳ部の最適化が可能とな
り、ＣＭＯＳ回路としての性能バランスが向上する。

【００２８】なお、従来構造のポリシリコンの１層構造
では、イオン注入で高濃度のドーピングを行ない、かつ
プロセス上許容できる熱処理を行なっても、空乏化の抑
制上重要な、ゲート絶縁膜近傍の伝導に寄与する不純
物、つまりキャリア濃度は（特にＰＭＯＳで）不足する
場合が多かった。つまり、ある程度の膜厚（たとえば３
０００〜２０００Å）を要する電極層構造では、いくら
高濃度ドーピングを行なって、熱処理を加えても、空乏
化は起きていた。本実施の形態１によれば、このような
問題点が解決され得る。

【００２９】実施の形態１によって得られる第２の効果
は、上層部と下層部のポリシリコン膜厚とその膜厚比を
自由に設定できることである。たとえば、下層部のポリ
シリコン膜厚を薄くして、上述した第１の効果をより高
めることができる。また、上層部のポリシリコン膜厚だ
けを厚くして、サリサイドプロセスでしばしば問題とな
る、ソース／ドレイン領域とゲート間のショート不良に
対して、マージンを持たせることができるという効果を
奏する。

【００３０】第３の効果として、下層部に窒素が存在す
ることにより、薄膜ゲート絶縁膜への不純物拡散による
バリア性が向上し、基板側への突き抜けが防止される。
従来の構造では、熱処理が多いと、不純物がゲート絶縁
膜を通して基板側へ突き抜けてしまい、しきい値電圧が
変動するなどの問題が生じていた。実施の形態１に係る
構造によれば、下層部のポリシリコン膜中には窒素が注
入されているため、薄膜ゲート絶縁膜への不純物拡散に
よるバリア性が向上し、また、下層部のみに窒素を注入
するため、ゲート電極構造が１層のときよりも、窒素プ
ロファイル、濃度の制御性が向上する。また、Ｎチャネ
ルトランジスタ、Ｐチャネルトランジスタに対して、最
適量を注入することも可能となる。

【００３１】第４の効果として、下層部に窒素が存在す
ることにより、窒素原子が一部ゲート絶縁膜中に取込ま
れて、窒化絶縁膜となるという効果を生ずる。また、窒
素原子がゲート絶縁膜／電極界面あるいはゲート絶縁膜
／基板界面に偏析するという効果も奏する。これらの効
果により、薄膜ゲート絶縁膜の信頼性の向上やホットキ
ャリア耐性に対して強い電極構造となる。

【００３２】第５の効果は、上層部のポリシリコンには
窒素が存在しないため、低抵抗のシリサイドが形成で
き、シリサイド膜の剥がれ不良に対するマージンが向上
することである。実施の形態１に係る構造では、上層部
のポリシリコンには窒素が存在しないため、シリサイド
プロセスとの整合性がよい。実施例１〜３のいずれの構
造でも、細線の抵抗の上昇のない、低抵抗のサリサイド
配線が実現できる。また、シリサイド膜の剥がれ不良に
対してもマージンが増える。

【００３３】実施の形態２図２および図３は、この発明の実施の形態２に係るＣＭ
ＯＳＦＥＴの、デュアルゲート電極構造の不純物濃度プ
ロファイルを示す図である。図２および図３を参照し
て、２層構造のゲート電極中の下層部の不純物濃度は、
上層部中の不純物濃度よりも大きくされている。図２
は、濃度プロファイルがステップ関数上のものであり、
図３は、２つのピークを持ったプロファイル構造のもの
である。このような半導体装置の製造方法は、実施の形
態１に準じて行なわれる。

【００３４】実施の形態２によって得られる効果は次の
とおりである。すなわち、下層部の電極とゲート絶縁膜
界面の活性化した不純物濃度を４Ｅ２０／ｃｍ³以上に
設定することにより、電極の空乏化を防ぐことができ
る。よって、他の部分の濃度を、電気的に問題とならな
いレベルまで下げることができる。

【００３５】また、実施の形態２に係る構造では、上層
部のポリシリコン中の不純物濃度が必要最小限に低く抑
えられているため、シリサイド形成において、細線抵抗
の上昇のない、低抵抗のシリサイドゲート配線の形成が
可能となる。特に、上層部のポリシリコン膜厚が薄い場
合は、この部分にはドーピングせず、シリサイド化で上
層部のポリシリコンをすべて、もしくはほとんどの部分
を金属化合物として、下層のドープトポリシリコンと電
気的につなげた電極構造とすることも可能である。

【００３６】さらに、低濃度化、ノンドープ化すること
は、ポリシリコン中の不純物濃度が高濃度のとき発生し
ていたシリサイド膜の剥がれに対しても有効となる。

【００３７】実施の形態３図４は、実施の形態３に係るＣＭＯＳＦＥＴの、デュア
ルゲート電極構造の断面図である。図５は、そのゲート
電極中の濃度プロファイルである。本実施の形態は、以
下の点を除いて、実施の形態１および２と同一であるの
で、同一または相当する部分には同一の参照番号を付
し、その説明を繰返さない。実施の形態３に係るゲート
電極の構造が、実施の形態１および２と異なる点は、Ｎ
型ゲート電極９およびＰ型ゲート電極１０のそれぞれの
上層部と下層部との間に、トンネル絶縁膜１１が設けら
れている点である。このような構造を有するゲート電極
は、実施の形態１において、上層部のポリシリコンを堆
積させる前に、薄いトンネル絶縁膜１１を堆積させるこ
とによって得られる。実施の形態３によれば、上層部の
ポリシリコンを堆積させるとき、あるいはその前に熱処
理を加える場合に、不純物のアウトディフュージョンを
防止することができる。さらに、後の工程におけるプロ
セス中のあらゆる熱処理に対し、トンネル絶縁膜が不純
物拡散のバリア層として働くので、不純物濃度制御が正
確に行なわれやすいという効果を奏する。

【００３８】実施の形態４実施の形態４は、ＮＭＯＳトランジスタおよびＰＭＯＳ
トランジスタをそれぞれ複数個備えたＣＭＯＳＦＥＴに
かかる。そして、デュアルゲート電極構造として、下層
部のポリシリコンに対する不純物ドーピング量を部分的
に変えて、基本特性の異なるトランジスタを形成する。
このような、部分的にしきい値電圧の異なるトランジス
タの形成は、仕事関数を決定する上で大きな影響を及ぼ
す、下層部のポリシリコン中の不純物濃度を変えること
によって実現できる。

【００３９】次に、実施の形態４に係る装置の製造方法
について説明する。実施の形態１の製造方法のうち、イ
オン注入法を用いて形成する場合について説明する。電
極下層部分に当るノンドープのポリシリコンを堆積し、
ＮＭＯＳ、ＰＭＯＳ領域のそれぞれに、たとえば１枚ず
つマスクを増やして、必要な濃度のイオン注入を行な
う。

【００４０】実施の形態４によれば、マスク工程は増え
るが、回路によって、しきい値や駆動能力を選択できる
ことで、低消費電力対応用などに応用できる。下層電極
の濃度を下げて、電極下部を空乏化させた状態で用いれ
ば、低ゲート容量型トランジスタを作り込める。２層構
造にすることで、イオン注入による電極中の濃度制御が
向上する。

【００４１】実施の形態５実施の形態５は、デュアルゲート電極構造の製造方法に
係る。デュアルゲート電極構造の製造方法として、ノ
ンドープのポリシリコンにイオン注入のみを用いて形成
する方法と、ｉｎ−ｓｉｔｕのドープトポリシリコン
のみを用いて形成する方法と、ｉｎ−ｓｉｔｕのドー
プトポリシリコンに対して、必要に応じてイオン注入を
行なって形成する方法が可能である。形成される電極構
造はいずれも同じである。

【００４２】の方法、すなわち、ｉｎ−ｓｉｔｕのド
ープトポリシリコンを用いる形成方法は工程的に複雑で
ある。つまり、１）片方の型の不純物を含むドープトポ
リシリコンを堆積した後、２）不必要な部分を取除き、
３）必要なところにはポリシリコンとはエッチング選択
比のあるたとえば酸化膜などをマスクとしてかけてお
き、４）再びもう一方の型の不純物を含んだドープトポ
リシリコンを堆積し、５）その膜についても不必要な部
分を取除き、６）その下にマスクとしてかけてあった酸
化膜を取除く。７）その後、ゲートのリソグラフィを行
なう。以上のようなフローが基本となる。効果として
は、不純物の濃度プロファイルは均一となり、ゲート絶
縁膜近傍の濃度制御性は、ノンドープのポリシリコンに
イオン注入のみを用いて形成する、の方法に比べてよ
い。バッチ間の均一性も向上する。

【００４３】のｉｎ−ｓｉｔｕのドープトポリシリコ
ンにイオン注入を行なう形成法は、たとえば薄いＮ型の
ポリシリコンに、逆の型に当るＰ型をそれ以上にドーピ
ングしてＰ型電極を形成する方法である。これによる
と、プロセス的には、選択自由度が上がる。イオン注入
では制御が困難な部分のみ、ｉｎ−ｓｉｔｕのドープト
ポリシリコンを用いるということもできる。

【００４４】実施の形態６本実施の形態は上記デュアルゲート電極構造のうち、上
層部と下層部のポリシリコンの間に絶縁膜を挿入して容
量体を同時に形成した構造に係るものである。図６は、
実施の形態６に係る半導体装置の、トランジスタと容量
体の部分の断面図である。半導体基板の主表面中に、Ｐ
−ウェル５が設けられている。半導体基板の主表面中に
は、分離絶縁膜３が設けられている。Ｐ−ウェル５の上
には、ゲート絶縁膜２を介在させてＮ型ゲート電極９が
設けられている。Ｐ−ウェル５の主表面中であってＮ型
ゲート電極９の両側にＮ型ソース／ドレイン領域７が形
成されている。Ｎ型ソース／ドレイン領域７の表面とＮ
型ゲート電極９の表面に、シリサイド層１が設けられて
いる。分離絶縁膜３の上には容量体が形成されている。
容量体は、Ｎ型の下層部ＮＧ１と、下層部ＮＧ１の上に
設けられた絶縁膜１２と、絶縁膜１２の上に設けられた
上層部ＮＧ２を含む。上層部ＮＧ２の上にシリサイド層
１が形成されている。トランジスタ部と容量体部とを覆
うように層間絶縁膜２０が設けられている。層間絶縁膜
２０中には、Ｎ型ソース／ドレイン領域７の表面の一部
を露出させるためのコンタクトホール１３ａと容量体部
の上層部の表面を露出させるためのコンタクトホール１
３ｂと、絶縁膜１２の表面の一部を露出させるためのコ
ンタクトホール１３ｃが設けられている。

【００４５】次に、実施の形態６に係る半導体装置の製
造方法について説明する。図７を参照して、半導体基板
の主表面中にＰ−ウェル５と分離絶縁膜３を形成する。
半導体基板の上に薄膜ゲート絶縁膜２を形成する。薄膜
ゲート絶縁膜２を介在させて半導体基板の上に下層のポ
リシリコン（ＮＧ１）を堆積し、イオン注入法により不
純物をドーピングする。不純物が注入された部分は、ト
ランジスタの電極となるとともに、容量体の下部電極に
もなる。ここで、容量体は、分離絶縁膜３の上に形成さ
れる。また、容量体の電極となる部分に含まれる不純物
の型は、ＮとＰ型のどちらかを選択することができる。

【００４６】図８を参照して、容量体を作るのに必要な
絶縁膜１２を形成する。材料としては、たとえば酸化膜
や窒化膜、またはこれらを組合せたものなどか挙げられ
る。膜厚は、所望の容量を得るのに必要な分とする。次
に、容量体部分の写真製版を行ない、ＲＩＥドライエッ
チング等によりパターニングする。このときのパターン
は、容量体として必要とされる面積に加えて、容量体の
下部電極をとるための領域も確保しておく（図中の丸印
の部分）。

【００４７】次に、図９を参照して、上層のポリシリコ
ンＮＧ２を堆積し、イオン注入法により不純物をドーピ
ングする。不純物を注入された部分は、トランジスタの
電極となるとともに、容量体の上部電極にもなる。ここ
で行なうイオン注入は、ソース／ドレイン注入と兼ね
て、後から行なってもよい。

【００４８】図１０を参照して、ゲートのパターニング
を行なう。このとき、容量体部分については、容量形成
に必要な領域のみにレジストをかける。そして、ポリシ
リコンのエッチングを行ない、図１１に示す、容量体部
分を形成する。通常、ポリシリコンと絶縁膜とのエッチ
ング選択比は十分あるので、丸印部分の絶縁膜１２が突
き抜けて、ポリシリコンがなくなるようなことはない。

【００４９】その後、ＬＤＤ注入、サイドウォール形成
後、ソース／ドレイン注入とを行なう。サリサイドプロ
セスを行なう場合は、トランジスタの電極部分および容
量体の上部電極のみがシリサイド化される。層間膜を堆
積した後、コンタクトをとりにいく。容量体の下部電極
については、絶縁膜１２がエッチングで掘られるため、
直接下層部のポリシリコンと接続されることになる。

【００５０】本発明の実施の形態によれば、写真製版は
１回増えるものの、ポリシリコン２層構造を有するデュ
アルゲート電極と容量体が同時に形成できる。容量体の
電極をＮ型とＰ型に分けることで容量値が変わるので、
これらを適宜選択するのが好ましい。

【００５１】実施の形態７図１２は、実施の形態７に係るゲート配線の断面図であ
る。図示したゲート電極は、Ｎ型ゲート電極を有するＮ
ＭＯＳトランジスタとＰ型ゲート電極を有するＰＭＯＳ
トランジスタを有するＣＭＯＳＦＥＴの、Ｎ型ゲート電
極またはＰ型ゲート電極の断面図である。ゲート電極は
上層部と下層部とを含み、下層部はノンドープである。
このような構造を有するゲート電極は、下層部のポリシ
リコンに対するイオン注入の際に、ゲート配線部にマス
クをかけて形成される。本実施の形態によれば、実際の
電流が流れるゲート配線部分を基板から離すことができ
るため、対基板配線容量が減少する。ゲート電極の高さ
が従来と同じものが必要である場合に、効果がある。た
とえば、サリサイドプロセスにおけるゲート−ソース／
ドレイン間のショート防止のためや、ソース／ドレイン
注入のゲート電極突き抜け防止のために、ゲート電極の
高さと従来の同じものが必要である場合においても、効
果がある。

【００５２】実施の形態８図１３を参照してゲート配線構造として、上層部のポリ
シリコンと下層部のポリシリコンの間に、容量体を形成
するために用いた絶縁膜が存在している。このようなゲ
ート電極の製造方法は、容量体の作り方（実施の形態
６）と基本的に同じである。容量体形成用の絶縁膜をエ
ッチングするとき、このゲート配線をエッチングし、さ
らに上層のポリシリコンも、その上にパターニングす
る。実施の形態８の効果は次のとおりである。すなわ
ち、実際に電流が流れるゲート配線部分を基板から離す
ことができるため、対基板発生容量が減少する。また、
実施の形態７のように、下層部のポリシリコンをノンド
ープとすることによって、さらに、上記効果が高まる。
また、下層部のポリシリコンで、かつ実施の形態３で用
いた薄いトンネル絶縁膜が存在する場合でも、上層部の
ポリシリコン中の不純物が下層部へ拡散しにくくなるた
め、対基板配線容量は減少する。

【００５３】実施の形態９図１４は、実施の形態９に係るゲート配線の断面図であ
る。ゲート電極は、上層部と下層部とを含む。上層部は
ノンドープのポリシリコンである。上層部の高さ方向の
全部または一部はシリサイド化されている。実施の形態
９によれば、低抵抗なシリサイド膜が形成できる。一
方、ゲート配線としての機能には全く問題はない。実施
の形態７のように下層部をノンドープ化することで、対
基板配線容量はさらに減少する。

【００５４】実施の形態１０図１５は、実施の形態１０に係るゲート配線の断面図で
ある。実施の形態６の容量体用に形成した絶縁膜をゲー
ト配線のシリサイドプロテクション膜として利用したも
のである。ゲート絶縁膜の上に、容量体用の絶縁膜をパ
ターニングする。その上に堆積されるポリシリコンはゲ
ートエッチングで取除く。絶縁膜はシリサイド形成時の
マスクとなるため、下層部のポリシリコンのみの配線が
形成される。コンタクトについては、下層部のポリシリ
コンに直接とりにいく方法と、シリサイドが形成された
ゲートの上にとりにいく方法のいずれも可能である。実
施の形態６の容量体を用いるプロセスであれば、工程や
マスクの追加なしで、ゲート配線のシリサイドプロテク
ションが可能となる、という効果を奏する。

【００５５】

【発明の効果】以上説明したとおり、この発明の第１の
局面に従う半導体装置によれば、ゲート電極が上層部と
下層部とを含む２層以上の構造であるので、上層部と下
層部のポリシリコン不純物濃度を独立に設定することが
可能となる。その結果、仕事関数を所望の値に精度よく
制御でき、電極空乏化のないデュアルゲート電極が実現
できるという効果を奏する。また、下層部に窒素が存在
することにより、薄膜ゲート絶縁膜への不純物拡散によ
るバリア性が向上し、基板側への突き抜けが防止される
という効果を奏する。

【００５６】この発明の第２の局面に従う半導体装置に
よれば、ゲート電極が上層部と下層部とを含む２層以上
の構造であり、下層部中の不純物濃度が上層部中のそれ
よりも大きくされている。すなわち、上層部のポリシリ
コン中の不純物濃度が必要最小限に低く抑えられている
ため、シリサイド形成において、細線抵抗の上昇のな
い、低抵抗のシリサイドゲート配線の形成が可能となる
という効果を奏する。

【００５７】この発明の第３の局面に従う半導体装置に
よれば、ポリシリコン２層構造を有するデュアルゲート
電極と容量体が同時に形成されるという効果を奏する。

【００５８】この発明の第４の局面に従う半導体装置に
よれば、ゲート電極が上層部と下層部とを含み、下層部
をノンドープとしているため、実際の電流が流れるゲー
ト配線部分を基板から離すことができる、ひいては、対
基板配線容量を減少するという効果を奏する。

【００５９】この発明の第５の局面に従う半導体装置に
よれば、ゲート電極が上層部と下層部とを含み、少なく
とも上記上層部をノンドープとし、上記上層部の高さ方
向の全部または一部をシリサイド化しているので、低抵
抗のシリサイド膜を形成できる。一方、ゲート配線とし
ての機能に全く問題はないという効果を奏する。

【００６０】この発明の第６の局面に従う半導体装置に
よれば、絶縁膜と同じ材料で形成されたシリサイドプロ
テクション膜を備えているので、ゲート配線のシリサイ
ドプロテクションが可能となるという効果を奏する。

【図面の簡単な説明】

【図１】この発明の実施の形態１に係る相補型電界効
果トランジスタの断面図である。

【図２】この発明の実施の形態２に係る相補型電界効
果トランジスタの、デュアルゲート電極の不純物濃度プ
ロファイルを示す図である。

【図３】この発明の実施の形態２に係る相補型電界効
果トランジスタの、デュアルゲート電極構造の他の不純
物濃度プロファイルを示す図である。

【図４】本発明の実施の形態３に係る相補型電界効果
トランジスタの、デュアルゲート電極構造の断面図であ
る。

【図５】実施の形態３に係る相補型電界効果トランジ
スタの、ゲート電極中の濃度プロファイルである。

【図６】実施の形態６に係る半導体装置の、トランジ
スタと容量体の部分の断面図である。

【図７】実施の形態６に係る半導体装置の製造方法の
順序の第１の工程における半導体装置の断面図である。

【図８】実施の形態６に係る半導体装置の製造方法の
順序の第２の工程における半導体装置の断面図である。

【図９】実施の形態６に係る半導体装置の製造方法の
順序の第３の工程における半導体装置の断面図である。

【図１０】実施の形態６に係る半導体装置の製造方法
の順序の第４の工程における半導体装置の断面図であ
る。

【図１１】実施の形態６に係る半導体装置の製造方法
の順序の第５の工程における半導体装置の断面図であ
る。

【図１２】実施の形態７に係るゲート配線の断面図で
ある。

【図１３】実施の形態８に係るゲート配線構造の断面
図である。

【図１４】実施の形態９に係るゲート配線の断面図で
ある。

【図１５】実施の形態１０に係るゲート配線の断面図
である。

【図１６】従来の相補型電界効果トランジスタの断面
図である。

【符号の説明】

１シリサイド膜、２薄膜ゲート絶縁膜、３分離絶
縁膜、４サイドウォールスペーサ、５Ｐ−ウェル、
６Ｎ−ウェル、７Ｎ型ソース／ドレイン領域、８
Ｐ型ソース／ドレイン領域、９Ｎ型ゲート電極、１０
Ｐ型ゲート電極

Claims

【特許請求の範囲】

【請求項１】Ｎ型不純物を含んだＮ型ゲート電極を有
するＮＭＯＳトランジスタと、Ｐ型不純物を含んだＰ型ゲート電極を有するＰＭＯＳト
ランジスタと、を備え、前記Ｎ型ゲート電極は、上層部と下層部とを含む２層以
上の構造であり、前記Ｐ型ゲート電極は、上層部と下層部とを含む２層以
上の構造であり、前記Ｎ型ゲート電極の前記下層部と前記Ｐ型ゲート電極
の前記下層部の、少なくとも一方には窒素が含まれてい
る、半導体装置。
【請求項２】Ｎ型不純物を含んだＮ型ゲート電極を有
するＮＭＯＳトランジスタと、Ｐ型不純物を含んだＰ型ゲート電極を有するＰＭＯＳト
ランジスタと、を備え、前記Ｎ型ゲート電極および前記Ｐ型ゲート電極は、いず
れも、上層部と下層部とを含む２層以上の構造であり、それぞれのゲート電極中において、前記下層部中の不純
物濃度は、前記上層部中のそれよりも大きくされてい
る、半導体装置。
【請求項３】前記Ｎ型ゲート電極および前記Ｐ型ゲー
ト電極は、それぞれ、前記上層部と前記下層部との間に
設けられたトンネル絶縁膜を含む、請求項１または２に
記載の半導体装置。
【請求項４】前記ＮＭＯＳトランジスタおよび前記Ｐ
ＭＯＳトランジスタをそれぞれ複数個備え、一部のＮＭＯＳトランジスタのＮ型ゲート電極の前記下
層部中の不純物濃度は、他のＮＭＯＳトランジスタのそ
れとは異なっており、一部のＰＭＯＳトランジスタのＰ型ゲート電極の前記下
層部中の不純物濃度は、他のＰＭＯＳトランジスタのそ
れとは異なっている、請求項１から３までに記載の半導
体装置。
【請求項５】Ｎ型不純物を含んだＮ型ゲート電極を有
するＮＭＯＳトランジスタと、Ｐ型不純物を含んだＰ型ゲート電極を有するＰＭＯＳト
ランジスタと、フィールド酸化膜上に形成された容量体部とを備え、前記容量体部は、前記Ｎ型またはＰ型のうちの、一方の型の不純物が注入
された下層部と、前記下層部の上に設けられた絶縁膜と、前記絶縁膜の上に設けられ、前記一方の型の不純物が注
入された上層部とを含む、半導体装置。
【請求項６】Ｎ型ゲート電極を有するＮＭＯＳトラン
ジスタと、Ｐ型ゲート電極を有するＰＭＯＳトランジスタと、を備
え、前記Ｎ型ゲート電極および前記Ｐ型ゲート電極は、それ
ぞれ、上層部と下層部とを含み、前記下層部はノンドープである、半導体装置。
【請求項７】前記上層部と前記下層部との間に絶縁膜
が設けられている、請求項６に記載の半導体装置。
【請求項８】ゲート電極を有するトランジスタを備
え、前記ゲート電極は、それぞれ、上層部と下層部とを含
み、少なくとも、前記上層部をノンドープとし、前記上層部
の高さ方向の全部または一部をシリサイド化している、
半導体装置。
【請求項９】ゲート配線と、フィールド酸化膜上に形成された容量体部と、を備え、前記容量体部は、不純物が注入された下層部と、前記下
層部の上に設けられた絶縁膜と、前記絶縁膜の上に設け
られた上層部とを含み、当該装置は、さらに、前記ゲート配線の上に設けられ、
前記絶縁膜と同じ材料で形成されたシリサイドプロテク
ション膜を備える、半導体装置。