JPH10336024A - 位相差検出装置及びこれを備える半導体装置 - Google Patents
位相差検出装置及びこれを備える半導体装置Info
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- JPH10336024A JPH10336024A JP9141830A JP14183097A JPH10336024A JP H10336024 A JPH10336024 A JP H10336024A JP 9141830 A JP9141830 A JP 9141830A JP 14183097 A JP14183097 A JP 14183097A JP H10336024 A JPH10336024 A JP H10336024A
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R25/00—Arrangements for measuring phase angle between a voltage and a current or between voltages or currents
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
- Measuring Phase Differences (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＰＬＬ回路のジッタ量の測定に好適な位相差
検出装置、及び、ジッタ量の測定を簡易に行なうことが
出来るＰＬＬ回路を備える半導体装置を提供する。 【解決手段】 位相差検出回路は、第１の信号と第２の
信号の位相差を検出する装置であって、第１の信号（１
０１又は１０３）を入力とし所定時間の遅延を与える第
１の遅延回路（１８又は１６）と、第２の信号（１０３
又は１０１）をラッチ信号として第１の遅延回路（１８
又は１６）の出力をラッチする第１のラッチ回路（１９
又は１７）と、ラッチ回路（１９又は１７）の出力を判
定する判定回路とを備えている。
検出装置、及び、ジッタ量の測定を簡易に行なうことが
出来るＰＬＬ回路を備える半導体装置を提供する。 【解決手段】 位相差検出回路は、第１の信号と第２の
信号の位相差を検出する装置であって、第１の信号（１
０１又は１０３）を入力とし所定時間の遅延を与える第
１の遅延回路（１８又は１６）と、第２の信号（１０３
又は１０１）をラッチ信号として第１の遅延回路（１８
又は１６）の出力をラッチする第１のラッチ回路（１９
又は１７）と、ラッチ回路（１９又は１７）の出力を判
定する判定回路とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、位相差検出回路及
びこれを備える半導体装置に関し、特に、出力信号のジ
ッタ量の検出に好適な位相差検出回路をフェーズロック
ループ（Phase Lock Loop:ＰＬＬ回路）に付加した半導
体装置に関する。
びこれを備える半導体装置に関し、特に、出力信号のジ
ッタ量の検出に好適な位相差検出回路をフェーズロック
ループ（Phase Lock Loop:ＰＬＬ回路）に付加した半導
体装置に関する。
【０００２】
【従来の技術】ＰＬＬ回路は、基準周波数を有する入力
信号から、この基準周波数に対応する周波数を有し入力
信号と同期した同期信号（位相ロック信号）を生成する
機能を有する。従来、ＰＬＬ回路を備える半導体集積回
路のジッタ量を測定する場合には、入力信号と位相ロッ
ク信号とを、２信号間の周期測定機能を有する専用のジ
ッタメータを用いて、半導体集積回路の外側から測定し
ていた。
信号から、この基準周波数に対応する周波数を有し入力
信号と同期した同期信号（位相ロック信号）を生成する
機能を有する。従来、ＰＬＬ回路を備える半導体集積回
路のジッタ量を測定する場合には、入力信号と位相ロッ
ク信号とを、２信号間の周期測定機能を有する専用のジ
ッタメータを用いて、半導体集積回路の外側から測定し
ていた。
【０００３】図７は、ＰＬＬ回路を備える従来の半導体
集積回路の一例を示すブロック図である。半導体集積回
路１０は、位相比較器１２と、ローパスフィルタ（ＬＰ
Ｆ）１３と、電圧制御発振器（以下、ＶＣＯと呼ぶ）１
４と、1/n分周器１５とをフィードバックループとして
有するＰＬＬ２５を備え、入力端子１１から基準周波数
信号受け、出力端子２３、２４から基準周波数のｎ倍の
周波数の信号を出力する。
集積回路の一例を示すブロック図である。半導体集積回
路１０は、位相比較器１２と、ローパスフィルタ（ＬＰ
Ｆ）１３と、電圧制御発振器（以下、ＶＣＯと呼ぶ）１
４と、1/n分周器１５とをフィードバックループとして
有するＰＬＬ２５を備え、入力端子１１から基準周波数
信号受け、出力端子２３、２４から基準周波数のｎ倍の
周波数の信号を出力する。
【０００４】上記のような半導体集積回路１０のＰＬＬ
回路の出力信号におけるジッタ量の測定は、一般に集積
回路１０の外側に配置したジッタメータ２２に出力端子
２３、２４の出力を夫々入力することによって行う。ジ
ッタ量は例えば半導体装置の完成テストの一環として行
われる。
回路の出力信号におけるジッタ量の測定は、一般に集積
回路１０の外側に配置したジッタメータ２２に出力端子
２３、２４の出力を夫々入力することによって行う。ジ
ッタ量は例えば半導体装置の完成テストの一環として行
われる。
【０００５】
【発明が解決しようとする課題】上記従来のジッタ量の
測定手法によると、専用の測定器であるジッタメータを
用意しなければならず、また、半導体集積回路１０の出
力端子２３、２４からジッタメータ２２の入力端子まで
の配線が必要であった。このため、測定作業が煩雑であ
り、また、ジッタメータにおけるスキュー、配線による
信号遅延があり、更には、配線が外来ノイズの影響を受
ける等によって正確な測定が損なわれることがあった。
更に、測定結果に基づき、人手或いは他の何らかの手段
によって合否の判定を行う必要があり、生産ライン上で
は、通常の選別工程に加えて、ジッタ量の判定行程も必
要となっていた。
測定手法によると、専用の測定器であるジッタメータを
用意しなければならず、また、半導体集積回路１０の出
力端子２３、２４からジッタメータ２２の入力端子まで
の配線が必要であった。このため、測定作業が煩雑であ
り、また、ジッタメータにおけるスキュー、配線による
信号遅延があり、更には、配線が外来ノイズの影響を受
ける等によって正確な測定が損なわれることがあった。
更に、測定結果に基づき、人手或いは他の何らかの手段
によって合否の判定を行う必要があり、生産ライン上で
は、通常の選別工程に加えて、ジッタ量の判定行程も必
要となっていた。
【０００６】本発明は、上記に鑑み、ＰＬＬ回路のジッ
タ量の測定に好適な位相差検出装置、及び、ジッタ量の
測定を簡易に行なうことが出来るＰＬＬ回路を備える半
導体装置を提供することを目的とする。
タ量の測定に好適な位相差検出装置、及び、ジッタ量の
測定を簡易に行なうことが出来るＰＬＬ回路を備える半
導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の位相差検出回路は、第１の信号と第２の信
号の位相差を検出する装置であって、第１の信号を入力
とし所定時間の遅延を与える第１の遅延回路と、第２の
信号をラッチ信号として前記第１の遅延回路の出力をラ
ッチする第１のラッチ回路と、前記ラッチ回路の出力を
判定する判定回路とを備えることを特徴とする。また、
本発明の半導体装置は、基準周波数を有する入力信号か
ら前記基準周波数に対応する周波数を有し前記入力信号
と同期する同期信号を生成するＰＬＬ回路を備える半導
体装置において、前記入力信号を入力とし所定時間の遅
延を与える第１の遅延回路と、前記同期信号をラッチ信
号として前記第１の遅延回路の出力をラッチする第１の
ラッチ回路と、前記同期信号を入力とし前記所定時間の
遅延を与える第２の遅延回路と、前記入力信号をラッチ
信号とし前記第２の遅延回路の出力をラッチする第２の
ラッチ回路とを備えることを特徴とする。
め、本発明の位相差検出回路は、第１の信号と第２の信
号の位相差を検出する装置であって、第１の信号を入力
とし所定時間の遅延を与える第１の遅延回路と、第２の
信号をラッチ信号として前記第１の遅延回路の出力をラ
ッチする第１のラッチ回路と、前記ラッチ回路の出力を
判定する判定回路とを備えることを特徴とする。また、
本発明の半導体装置は、基準周波数を有する入力信号か
ら前記基準周波数に対応する周波数を有し前記入力信号
と同期する同期信号を生成するＰＬＬ回路を備える半導
体装置において、前記入力信号を入力とし所定時間の遅
延を与える第１の遅延回路と、前記同期信号をラッチ信
号として前記第１の遅延回路の出力をラッチする第１の
ラッチ回路と、前記同期信号を入力とし前記所定時間の
遅延を与える第２の遅延回路と、前記入力信号をラッチ
信号とし前記第２の遅延回路の出力をラッチする第２の
ラッチ回路とを備えることを特徴とする。
【０００８】本発明の位相差検出装置では、判定回路に
おいて第１のラッチ信号の出力が「１」であるか「０」
であるかを判定することにより、第１の信号が第２の信
号よりも進んでいる際にその位相差が所定時間以内であ
るか否かを判定できる。更に、第２の遅延回路及びラッ
チ回路を備え、前記判定回路において第２のラッチ信号
の出力が「１」であるか「０」であるかを更に判定する
ことにより、第２の信号が第１の信号よりも進んでいる
際にその位相差が所定時間以内であるか否かを更に判定
できる。従って、第１の信号と第２の信号の位相差が所
定時間以内であるか否かが判定できる。この場合、判定
回路の出力を継続的に監視することにより、所定時間以
上の位相差の有無についての時間的変化を知ることがで
きる。
おいて第１のラッチ信号の出力が「１」であるか「０」
であるかを判定することにより、第１の信号が第２の信
号よりも進んでいる際にその位相差が所定時間以内であ
るか否かを判定できる。更に、第２の遅延回路及びラッ
チ回路を備え、前記判定回路において第２のラッチ信号
の出力が「１」であるか「０」であるかを更に判定する
ことにより、第２の信号が第１の信号よりも進んでいる
際にその位相差が所定時間以内であるか否かを更に判定
できる。従って、第１の信号と第２の信号の位相差が所
定時間以内であるか否かが判定できる。この場合、判定
回路の出力を継続的に監視することにより、所定時間以
上の位相差の有無についての時間的変化を知ることがで
きる。
【０００９】本発明の半導体装置では、入力信号とＰＬ
Ｌ回路の出力である同期信号との間の位相差が所定時間
以内であるか否かが、第１及び第２のラッチ回路の出力
を監視するのみで判定でき、この判定を継続することに
より、所定時間以上の位相差の有無についての時間的変
化が監視できる。従って、ＰＬＬ回路の入力信号の位相
を基準とした出力信号の所定以上の位相変化の有無、つ
まりＰＬＬ回路の出力における所定以上のジッタ量の有
無の判定が可能になる。
Ｌ回路の出力である同期信号との間の位相差が所定時間
以内であるか否かが、第１及び第２のラッチ回路の出力
を監視するのみで判定でき、この判定を継続することに
より、所定時間以上の位相差の有無についての時間的変
化が監視できる。従って、ＰＬＬ回路の入力信号の位相
を基準とした出力信号の所定以上の位相変化の有無、つ
まりＰＬＬ回路の出力における所定以上のジッタ量の有
無の判定が可能になる。
【００１０】
【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１は、本発明の一実施形態例の半導体集
積回路を示すもので、ジッタ量を測定する位相差検出装
置を備えるＰＬＬ回路のブロック図である。同図では、
図７で説明した要素と同様の要素には同じ符号を付して
いる。
に説明する。図１は、本発明の一実施形態例の半導体集
積回路を示すもので、ジッタ量を測定する位相差検出装
置を備えるＰＬＬ回路のブロック図である。同図では、
図７で説明した要素と同様の要素には同じ符号を付して
いる。
【００１１】本実施形態例の半導体集積回路３０は、従
来の半導体集積回路１０と同様のＰＬＬ回路２５を備え
ている。半導体集積回路３０は更に、第１遅延回路１
８、第２遅延回路１６、第１ラッチ回路１９、及び第２
ラッチ回路１７を備える。
来の半導体集積回路１０と同様のＰＬＬ回路２５を備え
ている。半導体集積回路３０は更に、第１遅延回路１
８、第２遅延回路１６、第１ラッチ回路１９、及び第２
ラッチ回路１７を備える。
【００１２】第１遅延回路１８は、基準周波数を有する
入力信号１０１を、ジッタ量として許容できる時間分遅
延させ、第２遅延回路１６は、ＰＬＬ回路２５の出力で
あって入力信号と位相がロックされた位相ロック信号１
０３を、ジッタ量として許容できる時間分遅延させる。
第１及び第２遅延回路１６、１８は夫々、その遅延時間
が可変に設定できる。第１ラッチ回路１９は、位相ロッ
ク信号１０３をラッチ信号として第１遅延回路１８の出
力１０５をラッチする。第２ラッチ回路１７は、入力信
号１０１をラッチ信号として第２遅延回路１６の出力１
０４をラッチする。第１ラッチ回路１９の出力１０７は
出力端子２０から出力され、第２ラッチ回路１７の出力
１０６は出力端子２１から出力される。
入力信号１０１を、ジッタ量として許容できる時間分遅
延させ、第２遅延回路１６は、ＰＬＬ回路２５の出力で
あって入力信号と位相がロックされた位相ロック信号１
０３を、ジッタ量として許容できる時間分遅延させる。
第１及び第２遅延回路１６、１８は夫々、その遅延時間
が可変に設定できる。第１ラッチ回路１９は、位相ロッ
ク信号１０３をラッチ信号として第１遅延回路１８の出
力１０５をラッチする。第２ラッチ回路１７は、入力信
号１０１をラッチ信号として第２遅延回路１６の出力１
０４をラッチする。第１ラッチ回路１９の出力１０７は
出力端子２０から出力され、第２ラッチ回路１７の出力
１０６は出力端子２１から出力される。
【００１３】ジッタ量は、一般に、出力信号の周期の動
揺量として定義できる。ここで、基準周波数を有する入
力信号の位相を基準とすると、入力信号と出力信号の位
相差を、出力信号のジッタ量と呼ぶことができる。以
下、ジッタ量をこのように定義する。図２は、ジッタ量
ｔ3が、第１遅延回路１８の出力１０５である遅延値ｔ4
より小さい場合におけるタイミングチャートである。同
図から、位相ロック信号１０３の立上がりで遅延値ｔ4
をラッチする場合に、ジッタ量ｔ3が遅延値ｔ4より小さ
ければ、出力端子２０から論理値“０”が出力されるこ
とが分かる。
揺量として定義できる。ここで、基準周波数を有する入
力信号の位相を基準とすると、入力信号と出力信号の位
相差を、出力信号のジッタ量と呼ぶことができる。以
下、ジッタ量をこのように定義する。図２は、ジッタ量
ｔ3が、第１遅延回路１８の出力１０５である遅延値ｔ4
より小さい場合におけるタイミングチャートである。同
図から、位相ロック信号１０３の立上がりで遅延値ｔ4
をラッチする場合に、ジッタ量ｔ3が遅延値ｔ4より小さ
ければ、出力端子２０から論理値“０”が出力されるこ
とが分かる。
【００１４】図３は、ジッタ量ｔ3が遅延値ｔ4より大き
い場合におけるタイミングチャートである。同図から、
位相ロック信号１０３の立上がりで第１遅延回路１８か
らの遅延値ｔ4をラッチする場合に、ジッタ量ｔ3が遅延
値ｔ4より大きければ、出力端子２０から論理値“１”
が出力されることが分かる。
い場合におけるタイミングチャートである。同図から、
位相ロック信号１０３の立上がりで第１遅延回路１８か
らの遅延値ｔ4をラッチする場合に、ジッタ量ｔ3が遅延
値ｔ4より大きければ、出力端子２０から論理値“１”
が出力されることが分かる。
【００１５】図４は、ジッタ量ｔ1が、第２遅延回路１
６の出力１０４である遅延値ｔ2より小さい場合におけ
るタイミングチャートである。同図から、入力信号１０
１の立上がりで遅延値ｔ2をラッチする場合に、ジッタ
量ｔ1が遅延値ｔ2より小さければ、出力端子２１から論
理値“０”が出力されることが分かる。
６の出力１０４である遅延値ｔ2より小さい場合におけ
るタイミングチャートである。同図から、入力信号１０
１の立上がりで遅延値ｔ2をラッチする場合に、ジッタ
量ｔ1が遅延値ｔ2より小さければ、出力端子２１から論
理値“０”が出力されることが分かる。
【００１６】図５は、ジッタ量ｔ1が遅延値ｔ2より大き
い場合におけるタイミングチャートである。同図から、
入力信号１０１の立上がりで第２遅延回路１６からの遅
延値ｔ2をラッチする場合に、ジッタ量ｔ1が遅延値ｔ2
より大きければ、出力端子２１から論理値“１”が出力
されることが分かる。
い場合におけるタイミングチャートである。同図から、
入力信号１０１の立上がりで第２遅延回路１６からの遅
延値ｔ2をラッチする場合に、ジッタ量ｔ1が遅延値ｔ2
より大きければ、出力端子２１から論理値“１”が出力
されることが分かる。
【００１７】図６は、第１ラッチ回路１９及び第２ラッ
チ回路１７の出力の相互関係を示す図である。状態Ａで
は、ジッタ量ｔ1及びｔ3がいずれも遅延値ｔ2及びｔ4よ
り小さい。この場合には、出力端子２１及び２０から夫
々論理値“０”が出力されるので、測定した半導体集積
回路３０の判定結果が良好として合格判定がなされる。
状態Ｂでは、ジッタ量ｔ1が遅延値ｔ2より大きく、ジッ
タ量ｔ3が遅延値ｔ4より小さい。この場合には、出力端
子２１から論理値“１”が出力され、出力端子２０から
論理値“０”が出力されるので、測定した半導体集積回
路３０に対して不合格判定がなされる。
チ回路１７の出力の相互関係を示す図である。状態Ａで
は、ジッタ量ｔ1及びｔ3がいずれも遅延値ｔ2及びｔ4よ
り小さい。この場合には、出力端子２１及び２０から夫
々論理値“０”が出力されるので、測定した半導体集積
回路３０の判定結果が良好として合格判定がなされる。
状態Ｂでは、ジッタ量ｔ1が遅延値ｔ2より大きく、ジッ
タ量ｔ3が遅延値ｔ4より小さい。この場合には、出力端
子２１から論理値“１”が出力され、出力端子２０から
論理値“０”が出力されるので、測定した半導体集積回
路３０に対して不合格判定がなされる。
【００１８】状態Ｃでは、ジッタ量ｔ1が遅延値ｔ2より
小さく、ジッタ量ｔ3が遅延値ｔ4より大きい。この場合
には、出力端子２１から論理値“０”が出力され、出力
端子２０から論理値“１”が出力される。この場合に
も、測定した半導体集積回路３０に対して不合格判定が
なされる。状態Ｄでは、ジッタ量ｔ1及びｔ3がいずれも
遅延値ｔ2及びｔ4より大きい。この場合には、出力端子
２１及び２０から夫々論理値“１”が出力されるので、
測定した半導体集積回路３０に対して不合格判定がなさ
れる。
小さく、ジッタ量ｔ3が遅延値ｔ4より大きい。この場合
には、出力端子２１から論理値“０”が出力され、出力
端子２０から論理値“１”が出力される。この場合に
も、測定した半導体集積回路３０に対して不合格判定が
なされる。状態Ｄでは、ジッタ量ｔ1及びｔ3がいずれも
遅延値ｔ2及びｔ4より大きい。この場合には、出力端子
２１及び２０から夫々論理値“１”が出力されるので、
測定した半導体集積回路３０に対して不合格判定がなさ
れる。
【００１９】以上のように、本半導体集積回路３０で
は、回路内部に備えた第１、第２遅延回路１８、１６、
及び第１、第２ラッチ回路１９、１７夫々の動作によっ
てジッタ量を測定し、その比較結果を外部に出力するこ
とができる。従って、比較結果を監視するだけで合否の
判定ができるので、ジッタメータ２２によって回路の外
側からジッタ量を測定した従来の半導体集積回路１０に
比較し、ジッタメータにおけるスキュー、或いは、外部
配線に侵入する外来ノイズ等の影響を受け難い。このた
め、集積回路３０の合否判定を正確且つ安定に行うこと
ができる。また、生産ラインにおける通常の選別工程時
に、ジッタ量の合否判定を行うことができる。
は、回路内部に備えた第１、第２遅延回路１８、１６、
及び第１、第２ラッチ回路１９、１７夫々の動作によっ
てジッタ量を測定し、その比較結果を外部に出力するこ
とができる。従って、比較結果を監視するだけで合否の
判定ができるので、ジッタメータ２２によって回路の外
側からジッタ量を測定した従来の半導体集積回路１０に
比較し、ジッタメータにおけるスキュー、或いは、外部
配線に侵入する外来ノイズ等の影響を受け難い。このた
め、集積回路３０の合否判定を正確且つ安定に行うこと
ができる。また、生産ラインにおける通常の選別工程時
に、ジッタ量の合否判定を行うことができる。
【００２０】なお、第１及び第２ラッチ回路１７、１９
は、半導体集積回路３０内に備えたインバータ回路等か
ら容易に構成することができるので、通常のインバータ
回路の製造ばらつきを考慮しても、ジッタ量の測定を１
ｎｓ単位の精度で行うことが可能になる。
は、半導体集積回路３０内に備えたインバータ回路等か
ら容易に構成することができるので、通常のインバータ
回路の製造ばらつきを考慮しても、ジッタ量の測定を１
ｎｓ単位の精度で行うことが可能になる。
【００２１】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の位相差検出装置及びこれを
備える半導体装置は、上記実施形態例の構成にのみ限定
されるものではなく、上記実施形態例の構成から種々の
修正及び変更を施した位相差検出装置及びこれを備える
半導体装置も、本発明の範囲に含まれる。
づいて説明したが、本発明の位相差検出装置及びこれを
備える半導体装置は、上記実施形態例の構成にのみ限定
されるものではなく、上記実施形態例の構成から種々の
修正及び変更を施した位相差検出装置及びこれを備える
半導体装置も、本発明の範囲に含まれる。
【００２２】
【発明の効果】以上説明したように、本発明の位相差検
出装置によると、第１の信号と第２の信号の位相差が所
定時間以内であるか否かを判定することができる。この
場合、判定回路の出力を継続的に監視することにより、
所定時間以上の位相差の有無についての時間的変化を知
ることができる。
出装置によると、第１の信号と第２の信号の位相差が所
定時間以内であるか否かを判定することができる。この
場合、判定回路の出力を継続的に監視することにより、
所定時間以上の位相差の有無についての時間的変化を知
ることができる。
【００２３】また、本発明の半導体装置によると、ＰＬ
Ｌ回路の入力信号の位相を基準とした出力信号の所定以
上の位相変化の有無、つまりＰＬＬ回路の出力における
所定以上のジッタ量の有無の判定が可能になる。
Ｌ回路の入力信号の位相を基準とした出力信号の所定以
上の位相変化の有無、つまりＰＬＬ回路の出力における
所定以上のジッタ量の有無の判定が可能になる。
【図１】本発明の一実施形態例の半導体集積回路を示す
もので、ジッタ量測定用の位相差検出装置を備えるＰＬ
Ｌ回路のブロック図である。
もので、ジッタ量測定用の位相差検出装置を備えるＰＬ
Ｌ回路のブロック図である。
【図２】ジッタ量が第１遅延回路の遅延値より小さい場
合におけるタイミングチャートである。
合におけるタイミングチャートである。
【図３】ジッタ量が第１遅延回路の遅延値より大きい場
合におけるタイミングチャートである。
合におけるタイミングチャートである。
【図４】ジッタ量が第２遅延回路の遅延値より小さい場
合におけるタイミングチャートである。
合におけるタイミングチャートである。
【図５】ジッタ量が第２遅延回路の遅延値より大きい場
合におけるタイミングチャートである。
合におけるタイミングチャートである。
【図６】第１及び第２ラッチ回路夫々の出力の相互関係
を示す図である。
を示す図である。
【図７】ＰＬＬ回路を備える従来の半導体集積回路の一
例を示すブロック図である。
例を示すブロック図である。
１６ 第２遅延回路 １７ 第２ラッチ回路 １８ 第１遅延回路 １９ 第１ラッチ回路 ２５ ＰＬＬ回路 ３０ 半導体集積回路 １０１ 入力信号 １０３ 位相ロック信号
Claims (3)
- 【請求項１】 第１の信号と第２の信号の位相差を検出
する装置であって、 第１の信号を入力とし所定時間の遅延を与える第１の遅
延回路と、 第２の信号をラッチ信号として前記第１の遅延回路の出
力をラッチする第１のラッチ回路と、 前記ラッチ回路の出力を判定する判定回路とを備えるこ
とを特徴とする位相差検出装置。 - 【請求項２】 前記第２の信号を入力とし前記所定時間
の遅延を与える第２の遅延回路と、 前記第１の信号をラッチ信号として前記第２の遅延回路
の出力をラッチする第２のラッチ回路とを更に備え、 前記判定回路は、前記第２のラッチ回路の出力を更に判
定することを特徴とする請求項１に記載の位相差検出装
置。 - 【請求項３】 基準周波数を有する入力信号から前記基
準周波数に対応する周波数を有し前記入力信号と同期す
る同期信号を生成するＰＬＬ回路を備える半導体装置に
おいて、 前記入力信号を入力とし所定時間の遅延を与える第１の
遅延回路と、 前記同期信号をラッチ信号として前記第１の遅延回路の
出力をラッチする第１のラッチ回路と、 前記同期信号を入力とし前記所定時間の遅延を与える第
２の遅延回路と、 前記入力信号をラッチ信号とし前記第２の遅延回路の出
力をラッチする第２のラッチ回路とを備えることを特徴
とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9141830A JPH10336024A (ja) | 1997-05-30 | 1997-05-30 | 位相差検出装置及びこれを備える半導体装置 |
| EP98109855A EP0881499A3 (en) | 1997-05-30 | 1998-05-29 | Semiconductor integrated circuit including phase locked loop circuit and jitter detector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9141830A JPH10336024A (ja) | 1997-05-30 | 1997-05-30 | 位相差検出装置及びこれを備える半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10336024A true JPH10336024A (ja) | 1998-12-18 |
Family
ID=15301129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9141830A Pending JPH10336024A (ja) | 1997-05-30 | 1997-05-30 | 位相差検出装置及びこれを備える半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0881499A3 (ja) |
| JP (1) | JPH10336024A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002185316A (ja) * | 2000-12-14 | 2002-06-28 | Nec Microsystems Ltd | Ｐｌｌ回路及びｐｌｌ回路のジッタ判定方法 |
| RU2721416C1 (ru) * | 2019-02-25 | 2020-05-19 | федеральное государственное бюджетное научное учреждение "Научно-производственный комплекс "Технологический центр" | Частотно-фазовый детектор |
| CN112240956A (zh) * | 2020-09-09 | 2021-01-19 | 湖北第二师范学院 | 一种电子通信网络弱信号捕获系统及方法 |
Families Citing this family (3)
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Family Cites Families (3)
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| US4821297A (en) * | 1987-11-19 | 1989-04-11 | American Telephone And Telegraph Company, At&T Bell Laboratories | Digital phase locked loop clock recovery scheme |
| US5373255A (en) * | 1993-07-28 | 1994-12-13 | Motorola, Inc. | Low-power, jitter-compensated phase locked loop and method therefor |
-
1997
- 1997-05-30 JP JP9141830A patent/JPH10336024A/ja active Pending
-
1998
- 1998-05-29 EP EP98109855A patent/EP0881499A3/en not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002185316A (ja) * | 2000-12-14 | 2002-06-28 | Nec Microsystems Ltd | Ｐｌｌ回路及びｐｌｌ回路のジッタ判定方法 |
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| CN112240956A (zh) * | 2020-09-09 | 2021-01-19 | 湖北第二师范学院 | 一种电子通信网络弱信号捕获系统及方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0881499A2 (en) | 1998-12-02 |
| EP0881499A3 (en) | 2000-11-08 |
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