JPH1032321A - Soi substrate and its manufacture - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＳＯＩ(Silicon-O
n Insulator)基板およびその製造方法に関し、特に、均
一の厚さを有するシリコンデバイス層を備えるＳＯＩ基
板およびその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an SOI (Silicon-O
In particular, the present invention relates to an SOI substrate having a silicon device layer having a uniform thickness and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】一般に、ＣＭＯＳトランジスタの製造工
程で、素子分離は、素子間の分離およびＣＭＯＳトラン
ジスタのラッチアップ現象を防止するために、大面積を
確保するように形成される。この際、増加された分離領
域は、チップ面積を減少させて、高集積化を阻害する要
素になる。2. Description of the Related Art Generally, in the process of manufacturing a CMOS transistor, device isolation is formed to secure a large area in order to prevent isolation between devices and a latch-up phenomenon of the CMOS transistor. At this time, the increased isolation region reduces a chip area and becomes a factor that hinders high integration.
【０００３】このような問題点を解決するためのＳＯＩ
技術が既に提案された。ここでは、シリコンハンドリン
グウェーハとデバイス用シリコンウェーハとの間に、所
定厚さの埋設絶縁層がサンドイッチされたＳＯＩ基板
が、完全に素子分離するものとして提示され、ＣＭＯＳ
トランジスタのラッチアップ現象を防止し、素子の高速
動作を可能としている。[0003] SOI for solving such problems
Technology has already been proposed. Here, an SOI substrate in which a buried insulating layer having a predetermined thickness is sandwiched between a silicon handling wafer and a device silicon wafer is presented as one that completely separates elements,
The transistor latch-up phenomenon is prevented, and the element can operate at high speed.
【０００４】このようなＳＯＩ基板を形成する方法の中
のーつとして、シリコン基板内に酸素イオンを注入する
ＳＩＭＯＸ(Separation by Implanted OXygen)技術があ
る。しかし、このＳＩＭＯＸ技術は、酸素をイオン注入
する工程で、デバイス形成面に転位(disolocation)が発
生され易く、大きな漏洩電流が流れて、デバイス形成さ
れる層の厚さを正確に調節できないという短所を有す
る。One of the methods for forming such an SOI substrate is a SIMOX (Separation by Implanted OXygen) technique for implanting oxygen ions into a silicon substrate. However, the SIMOX technology has a disadvantage that dislocations are easily generated on a device forming surface in a process of ion implantation of oxygen, a large leakage current flows, and the thickness of a layer on which the device is formed cannot be accurately adjusted. Having.
【０００５】従来、少なくとも１つのウェーハに絶縁層
が形成されるデバイス用シリコンウェーハとシリコンハ
ンドリングウェーハとをボンディングした後、デバイス
用シリコンウェーハをエッチバックして、デバイスが形
成されるシリコン層を形成するＢＥＳＯＩ(Bond and Et
ch-back SOI)技術が提案されている。Conventionally, after bonding a silicon wafer for a device having an insulating layer formed on at least one wafer to a silicon handling wafer, the silicon wafer for a device is etched back to form a silicon layer on which a device is formed. BESOI (Bond and Et
ch-back SOI) technology has been proposed.
【０００６】従来のＢＥＳＯＩ技術では、図２の（ａ）
に示したように、シリコンからなるデバイス用シリコン
ウェーハ２０とシリコンハンドリングウェーハ２１とが
準備される。埋設絶縁層２２Ａ、２２Ｂは、デバイス用
シリコンウェーハ２０とハンドリングウェーハ２１と
に、酸化によって、各々、形成される。また、図２の
（ｂ）に示したように、デバイス用シリコンウェーハ２
０とハンドリングウェーハ２１は、埋設絶縁層２２Ａ、
２２Ｂを間において、融解(fusion)ボンディングされ
る。殆どのデバイス用シリコンウェーハ２０は、グライ
ンディングおよびラッピングによって除去された後、高
い精度で、化学的、機械的に研磨され、シリコンデバイ
ス層２０Ａを形成する。従って、ハンドリングウェーハ
２１、第１および第２埋設絶縁層からなる絶縁層および
シリコンデバイス層２０ＡからなるＳＯＩ基板３０が形
成される。[0006] In the conventional BESOI technology, FIG.
As shown in (1), a device silicon wafer 20 made of silicon and a silicon handling wafer 21 are prepared. The buried insulating layers 22A and 22B are formed on the device silicon wafer 20 and the handling wafer 21 by oxidation, respectively. In addition, as shown in FIG.
0 and the handling wafer 21 are embedded insulating layers 22A,
Fusion bonding is performed between 22B. After being removed by grinding and lapping, most device silicon wafers 20 are chemically and mechanically polished with high precision to form a silicon device layer 20A. Accordingly, the SOI substrate 30 including the handling wafer 21, the insulating layer including the first and second buried insulating layers, and the silicon device layer 20A is formed.
【０００７】しかし、前記のようなボンディングによる
ＳＯＩ基板３０を形成する際、図３の（ａ）のように、
埋設絶縁層２２Ａ、２２Ｂ表面に粒子が存在するできる
ので、埋設絶縁膜２２Ａ、２２Ｂの粒子を除去しない
で、デバイス用シリコンウェーハ２０とハンドルウェー
ハ２１とをボンディングさせて、ボンディングされたデ
バイス用シリコンウェーハ２０を、グラインディング、
ラッピングおよび研磨する一連の工程で、シリコンデバ
イス層２０Ａを形成しても、図３の（ｂ）に示すよう
に、シリコンデバイス層２０Ａは、均一の厚さを有しな
い。即ち、埋設絶縁層２２Ａ、２２Ｂは、一般にシリコ
ン酸化膜からなるが、ここでは、シリコン酸化膜が被覆
特性に優れており、粒子２００の高さほどの段差を有す
る。よって、デバイス用シリコンウェーハ２０は、表面
が平坦なデバイス層２０Ａを形成するために、化学的、
機械的に研磨すると、結果的に、シリコンデバイス層２
０Ａの厚さが部分的に相違することになる。However, when the SOI substrate 30 is formed by bonding as described above, as shown in FIG.
Since particles can be present on the surfaces of the buried insulating layers 22A and 22B, the device silicon wafer 20 and the handle wafer 21 are bonded without removing the particles of the buried insulating films 22A and 22B, and the bonded device silicon wafer 20, grinding,
Even if the silicon device layer 20A is formed in a series of lapping and polishing steps, the silicon device layer 20A does not have a uniform thickness as shown in FIG. That is, the buried insulating layers 22A and 22B are generally made of a silicon oxide film. Here, the silicon oxide film has excellent covering characteristics, and has a step as large as the height of the particle 200. Therefore, the device silicon wafer 20 is chemically and chemically formed to form the device layer 20A having a flat surface.
Mechanical polishing results in the silicon device layer 2
The thickness of 0A will be partially different.
【０００８】上記のように、シリコンデバイス層２０Ａ
の厚さが均一でないことによって、シリコンデバイス層
に、デバイスを形成する際に困難な点が発生し、特に、
厚さが均一でないデバイス層に形成されるデバイスは、
その接合領域の深さを効果的に調節し難く、接合抵抗が
増大され、パンチングスルーを生じる問題がある。As described above, the silicon device layer 20A
The uneven thickness of the silicon device layer creates difficulties in forming the device, especially
Devices formed on device layers with non-uniform thickness,
There is a problem that it is difficult to effectively adjust the depth of the joining region, the joining resistance is increased, and punching through occurs.
【０００９】[0009]
【発明が解決しようとする課題】従って、本発明の主な
目的は、埋設絶縁層表面に粒子が存在に関係なく、デバ
イスが形成されるシリコンデバイス層の厚さが均一にな
るようにするＳＯＩ基板およびその製造方法を提供する
ことである。SUMMARY OF THE INVENTION Accordingly, it is a primary object of the present invention to provide an SOI device having a uniform thickness of a silicon device layer on which a device is formed, regardless of the presence of particles on the surface of the buried insulating layer. It is to provide a substrate and a method for manufacturing the same.
【００１０】[0010]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明では、シリコンハンドリングウェーハと、
不純物ドーピングによってハンドリングウェーハ上に形
成された酸化膜と、不純物ドーピングした前記酸化膜上
に形成した、均一の厚さを有するシリコンデバイス層
と、不純物ドーピングした前記酸化膜上に形成した、前
記酸化膜内への不純物拡散を防止する拡散停止膜とを含
むことを特徴とする。また、本発明では、ＳＯＩ基板の
製造方法において、ハンドリングウェーハと、デバイス
用シリコンウェーハを備える工程と、前記デバイス用シ
リコンウェーハ上部に拡散停止膜を形成する工程と、第
１不純物ドーピングによって前記拡散停止膜上に酸化膜
を形成する工程と、第２不純物ドーピングによって前記
ハンドリングウェーハ上に酸化膜を形成する工程と、前
記ハンドリングウェーハとデバイス用シリコンウェーハ
とを、第１不純物ドーピングした酸化膜と第２不純物ド
ーピングした酸化膜が接触されるように、所定の温度で
ボンディングする工程と、前記デバイス用シリコンウェ
ーハを所定厚さ、除去して、均一な厚さと平坦な表面を
有するシリコンデバイス層を形成する工程とを含むこと
を特徴とする。また、本発明の実施の形態によれば、デ
バイス用シリコンウェーハと、ハンドリングウェーハを
提供する工程と、前記デバイス用シリコンウェーハ上に
拡散防止膜を形成する工程と、不純物ドーピングによっ
て前記拡散防止膜上に酸化膜を形成する工程と、前記デ
バイス用シリコンウェーハとハンドリングウェーハを、
不純物ドーピングした前記酸化膜とハンドリング基板と
が接触されるように、ボンディングする工程と、前記デ
バイス用シリコンウェーハをエッチングし、均一の厚さ
および平坦な表面を有するシリコンデバイス層を形成す
ることを特徴とする。In order to achieve the above object, the present invention provides a silicon handling wafer,
An oxide film formed on the handling wafer by impurity doping, a silicon device layer having a uniform thickness formed on the impurity-doped oxide film, and the oxide film formed on the impurity-doped oxide film A diffusion stop film for preventing impurity diffusion into the inside. According to the present invention, in the method for manufacturing an SOI substrate, a step of providing a handling wafer and a device silicon wafer; a step of forming a diffusion stop film on the device silicon wafer; Forming an oxide film on the film, forming an oxide film on the handling wafer by doping a second impurity, and forming the oxide film doped with the first impurity on the handling wafer and the silicon wafer for a device. Bonding at a predetermined temperature so that the impurity-doped oxide film is in contact with the device, and removing the device silicon wafer by a predetermined thickness to form a silicon device layer having a uniform thickness and a flat surface. And a step. According to an embodiment of the present invention, a device silicon wafer, a step of providing a handling wafer, a step of forming a diffusion prevention film on the device silicon wafer, and Step of forming an oxide film on, the device silicon wafer and the handling wafer,
Bonding the impurity-doped oxide film to the handling substrate, and etching the device silicon wafer to form a silicon device layer having a uniform thickness and a flat surface. And
【００１１】[0011]
【発明の実施の形態】以下、本発明の好ましい実の形態
について、図面を参照しながら、より詳しく説明する。
図１の（ａ）において、デバイス用シリコンウェーハ１
とシリコンハンドリングウェーハ４とが用意される。拡
散停止膜２は、デバイス用シリコンウェーハ１の上に形
成されて、ここでの拡散停止膜２は、不純物がドーピン
グされていない酸化膜またはシリコン窒化膜であるか、
または、不純物がドーピングされていない酸化膜とシリ
コン窒化膜との積層膜である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below in detail with reference to the drawings.
In FIG. 1A, a silicon wafer 1 for a device is used.
And a silicon handling wafer 4 are prepared. The diffusion stop film 2 is formed on the device silicon wafer 1, and the diffusion stop film 2 is an oxide film or a silicon nitride film not doped with an impurity,
Alternatively, it is a stacked film of an oxide film not doped with impurities and a silicon nitride film.
【００１２】第１不純物ドーピングによって、酸化膜３
Ａが、拡散停止膜２が形成されたデバイス用シリコンウ
ェーハ１上に、所定厚さで形成され、第２不純物ドーピ
ングによって、酸化膜３Ｂが、ハンドリングウェーハ４
上に所定厚さで形成される。ここで、第１不純物ドーピ
ングした酸化膜３Ａと第２不純物ドーピングした酸化膜
３Ｂとは、ＳＯＩ基板の埋設絶縁層として、粘性を有
し、所定の温度でフローされて、平坦化にされる膜、例
えば、ＢＳＧ(boron silicate glass)、ＢＰＳＧ(boro
phosphosilicate glass)、ＰＳＧ(phosphosilicate gla
ss) 膜が利用される。The oxide film 3 is formed by the first impurity doping.
A is formed with a predetermined thickness on the device silicon wafer 1 on which the diffusion stop film 2 is formed, and the oxide film 3B is formed by
It is formed on a predetermined thickness. Here, the first impurity-doped oxide film 3A and the second impurity-doped oxide film 3B are viscous, flow at a predetermined temperature, and are planarized as a buried insulating layer of the SOI substrate. For example, BSG (boron silicate glass), BPSG (boro
phosphosilicate glass), PSG (phosphosilicate gla
ss) A membrane is used.
【００１３】この際、粒子１００が拡散停止膜２と、第
１および第２不純物ドーピングした酸化膜３Ａ、３Ｂを
形成する工程中に、デバイス用シリコンウェーハ１とハ
ンドリングウェーハ４の表面に存在する。At this time, particles 100 are present on the surfaces of the device silicon wafer 1 and the handling wafer 4 during the process of forming the diffusion stop film 2 and the first and second impurity-doped oxide films 3A and 3B.
【００１４】図１の（ｂ）は、ＳＯＩ基板１０の断面図
であって、デバイス用シリコンウェーハ１とハンドリン
グウェーハ４とは、第１不純物ドーピングした酸化膜３
Ａと第２不純物ドーピングした酸化膜３Ｂが接触される
ように、ボンディングされる。このボンディング工程の
際、第１不純物ドーピングした酸化膜３Ａと第２不純物
ドーピングした酸化膜３Ｂが、或る温度範囲でフローさ
れる。例えば、第１不純物ドーピングした酸化膜３Ａと
第２不純物ドーピングした酸化膜３ＢがＢＰＳＧ膜であ
る場合には、８００〜９００℃の温度範囲で、ハンドリ
ングウェーハ４とデバイス用シリコンウェーハ１とがボ
ンディングされ、ＰＳＧ膜である場合には、９００〜１
１０℃の温度範囲で、ボンディングされる。FIG. 1B is a cross-sectional view of the SOI substrate 10. The device-use silicon wafer 1 and the handling wafer 4 are composed of a first impurity-doped oxide film 3.
Bonding is performed so that A and the oxide film 3B doped with the second impurity are in contact with each other. During this bonding step, the first impurity-doped oxide film 3A and the second impurity-doped oxide film 3B are flowed in a certain temperature range. For example, if the first impurity-doped oxide film 3A and the second impurity-doped oxide film 3B are BPSG films, the handling wafer 4 and the device silicon wafer 1 are bonded in a temperature range of 800 to 900 ° C. , A PSG film, 900 to 1
Bonding is performed in a temperature range of 10 ° C.
【００１５】このボンディング工程で、粒子１００は、
粘度特性の強い、第１不純物ドーピングした酸化膜３Ａ
と第２不純物ドーピングした酸化膜３Ｂ内に埋め込まれ
る。第１不純物ドーピングした酸化膜３Ａと第２不純物
ドーピングした酸化膜３Ｂとは、ボンディングと同時
に、フローされ、第１不純物ドーピングした酸化膜３Ａ
とデバイス用シリコンウェーハ１、また、第２不純物ド
ーピングした酸化膜３Ｂとハンドリングウェーハ４との
接触界面が平坦になる。In this bonding step, the particles 100
First impurity-doped oxide film 3A having strong viscosity characteristics
And embedded in the oxide film 3B doped with the second impurity. The first impurity-doped oxide film 3A and the second impurity-doped oxide film 3B are flown at the same time as bonding, and the first impurity-doped oxide film 3A is formed.
The contact interface between the silicon wafer for device 1 and the oxide film 3B doped with the second impurity and the handling wafer 4 becomes flat.
【００１６】その後、デバイス用シリコンウェーハ１
は、所定の厚さまでグラインディングおよびラッピング
によって除去された後、高い精度で、化学的、機械的に
研磨され、均一の厚さを有するシリコンデバイス層１Ａ
を形成し、シリコンハンドリングウェーハ４、第１およ
び第２不純物ドーピングした酸化膜３Ａ、３Ｂからなる
埋設絶縁層３、拡散防止膜２、および、シリコンデバイ
ス層１ＡからなるＳＯＩ基板１０が得られる。Thereafter, the silicon wafer for device 1
Is chemically and mechanically polished with high precision after being removed by grinding and lapping to a predetermined thickness, and a silicon device layer 1A having a uniform thickness.
To form an SOI substrate 10 including a silicon handling wafer 4, a buried insulating layer 3 including oxide films 3A and 3B doped with first and second impurities, a diffusion prevention film 2, and a silicon device layer 1A.
【００１７】また、上記のような、所定の熱工程によっ
てウェーハをボンディングする際、第１および第２不純
物ドーピングした酸化膜３Ａ、３Ｂから不純物が拡散さ
れることを、拡散停止膜２によって防止して、良質のシ
リコンデバイス層１Ａが形成される。When the wafer is bonded by a predetermined heat process as described above, the diffusion stop film 2 prevents impurities from being diffused from the first and second impurity-doped oxide films 3A and 3B. Thus, a high quality silicon device layer 1A is formed.
【００１８】なお、前記実施の形態では、埋設絶縁層に
不純物ドーピングした酸化膜３Ａ、３Ｂを、デバイスウ
ェーハ１とハンドリングウェーハ４上に、各々、形成し
たが、不純物ドーピングした酸化膜を、デバイスウェー
ハ１またはハンドリングウェーハ４上のみに形成しても
よい。In the above embodiment, the oxide films 3A and 3B doped with impurities in the buried insulating layer are formed on the device wafer 1 and the handling wafer 4, respectively. 1 or only on the handling wafer 4.
【００１９】上述のように、本発明の特定の実施の形態
を説明したが、本明細書に記載した特許請求の範囲を逸
脱することがない限り、当業者によって、本発明に種々
の変更を加え得ることは勿論である。Although a particular embodiment of the present invention has been described above, various modifications may be made to the invention by those skilled in the art without departing from the scope of the claims set forth herein. Of course, it can be added.
【００２０】[0020]
【発明の効果】本発明は、以上、詳述したように、ＳＯ
Ｉ基板において、不純物ドーピングによって、埋設絶縁
膜へ、粘度特性が優秀で、所定の温度でフローされる酸
化膜を形成することによって、ボンディング面に粒子が
存在する時にも、埋設絶縁膜にトポロジーが発生されな
いようにすることができる。従って、本発明によれば、
均一の厚さを有するシリコンデバイス層１Ａが形成さ
れ、そして、不純物ドーピングした酸化膜から不純物の
拡散を停止する拡散停止膜がＳＯＩ基板に形成され、良
質のシリコンデバイス層を得ることができる。According to the present invention, as described in detail above, the SO
By forming an oxide film having excellent viscosity characteristics and flowing at a predetermined temperature on the buried insulating film by impurity doping in the I-substrate, even when particles are present on the bonding surface, a topology is formed in the buried insulating film. Can be prevented from occurring. Thus, according to the present invention,
A silicon device layer 1A having a uniform thickness is formed, and a diffusion stop film for stopping diffusion of impurities from the impurity-doped oxide film is formed on the SOI substrate, so that a high-quality silicon device layer can be obtained.
【図１】（ａ），（ｂ）は、本発明によるＢＥＳＯＩ技
術によるＳＯＩ基板形成方法を説明するための断面図で
ある。FIGS. 1A and 1B are cross-sectional views illustrating a method for forming an SOI substrate by a BESOI technique according to the present invention.
【図２】（ａ），（ｂ）は、一般のＢＥＳＯＩ技術によ
るＳＯＩ基板形成方法を説明するための断面図である。FIGS. 2A and 2B are cross-sectional views illustrating a method for forming an SOI substrate by a general BESOI technique.
【図３】（ａ），（ｂ）は、従来のハンドリングウェー
ハとデバイス用シリコンウェーハの接着面に粒子が存在
した時のＳＯＩ基板形成方法を説明するための断面図で
ある。FIGS. 3A and 3B are cross-sectional views for explaining a conventional method for forming an SOI substrate when particles are present on an adhesive surface between a handling wafer and a device silicon wafer.
１、２０ シリコンウェーハ １Ａ、２０Ａ シリコンデバイス層 ２ 拡散停止膜 ３、２２ 埋設絶縁層 ３Ａ 第１不純物ドーピングした酸化膜 ３Ｂ 第不純物２ドーピングした酸化膜 ４、２１ シリコンハンドリングウェーハ １０、３０ ＳＯＩ基板 １００ 粒子 DESCRIPTION OF SYMBOLS 1, 20 Silicon wafer 1A, 20A Silicon device layer 2 Diffusion stop film 3, 22 Buried insulating layer 3A First impurity-doped oxide film 3B Second impurity-doped oxide film 4, 21 Silicon handling wafer 10, 30 SOI substrate 100 Particle
Claims (19)
物ドーピングで、前記ハンドリングウェーハ上に形成し
た酸化膜と、前記不純物ドーピングした酸化膜上に形成
された、均一の厚さを有するシリコンデバイス層と、前
記不純物ドーピングした酸化膜上に形成されて、不純物
ドーピングされた酸化膜内への不純物拡散を防止する拡
散停止膜とを含むことを特徴とするＳＯＩ基板。1. A silicon handling wafer, an oxide film formed on the handling wafer by impurity doping, a silicon device layer having a uniform thickness formed on the impurity-doped oxide film, and A diffusion stop film formed on the doped oxide film to prevent impurity diffusion into the impurity-doped oxide film.
ＯＩ基板の埋設絶縁層として作用することを特徴とする
請求項１に記載のＳＯＩ基板。2. The method according to claim 1, wherein the oxide film doped with impurities is S
The SOI substrate according to claim 1, which functions as a buried insulating layer of the OI substrate.
ＳＧ(boron silicate glass)であることを特徴とする請
求項２に記載のＳＯＩ基板。3. The method according to claim 1, wherein the impurity-doped oxide film is B
3. The SOI substrate according to claim 2, wherein the substrate is SG (boron silicate glass).
ＰＳＧ(boron phosphosilicate glass) であることを特
徴とする請求項２に記載のＳＯＩ基板。4. The method according to claim 1, wherein the impurity-doped oxide film is
3. The SOI substrate according to claim 2, wherein the SOI substrate is made of PSG (boron phosphosilicate glass).
ＳＧ(phospho-silicate glass)膜であることを特徴とす
る請求項２に記載のＳＯＩ基板。5. The method according to claim 1, wherein the impurity-doped oxide film is P
3. The SOI substrate according to claim 2, wherein the SOI substrate is an SG (phospho-silicate glass) film.
ないシリコン酸化膜であることを特徴とする請求項１に
記載のＳＯＩ基板。6. The SOI substrate according to claim 1, wherein the diffusion stop film is an undoped silicon oxide film.
ることを特徴とする請求項１に記載のＳＯＩ基板。7. The SOI substrate according to claim 1, wherein the diffusion stop film is a silicon nitride film.
ていないシリコン酸化膜とシリコン窒化膜の積層膜から
なることを特徴とする請求項１に記載のＳＯＩ基板。8. The SOI substrate according to claim 1, wherein the diffusion stop film is formed of a stacked film of the undoped silicon oxide film and the silicon nitride film.
リコンウェーハとを備える工程と、前記デバイス用シリ
コンウェーハ上部に拡散停止膜を形成する工程と、第１
不純物ドーピングによって、前記拡散停止膜上に酸化膜
を形成する工程と、第２不純物ドーピングによって、前
記ハンドリングウェーハ上に酸化膜を形成する工程と、
前記ハンドリングウェーハとデバイス用シリコンウェー
ハとを、第１不純物ドーピングした酸化膜と第２不純物
ドーピングした酸化膜とが接触されるように、所定の温
度でボンディングする工程と、前記デバイス用シリコン
ウェーハを所定厚さ、除去して、均一な厚さと平坦な表
面を有するシリコンデバイス層を形成する工程とを含む
ことを特徴とするＳＯＩ基板の製造方法。9. A method comprising: providing a handling wafer and a device silicon wafer; forming a diffusion stop film on the device silicon wafer;
Forming an oxide film on the handling wafer by impurity doping, and forming an oxide film on the handling wafer by second impurity doping;
Bonding the handling wafer and the device silicon wafer at a predetermined temperature such that the first impurity-doped oxide film and the second impurity-doped oxide film are in contact with each other; Removing the thickness to form a silicon device layer having a uniform thickness and a flat surface.
いないシリコン酸化膜であることを特徴とする請求項９
に記載のＳＯＩ基板の製造方法。10. The diffusion stop film according to claim 9, wherein the diffusion stop film is an undoped silicon oxide film.
3. The method for manufacturing an SOI substrate according to 1.
あることを特徴とする請求項９に記載のＳＯＩ基板の製
造方法。11. The method according to claim 9, wherein the diffusion stop film is a silicon nitride film.
シリコン窒化膜の積層膜からなることを特徴とする請求
項９に記載のＳＯＩ基板の製造方法。12. The method according to claim 9, wherein the diffusion stop film comprises a stacked film of a silicon oxide film and a silicon nitride film.
と第２不純物ドーピングした前記酸化膜とは、ＢＳＧ膜
からなることを特徴とする請求項９に記載のＳＯＩ基板
の製造方法。13. The method of claim 9, wherein the first impurity-doped oxide film and the second impurity-doped oxide film are made of a BSG film.
と第２不純物ドーピングした前記酸化膜とは、ＢＰＳＧ
膜からなることを特徴とする請求項９に記載のＳＯＩ基
板の製造方法。14. The oxide film doped with a first impurity and the oxide film doped with a second impurity are formed of BPSG.
10. The method for manufacturing an SOI substrate according to claim 9, comprising a film.
と第２不純物ドーピングした前記酸化膜とは、ＰＳＧ膜
からなることを特徴とする請求項９に記載のＳＯＩ基板
の製造方法。15. The method according to claim 9, wherein the oxide film doped with the first impurity and the oxide film doped with the second impurity are made of a PSG film.
用シリコンウェーハとは、８００〜９００℃の温度範囲
でボンディングされることを特徴とする請求項９に記載
のＳＯＩ基板の製造方法。16. The method as claimed in claim 9, wherein the handling wafer and the device silicon wafer are bonded in a temperature range of 800 to 900 ° C.
用シリコンウェーハとは、９００〜１１００℃の温度範
囲でボンディングされることを特徴とする請求項９に記
載のＳＯＩ基板の製造方法。17. The method according to claim 9, wherein the handling wafer and the device silicon wafer are bonded in a temperature range of 900 to 1100 ° C.
去し、シリコンデバイス層を形成する工程は、前記デバ
イス用シリコンウェーハをグラインディングおよびラッ
ピングする工程と、前記シリコンデバイス層が平坦な面
を有するように化学的機械的に研磨する工程とを含むこ
とを特徴とする請求項９に記載のＳＯＩ基板の製造方
法。18. The step of removing the silicon wafer for a device and forming a silicon device layer includes the steps of grinding and lapping the silicon wafer for a device, and chemically removing the silicon device layer so that the silicon device layer has a flat surface. 10. The method for manufacturing an SOI substrate according to claim 9, comprising a step of mechanically polishing.
ドリングウェーハを提供する工程と、前記デバイス用シ
リコンウェーハ上部に拡散防止膜を形成する工程と、不
純物ドーピングによって、前記拡散防止膜上に酸化膜を
形成する工程と、前記デバイス用シリコンウェーハとハ
ンドリングウェーハとを、前記不純物ドーピングした酸
化膜とハンドリング基板とが接触されるようにボンディ
ングする工程と、前記デバイス用シリコンウェーハをエ
ッチングし、均一の厚さおよび平坦な表面を有するシリ
コンデバイス層を形成する工程とを含むことを特徴とす
るＳＯＩ基板の製造方法。19. A method of providing a silicon wafer for a device and a handling wafer, a step of forming a diffusion barrier film on the silicon wafer for a device, and forming an oxide film on the diffusion barrier film by impurity doping. And bonding the device silicon wafer and the handling wafer so that the impurity-doped oxide film and the handling substrate are in contact with each other. Etching the device silicon wafer to a uniform thickness and flatness. Forming a silicon device layer having a simple surface.
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100359681B1 (en) * | 2000-03-15 | 2002-11-04 | 오정훈 | Method to manufacture imitation metal jewel |
| US6541861B2 (en) | 2000-06-30 | 2003-04-01 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method including forming step of SOI structure and semiconductor device having SOI structure |
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|---|---|---|---|---|
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100359681B1 (en) * | 2000-03-15 | 2002-11-04 | 오정훈 | Method to manufacture imitation metal jewel |
| US6541861B2 (en) | 2000-06-30 | 2003-04-01 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method including forming step of SOI structure and semiconductor device having SOI structure |
| WO2008117509A1 (en) * | 2007-03-26 | 2008-10-02 | Shin-Etsu Handotai Co., Ltd. | Soi wafer manufacturing method |
| JP2008244019A (en) * | 2007-03-26 | 2008-10-09 | Shin Etsu Handotai Co Ltd | Manufacturing method of SOI wafer |
| JP2016100566A (en) * | 2014-11-26 | 2016-05-30 | トヨタ自動車株式会社 | Soi wafer manufacturing method and soi wafer |
| JP2021061413A (en) * | 2016-03-07 | 2021-04-15 | グローバルウェーハズ カンパニー リミテッドＧｌｏｂａｌＷａｆｅｒｓ Ｃｏ．，Ｌｔｄ． | Semiconductor-on-insulator structure comprising low temperature flowable oxide layer and method of manufacture thereof |
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