JPH1031621A - キャッシュメモリシステム - Google Patents

Abstract

(57)【要約】 【課題】 スタティックコラムバッファ型のＤＲＡＭメ
モリチップを用いて、複数のアソシアティビティを備え
るキャッシュメモリの特性に近付け、実用的な観点から
容量を拡大した性能特性を引き出す。 【解決手段】 ヒットしたメモリチップのペア＃１に対
してクロック０でコラムリードコマンド（ＣＲ３２）を
発行してチップ外部への読出しを行う。同時に、ペア＃
１以外のペア＃０，＃２，＃３に対してはコラムセット
スペシャルコマンド（ＣＳ）を発行し、その後にクロッ
ク１でロウリードコマンド（ＲＲ３２）を発行してＲＡ
Ｍアレイからスタティックコラムバッファへの転送を行
う。ペア＃０，＃２，＃３に対してはクロック４，８，
１２で夫々コラムリードコマンド（ＣＲ３２）を発行し
てチップ外部への読出しを行うとともに、クロック６，
１０，１４でロウリードコマンド（ＲＲ３２）を発行し
て初期状態に戻す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はキャッシュメモリシ
ステムに関し、特にスタティックコラムバッファを備え
るメモリチップあるいはＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎ
ｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）を用いたキャッシュメモリシステムに
関する。

【０００２】

【従来の技術】マイクロプロセッサやＩ／Ｏ（Ｉｎｐｕ
ｔ／Ｏｕｔｐｕｔ）の高速化に対応するメモリシステム
を高性能化する手段として、ＳＤＲＡＭを利用する方法
の採用が増大している。

【０００３】図１９に基本的なＳＤＲΑΜの構成を示
す。ＳＤＲΑＭはクロック同期式のメモリチップである
とともに、メモリチップ上にロウアドレスレジスタ４１
と、コラムアドレスレジスタ４２と、コマンドレジスタ
４３と、ロウアドレスデコーダ４４と、コラムアドレス
デコーダ５１と、制御回路４６と、ＲＡＭアレイ［８ｋ
×（４ｂｉｔ×５１２）］４７と、スタティックコラム
バッファ（８ｂｉｔ×２５６）４８と、セレクタ［（６
４×４）ｔｏ１セレクタ（８ｂｉｔ幅）］４９と、入出
力レジスタ（８ｂｉｔ）５０とを備えている。

【０００４】このメモリチップにおいては一度、ＲＡＭ
アレイ４７からスタティックコラムバッファ４８にデー
タを読出した後に、このスタティックコラムバッファ４
８からロウアドレスを用いてランダムにかつ高速にアク
セスすることが可能である。

【０００５】このＳＤＲＡＭの使用方法の基本は、例え
ばＣＰＵキャッシュに対するブロックロードに対して、
該ブロックをー括してＲＡＭアレイ４７からスタティッ
クコラムバッファ４８に読出した後に、このスタティッ
クコラムバッファ４８からバースト読出しを行うことで
ＲＡＭアレイ４７への直接アクセスを低減してブロック
全体の読出し完了までの時間を短縮することにある。

【０００６】この基本的な使用方法に対応するメモリチ
ップの構成を図１９を参照して説明する。図において、
メモリチップはロウアドレス及ぴコラムアドレスに対す
るレジスタ（ロウアドレスレジスタ４１及びコラムアド
レスレジスタ４２）を備え、ロウアドレスレジスタ４１
はロウアドレスデコーダ４４を介してＲＡΜアレイ４７
の任意のロウの読出しや書込みを活性化し、スタティッ
クコラムバッファ４８との間での転送を可能とする。

【０００７】コラムアドレスレジスタ４２の出力はコラ
ムアドレスデコーダ５１を介してセレクタ４９に供給さ
れ、スタティックコラムバッファ４８から特定の８ｂｉ
ｔ幅のデータをメモリチップ外部に対して入出力可能と
なっている。このような構成を採ることで、一度、スタ
ティックコラムバッファ４８に読出したデータに対して
コラムアドレスを変えながらバースト的にメモリチップ
外部へデータを読出すことが可能となる。

【０００８】この基本的な使用方法の高度化にかかわる
技術としては、例えば特開昭６１−０７４４０４１号公
報に開示された技術があり、この技術では再度のブロッ
ク転送要求に際して既にスタティックコラムバッファに
読出されているデータであるかどうかをメモリチップ外
部で判定し、スタティックコラムバッファにヒットして
いるならば、ＲＡＭアレイからの読出し処理を省くこと
で高速化を図るような方法が提案されている。

【０００９】このスタティックコラムバッファをキャッ
シュメモリと見做す技術にかかわり、さらに高度化され
た技術としては、例えば特開平０３−２１２８９１号公
報に開示された技術のように、スタティックコラムバッ
ファとＲＡＭアレイとの間の転送をパーシャルに行うこ
とを可能としたものがある。

【００１０】特開昭６１−０７４４０４１号公報に開示
されたメモリシステムでは、ＣＰＵへのデータ転送幅を
確保しようとすると、メモリチップに内蔵されたスタテ
ィックコラムバッファの集合が少数個数の巨大ラインか
らなるダイレクトマップ方式のキャッシュしか構成する
ことができない。

【００１１】これに対し、特開平０３−２１２８９１号
公報に開示された技術では、ラインサイズを妥当な大き
さに縮小させるとともに、ト一タルライン数を増大させ
たダイレクトマップ方式のキャッシュを構成することが
可能である。

【００１２】さらに、ＤＲΑΜとキヤッシュの結合した
技術としては、例えば特開平０５−２１０９７４号公報
に開示された技術のように、メモリチップ上にメモリと
してのＤＲＡΜとＳＲＡＭで構成される２種類のデータ
アレイを集積化したキャッシュメモリ内蔵半導体記憶装
置等も提案されている。

【００１３】

【発明が解決しようとする課題】上述した従来のキャッ
シュメモリシステムでは、上記の如く、ダイレクトマッ
ピング方式に基づくキャッシュしか構成することができ
ない。ＤＲΑＭ上のスタティックコラムバッファはメモ
リチップに括り付けになったキャッシュデータ部であ
り、ＣＰＵ（中央処理装置）が使用するメモリ語、ＣＰ
Ｕが使用するデータ語、Ｉ／Ｏで参照されるデータ等様
々なものがキャッシュされる可能性がある。

【００１４】例えば、ＣＰＵが参照する命令語とデータ
語の両方をキャッシュするＵｎｉｆｉｅｄキャッシュに
関しては、キャッシュの容量とブロックサイズパラメー
タによって効果の違いはあるものの、アソシアティビテ
ィが多いキャッシュの方がヒット率がー般的に高い。こ
の技術については、“Ｃａｃｈｅ Ｐｅｒｆｏｒｍａｍ
ｃｅ ｏｆ ｔｈｅ ＳＰＥＣ９２ Ｂｅｎｃｈｍａｒ
ｋ Ｓｕｉｔｅ”（ＩＥＥＥ Ｍｉｃｒｏ，ｐｐ．１７
−２７，Ａｕｇｕｓｔ １９９３）に記載されている。

【００１５】また、ＳＤＲＡＭのスタティックコラムバ
ッファでは容量の制限を緩和することができない。例え
ば、１６ＭｂｉｔのＳＤＲＡΜメモリチップにおいて４
Ｋｂｉｔのスタティックコラムバッファを備える場合、
６４ΜΒｙｔｅの主記憶を構成するためには、３２個の
チップを使用することになる。この場合、キャッシュメ
モリとして使用できるスタティックコラムバッファの合
計容量は１６ＫΒｙｔｅにしかならない。

【００１６】そこで、本発明の目的は上記の問題点を解
消し、スタティックコラムバッファ型のＤＲＡＭメモリ
チップを用いて、複数のアソシアティビティを備えるキ
ャッシュメモリの特性に近付けることができ、実用的な
観点から容量を拡大した性能特性を引き出すことができ
るキャッシュメモリシステムを提供することにある。

【００１７】

【課題を解決するための手段】本発明によるキャッシュ
メモリシステムは、ブロック単位のデータの読出し及び
書込みが自在な記憶手段と、前記記憶手段から前記ブロ
ック単位で読出されたデータを一時記憶しかつ前記記憶
手段との間で前記ブロック単位のデータを１／Ｎ（Ｎは
正の整数）単位に部分転送可能な一時記憶手段とを含む
メモリチップからなるキャッシュメモリシステムであっ
て、Ｎ個の前記ブロック単位のデータを前記１／Ｎ単位
ずつ前記一時記憶手段に記憶する手段と、外部から指定
された読出しアドレスに対応するデータが前記一時記憶
手段に存在するか否かを判定する判定手段と、前記判定
手段で前記一時記憶手段に存在すると判定された時に前
記一時記憶手段に一時記憶された１／Ｎ単位のデータを
外部に転送する手段と、この外部への転送と並列に当該
データの前記一時記憶手段に一時記憶された１／Ｎ単位
のデータ以外の残り部分のデータを前記記憶手段から前
記一時記憶手段に転送する手段と、前記記憶手段から前
記一時記憶手段に転送された前記残り部分のデータを外
部に転送する手段とを備えている。

【００１８】本発明による他のキャッシュメモリシステ
ムは、ダイナミックランダムアクセスメモリアレイと、
前記ダイナミックランダムアクセスメモリアレイから読
出されたデータを一時記憶するスタティックコラムバッ
ファとを備えるダイナミックランダムアクセスメモリか
らなりかつ前記スタティックコラムバッファと前記ダイ
ナミックランダムアクセスメモリアレイとの間を部分転
送可能とするメモリチップを用いたキャッシュメモリシ
ステムであって、前記メモリチップを複数用いたメモリ
バンクを複数束ねたメモリモジユールと、前記メモリバ
ンクへのアクセス制御を行う制御手段と、前記制御手段
に設けられかつ前記メモリチップ上の前記スタティック
コラムバッファをキャッシュメモリのデータアレイとし
て利用するためのアドレスアレイと、前記アドレスアレ
イに設けられかつ複数のアソシアティビティを実現する
ために同一セットアドレスに対するタグ比較を行うため
のＮセット（Ｎは２以上の正の整数）のタグ記憶手段
と、前記Ｎセットのタグ記憶手段の各セットに対応して
Ｎ個のキャッシュブロック各々の１／Ｎ部分を夫々前記
スタティックコラムバッファに配置する手段と、セット
アドレスに対するキャッシュヒットが前記タグ記憶手段
のｉ番目（ｉは正の整数）において発生した時に前記ス
タティックコラムバッファ上に実際に配置されているキ
ャッシュブロックのｉ番目の１／Ｎ部分のメモリチップ
外部への読出しを行う手段と、前記メモリチップ外部へ
の読出しと並列に前記キャッシュブロック中の前記スタ
ティックコラムバッファに配置されていない残りの部分
のデータを前記ダイナミックランダムアクセスメモリア
レイから読出して前記スタティックコラムバッファに転
送する手段と、前記のｉ番目の１／Ｎ部分の読出し完了
後に前記残りの部分のスタティックコラムバッファから
前記メモリチップ外部へのデータ読出しを行う手段とを
備えている。

【００１９】以下、本発明の作用について述べる。ブロ
ック単位のデータの読出し及び書込みが自在なＲＡＭア
レイと、このＲＡＭアレイからブロック単位で読出され
たデータを一時記憶しかつＲＡＭアレイとの間でブロッ
ク単位のデータを１／Ｎ（Ｎは正の整数）単位に部分転
送可能なスタティックコラムバッファとを含むメモリチ
ップからなるキャッシュメモリシステムにおいて、Ｎ個
のブロック単位のデータを１／Ｎ単位ずつスタティック
コラムバッファに記憶し、メモリチップ外部から指定さ
れた読出しアドレスに対応するデータがスタティックコ
ラムバッファに存在すると判定された時にスタティック
コラムバッファに一時記憶された１／Ｎ単位のデータを
メモリチップ外部に転送する。

【００２０】同時に、そのメモリチップ外部への転送と
並列に当該データのスタティックコラムバッファに一時
記憶された１／Ｎ単位のデータ以外の残り部分のデータ
をＲＡＭアレイからスタティックコラムバッファに転送
した後にメモリチップ外部に転送する。これによって、
スタティックコラムバッファ型のＤＲＡＭメモリチップ
を用いて、複数のアソシアティビティを備えるキャッシ
ュメモリの特性に近付けることができ、実用的な観点か
ら容量を拡大した性能特性を引き出すことができる。

【００２１】言い換えると、スタティックコラムバッフ
ァに保持するデータをキャッシュブロックの一部と限り
ながらも、該保持データの転送と並行してＲＡＭアレイ
４７上のデータをスタティックコラムバッファヘ転送す
ることによって、キャッシュブロックデータ全体の読出
しを遅滞なく処理可能とすることができる。

【００２２】これによって、複数のアソシアティビティ
を備えるキャッシュメモリシステムに近い牲能特牲を実
現するとともに、実効的なキャッシュメモリの容量を増
大させて性能向上を図ることができる。

【００２３】

【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１は本発明の一実施例のシス
テム構成を示すブロック図である。図において、本発明
の一実施例によるキャッシュメモリシステムはＣＰＵチ
ップ１と、メモリモジュール制御部２−０〜２−３と、
メモリバンク３−００〜３−０３，３−１０〜３−１
３，３−２０〜３−２３，３−３０〜３−３３とから構
成されている。

【００２４】ＣＰＵチップ１には４つのメモリモジュー
ル＃０〜＃３が接続されている。各メモリモジュール＃
０〜＃３とＣＰＵチップ１との間のデータ転送幅は３２
ｂｉｔであり、４つのメモリモジュール＃０〜＃３の並
列転送により１２８ｂｉｔの転送幅を確保している。

【００２５】ここで、メモリモジュール＃０はメモリバ
ンク３−００〜３−０３（メモリバンク＃０〜＃３）か
ら構成され、メモリモジュール＃１はメモリバンク３−
１０〜３−１３（メモリバンク＃０〜＃３）から構成さ
れ、メモリモジュール＃２はメモリバンク３−２０〜３
−２３（メモリバンク＃０〜＃３）から構成され、メモ
リモジュール＃３はメモリバンク３−３０〜３−３３
（メモリバンク＃０〜＃３）から構成されている。

【００２６】図２は本発明の一実施例によるメモリモジ
ュール制御部とメモリバンクを構成するメモリチップと
の間の接続関係を示す図である。図において、メモリバ
ンク３は８個のメモリチップ３ａ〜３ｈからなり、メモ
リチップ３ａ〜３ｈを２個づつペアにして用いている。
すなわち、メモリチップ３ａ，３ｂはペア＃０を構成
し、メモリチップ３ｃ，３ｄはペア＃１を構成し、メモ
リチップ３ｅ，３ｆはペア＃２を構成し、メモリチップ
３ｇ，３ｈはペア＃３を構成している。

【００２７】これらメモリチップ３ａ〜３ｈにアドレス
／コマンドを与えるパスはペア＃０〜＃３（２個のメモ
リチップ）毎に共通信号線となっており、１３ｂit幅の
パス４セット（Ａ００〜Ａ１２）から構成される。

【００２８】これに対し、メモリチップ３ａ〜３ｈにデ
ータを与えるデータパスは異なるペア＃０〜＃３間での
共有を行っており、８ｂit幅のパス２セット（Ｄ００〜
Ｄ０３，Ｄ０４〜Ｄ０７）から構成される。つまり、パ
ス２セットのうち一方はメモリチップ３ａ，３ｃ，３
ｅ，３ｇに夫々接続され、パス２セットのうち他方はメ
モリチップ３ｂ，３ｄ，３ｆ，３ｈに夫々接続されてい
る。

【００２９】図３は本発明の一実施例において使用する
メモリチップの概略を示す図である。図において、本発
明の一実施例で使用するメモリチップは従来のスタティ
ックコラムバッファ型のメモリチップ（図１９参照）に
対して、ＲＡＭアレイ４７とスタティックコラムバッフ
ァ４８との間で８ｂｉｔ単位の部分転送が可能なように
拡張されている。

【００３０】すなわち、本発明の一実施例で使用するメ
モリチップも、従来と同様に、クロック同期式のメモリ
チップ（ＳＤＲΑＭ）であり、その動作はイネーブル制
御による部分転送が可能なようにした以外は従来と同様
である。

【００３１】尚、メモリチップ上にはロウアドレスレジ
スタ４１と、コラムアドレスレジスタ４２と、コマンド
レジスタ４３と、ロウアドレスデコーダ４４と、コラム
アドレスデコーダ４５と、制御回路４６と、ＲＡＭアレ
イ［８ｋ×（４ｂｉｔ×５１２）］４７と、スタティッ
クコラムバッファ（８ｂｉｔ×２５６）４８と、セレク
タ［（６４×４）ｔｏ１セレクタ（８ｂｉｔ幅）］４９
と、入出力レジスタ（８ｂｉｔ）５０とを備えている。

【００３２】図４は本発明の一実施例によるキャッシュ
メモリシステムの物理アドレスマップを示す図である。
図において、本発明の一実施例によるキャッシュメモリ
システムのトータルメモリ容量は２５６ＭＢｙｔｅであ
り、ｂｉｔアドレスまで含めると３１ｂｉｔ幅を持つ。

【００３３】この図４において、ＬＳＢ（Ｌｅａｓｔ
Ｓｉｇｎｉｆｉｃａｎｔ Βｉｔ）から順に説明する。
ｂｉｔ２８−３０はメモリチップ３ａ〜３ｈのデータ入
出力幅である８ｂｉｔに対応する。ｂｉｔ２７はメモリ
バンク３−００〜３−０３，３−１０〜３−１３，３−
２０〜３−２３，３−３０〜３−３３内の構成において
メモリチップ３ａ〜３ｈをペア＃０〜＃３で用いること
でデータ幅を２倍化していることに対応する。

【００３４】ｂｉｔ２５−２６はＣＰＵチップ１に４つ
のメモリモジュール＃０〜＃３が接続されていることに
対応しており、１キャッシュブロックの転送において４
つのメモリモジュールは並列動作する。

【００３５】ｂｉｔ２３−２４はメモリチップ３ａ〜３
ｈ内のコラムアドレスの下位２ｂｉｔに対応しており、
１キャッシュブロックの転送に際してはスタティックコ
ラムバッファ４８から８ｂｉｔデータを４回転送する。

【００３６】ｂｉｔ２１−２２はメモリバンク３−００
〜３−０３，３−１０〜３−１３，３−２０〜３−２
３，３−３０〜３−３３が４つのペア＃０〜＃３から構
成されていることに対応し、１キャッシュブロックの転
送に際しては４つのペア＃０〜＃３全てからのデータ転
送が必要であることを示している。

【００３７】ｂｉｔ１９−２０はバンク番号であり、各
メモリモジュール＃０〜＃３に夫々４個のメモリバンク
３−００〜３−０３，３−１０〜３−１３，３−２０〜
３−２３，３−３０〜３−３３が接続されていることに
対応する。

【００３８】ｂｉｔ１３−１８はメモリチップ３ａ〜３
ｈ内のコラムアドレス上位６ｂｉｔに対応する。以上の
ｂｉｔ１３−３０までが、全てのメモリチップ３ａ〜３
ｈのスタティックコラムバッファ４８上に同時にデータ
を保持しておくことができる範囲であり、３２ＫΒｙｔ
ｅの容量となる。

【００３９】ｂｉｔ１３−２０までがキャッシュセット
アドレスであり、ｂｉｔ２１−３０（１２８Βｙｔｅ）
が１キャッシュブロックに対応する。最後にｂｉｔ０−
１２まではキャッシュ検索にあたってタグとして使用さ
れるフィールドであり、物理的にはメモリチップ３ａ〜
３ｈ内のロウアドレスに対応する。

【００４０】図５は本発明の一実施例によるキャッシュ
アドレスアレイの一例を示す図である。図において、キ
ャッシュアドレスアレイは第４図に示した物理アドレス
マップに対応して構成可能なアソシアティビティが４の
キャッシュアドレスアレイを示している。

【００４１】本発明の一実施例によるヒット（Ｈｉｔ）
／ミス（Ｍｉｓｓ）を判定する回路はレジスタ１１と、
キャッシュアドレスアレイ１２と、比較回路１３−１〜
１３−４と、アンド回路１４−１〜１４−４と、オア回
路１５と、シーケンス制御部１６とから構成されてい
る。

【００４２】図４に示す物理アドレスのｂｉｔ１３−２
０はセットアドレスとして用い、キャッシュアドレスア
レイ１２の行を選択する。キャッシュアドレスアレイ１
２の各行には４つのタグ［有効ｂｉｔ（Ｖａｌｉｄ）と
ロウアドレス（ＲｏｗアドレスＡ０〜Ａ１２）］がＷａ
ｙ＃０〜Ｗａｙ＃３に登録されており、この４つのタグ
とアクセスするアドレスのｂｉｔ０−１２とを比較回路
１３−１〜１３−４で比較することで、ヒット／ミスの
判定が行われる。

【００４３】ここで、本発明の一実施例におけるヒット
とは以下のような意味を持つ。例えば、今仮に、Ｗａｙ
＃１においてヒットが検出された場合、これは１２８Ｂ
ｙｔｅのブロックデータを４分割した２番目の３２Βｙ
ｔｅがメモリチップ３ａ〜３ｈ上のスタティックコラム
バッファ４８に保持されていることを意味する。

【００４４】残りの９６Ｂｙｔｅはメモリチップ３ａ〜
３ｈのＲＡＭアレイ４７内にしか存在しておらず、この
部分に対してはスタティックコラムバッファ４８からＣ
ＰＵチップ１にデータを読出しているのと並列に、スタ
ティックコラムバッファ４８への読出しを行う。

【００４５】以下同様に、Ｗａｙ＃０においてヒットが
検出された場合には１２８Βｙｔｅ中の先頭３２Βｙｔ
ｅが、Ｗａｙ＃２においてヒットが検出された場合には
１２８Βｙｔｅ中の３番目の３２Βｙｔｅが、Ｗａｙ＃
３においてヒットが検出された場合には１２８Βｙｔｅ
中の最後の３２Ｂｙｔｅが夫々メモリチップ３ａ〜３ｈ
上のスタティックコラムバッファ４８に保持されている
ことを意味する。

【００４６】尚、シーケンス制御部１６はレジスタ１１
からのロウアドレスＡ０〜Ａ１２とアンド回路１４−１
〜１４−４からのＨｉｔ Ｗａｙ（＝Ｈｉｔバンク内の
ペア番号）デコード状態の信号とオア回路１５からのヒ
ット／ミスとを基に、上記のようなメモリチップ３ａ〜
３ｈのスタティックコラムバッファ４８に対するデータ
の読出し及び書込みを制御する。

【００４７】図６及び図７は本発明の一実施例によるメ
モリモジュール制御部の構成を示す図である。これらの
図においては図４に示す物理アドレスマップの実現に関
連するメモリモジュール制御部２−１〜２−３における
接続関係の詳細を示しており、これは図１におけるＣＰ
Ｕチップ１からメモリバンク３−００〜３−０３，３−
１０〜３−１３，３−２０〜３−２３，３−３０〜３−
３３に至るパスの詳細にも対応する。

【００４８】これらの図において、メモリモジュール制
御部２−１〜２−３はＣＰＵチップ側送受信回路２０
と、モジュールセレクトレジスタ２１と、バンク内ペア
セレクトレジスタ２２と、バンクセレクトレジスタ２３
と、一般コマンド＋ＲＯＷ／ＣＯＬＵＭＮアドレスレジ
スタ（以下、コマンド・アドレスレジスタとする）２４
ａ，２９ａと、データレジスタ２４ｂ，２４ｃ，２９
ｂ，２９ｃと、リプライパス制御論理回路２５と、セレ
クタ２６と、アンド回路２７ａ〜２７ｐと、レジスタ２
８ａ〜２８ｐ，３１ａ〜３１ｐと、各バンク内ペアセレ
クトに対するコラムセット（Ｃｏｌｕｍｎ Ｓｅｔ）ス
ペシャルコマンドレジスタ（以下、スペシャルコマンド
レジスタとする）３０とから構成されている。

【００４９】ＣＰＵチップ側送受信回路２０はモジュー
ルセレクトレジスタ２０ａと、バンク内ペアセレクトレ
ジスタ２０ｂと、バンクセレクトレジスタ２０ｃと、コ
マンド・アドレスレジスタ２０ｄと、データレジスタ２
４ｅ，２４ｆと、スペシャルコマンドレジスタ２０ｇと
から構成されている。

【００５０】尚、ＣＰＵチップ側送受信回路２０のモジ
ュールセレクトレジスタ２０ａとバンク内ペアセレクト
レジスタ２０ｂとバンクセレクトレジスタ２０ｃとコマ
ンド・アドレスレジスタ２０ｄとスペシャルコマンドレ
ジスタ２０ｇとに対しては各々の内容がシーケンス制御
部１６からのシーケンス制御信号によってセットされ
る。

【００５１】この図６において、ＣＰＵチップ１側から
の信号出力に従って順に説明する。まず、モジュールセ
レクトレジスタ２１のモジュールセレクト信号はメモリ
モジュール＃０〜＃３にリクエストを出すか否かを示す
信号であり、メモリモジュール＃０〜＃３配下の全ての
メモリチップ３ａ〜３ｈへのコマンド発行指示に用い
る。

【００５２】バンク内ペアセレクトレジスタ２２のバン
ク内ペアセレクト信号はメモリモジュール＃０〜＃３内
のすべてのメモリバンク３−００〜３−０３，３−１０
〜３−１３，３−２０〜３−２３，３−３０〜３−３３
に関連して、メモリバンク３−００〜３−０３，３−１
０〜３−１３，３−２０〜３−２３，３−３０〜３−３
３内のどのメモリチップ３ａ〜３ｈのペア＃０〜＃３へ
コマンドを発行するかを制御する。

【００５３】バンクセレクトレジスタ２３のバンクセレ
クト信号はメモリモジュール＃０〜＃３内のどのメモリ
バンク３−００〜３−０３，３−１０〜３−１３，３−
２０〜３−２３，３−３０〜３−３３にリクエストを発
行するかを制御する。

【００５４】バンク内ペアセレクト及びバンクセレクト
信号は各々４ｂｉｔを独立に指定可能であり、組合せと
して単に特定のメモリバンク３−００〜３−０３，３−
１０〜３−１３，３−２０〜３−２３，３−３０〜３−
３３内の特定のメモリチップ３ａ〜３ｈのペア＃０〜＃
４のうちの１組へのリクエスト発行を指示するにとどま
らず、同時に複数のメモリバンク３−００〜３−０３，
３−１０〜３−１３，３−２０〜３−２３，３−３０〜
３−３３の複数のメモリチップ３ａ〜３ｈへ、基本的に
は同一のリクエスト発行を可能としている。

【００５５】この「基本的に」という意味はコラムアド
レスのセットコマンドとその他のコマンドを組合せて発
行することを可能としているために、異なるコマンドを
異なるメモリチップ３ａ〜３ｈのペア＃０〜＃４に送り
届けることを可能としているためである。一般コマンド
及Ｒ０Ｗ／Ｃ０ＬＵＭＮアドレスはメモリモジュール制
御部２−０〜２−３でファンアウトが取られてメモリモ
ジュール＃０〜＃３内の全部のメモリチップ３ａ〜３ｈ
にブロードキャストされる。

【００５６】データパスは本発明の一実施例では双方向
パスを介してメモリバンク３−００〜３−０３，３−１
０〜３−１３，３−２０〜３−２３，３−３０〜３−３
３に接続される。双方向パスの制御はバンクセレクトと
コマンドとを入力として、リプライパス制御論理回路２
５において行う。メモリチップ３ａ〜３ｈはコマンド発
行に対して固定タイミングで動作する。リプライパス制
御論理回路２５はどのタイミングでどのメモリバンク３
−００〜３−０３，３−１０〜３−１３，３−２０〜３
−２３，３−３０〜３−３３にどのコマンドを送ったか
をパイプライン的に持ち回りつつ、固定時間後に双方向
ラインの切替えやセレクタ２６を制御する。

【００５７】ＣＰＵチップ側送受信回路２０のスペシャ
ルコマンドレジスタ２０ｇのコラムセットスペシャルコ
マンドはバンク内ペアのメモリチップ３ａ〜３ｈに対し
てチップ内部のコラムアドレスレジスタ４２ヘアドレス
をセットするコマンドであり、本発明の一実施例では一
般コマンドとは別ラインにてメモリチップ３ａ〜３ｈに
供給される。また、コラムセットスペシャルコマンドは
一般コマンドに優先するようになっている。

【００５８】図８は本発明の一実施例によるコラムセッ
ト（Ｃｏｌｕｍｎ Ｓｅｔ）スペシャルコマンドと一般
コマンドとの関係を示す図である。図において、メモリ
チップ３ａ〜３ｈはチップセレクトラインが無効を示す
場合、何の動作も行わない。

【００５９】また、メモリチップ３ａ〜３ｈはチップセ
レクトラインが有効を示しかつコラムセットスペシャル
コマンドラインが無効を示す場合、一般コマンドライン
上のＸコマンドを実行する。

【００６０】さらに、メモリチップ３ａ〜３ｈはチップ
セレクトライン及びコラムセットスペシャルコマンドラ
インがともに有効を示す場合、コラムセットスペシャル
コマンドを実行する。

【００６１】図９は本発明の一実施例によるメモリバン
クに対して定義されるコマンドの種別を示す図である。
図においては、第６図におけるコマンドの詳細を説明す
るものであり、オペランドとして付随するアドレスデー
タも示している。

【００６２】コマンドには大別して、ＲＡＭアレイ４７
とスタティックコラムバッファ４８との間の転送を制御
するＲｏｗ Ｒｅａｄ／Ｗｒｉｔｅと、スタティックコ
ラムバッファ４８とメモリチップ外部との転送を制御す
るＣｏｌｕｍｎ Ｒｅａｄ／Ｗｒｉｔｅと、短縮形態と
してチップ外部からスタティックコラムバッファ４８ヘ
書込んだ後に直ちにＲＡＭアレイ４７にまで書込みを行
うＷｒｉｔｅとが夫々規定されている。

【００６３】これらのコマンドにおいては、メモリチッ
プ３ａ〜３ｈの人出力データ幅である８ｂｉｔを１回転
送する８ｂｉｔ転送コマンドと、メモリチップ３ａ〜３
ｈ内でコラムアドレス指定をインクリメンタルに変化さ
せながら４回転送を行う３２ｂｉｔ転送コマンドと、同
じくコラムアドレスをインクリメンタルに変化させなが
らスタティックコラムバッファ４８全体の転送を行うΑ
ｌｌコマンドとが規定されている。

【００６４】さらに、スペシャルコマンドとして、メモ
リチップ３ａ〜３ｈ内のコラムアドレスレジスタ４２に
値をセットするだけのコラムセットスペシャルコマンド
が用意される。

【００６５】すなわち、一般コマンドとしては、オペラ
ンドがＲｏｗ Ａｄｄｒｅｓｓ Ａ０−Ａ１２のＲＲ８
（Ｒｏｗ Ｒｅａｄ ８ ｂｉｔ）、ＲＲ３２（Ｒｏｗ
Ｒｅａｄ ３２ ｂｉｔ）、ＲＲＡＬＬ（Ｒｏｗ Ｒ
ｅａｄ Ａｌｌ）、ＲＷ８（Ｒｏｗ Ｗｒｉｔｅ ８
ｂｉｔ）、ＲＷ３２（Ｒｏｗ Ｗｒｉｔｅ ３２ ｂｉ
ｔ）、ＲＷＡＬＬ（Ｒｏｗ Ｗｒｉｔｅ Ａｌｌ）、Ｗ
８（Ｗｒｉｔｅ ８ｂｉｔ）、Ｗ３２（Ｗｒｉｔｅ ３
２ ｂｉｔ）、ＷＡＬＬ（Ｗｒｉｔｅ Ａｌｌ）と、オ
ペランドがＣｏｌｕｍｎ Ａｄｄｒｅｓｓ Ａ０−Ａ７
のＣＲ８（Ｃｏｌｕｍｎ Ｒｅａｄ ８ ｂｉｔ）、Ｃ
ＲＡＬＬ（Ｃｏｌｕｍｎ ＲｅａｄＡｌｌ）、ＣＷ８
（Ｃｏｌｕｍｎ Ｗｒｉｔｅ ８ ｂｉｔ）、ＣＷＡＬ
Ｌ（Ｃｏｌｕｍｎ Ｗｒｉｔｅ Ａｌｌ）と、オペラン
ドがＣｏｌｕｍｎ Ａｄｄｒｅｓｓ Ａ０−Ａ５（Ｃｏ
ｌｕｍｎ Ａｄｄｒｅｓｓ Ａ６，Ａ７は０）のＣＲ３
２（Ｃｏｌｕｍｎ Ｒｅａｄ ３２ ｂｉｔ）、ＣＷ３
２（Ｃｏｌｕｍｎ Ｗｒｉｔｅ ３２ ｂｉｔ）とがあ
る。

【００６６】スペシャルコマンドとしては、オペランド
がＣｏｌｕｍｎ ＡｄｄｒｅｓｓＡ０−Ａ７のＣＳ（Ｃ
ｏｌｕｍｎ Ｓｅｔ）がある。

【００６７】これらのコマンドを受取るメモリチップ３
ａ〜３ｈの構成は図３に示した通りであり、コマンドは
メモリチップ３ａ〜３ｈ内のコマンドレジスタ４３を介
して制御回路４６に供給され、制御回路４６の制御によ
って目的とする動作が実行される。

【００６８】図１０は本発明の一実施例によるロウリー
ド／ライト（Ｒｏｗ Ｒｅａｄ／Ｗｒｉｔｅ）の動作タ
イミングを示すタイミングチャートである。図１０
（ａ）は本発明の一実施例によるロウリードの動作タイ
ミングを示し、図１０（ｂ）は本発明の一実施例による
ロウライトの動作タイミングを示している。

【００６９】まず、ロウリード動作はメモリモジュール
＃０〜＃３側のコマンド出力レジスタから発行される。
この場合、メモリチップ３ａ〜３ｈへのチップセレクト
ラインが有効であり、コラムセットスペシャルコマンド
ラインが無効である状態において、一般コマンドライン
上にロウリード（ＲＲ）系のコマンドパターンが表れ
る。

【００７０】以下、図３を参照しながらロウリード動作
について説明する。メモリモジュール＃０〜＃３側のロ
ウリードコマンド発行に伴って１クロック後にはメモリ
チップ３ａ〜３ｈ内のロウアドレスレジスタ４１にコマ
ンドオペランドのアドレスデータがセットされる。当該
アドレスに基づくＲＡＭアレイ４７の読出しに２クロッ
クを要し、メモリチップ３ａ〜３ｈ内のスタティックコ
ラムバッファ４８が旧値から新値に更新される。

【００７１】その際、データの転送量及び転送されるス
タティックコラムバッファ４８内のアドレスはロウリー
ドコマンド種別によって指定される８ｂｉｔ／３２ｂｉ
ｔ／Ａｌｌと、当該コマンド発行時に、それ以前に発行
されたコマンドの実行結果として保持されているメモリ
チップ３ａ〜３ｈ内のコラムアドレスレジスタ４２の値
によって定められる。

【００７２】８ｂｉｔ転送に対してはコラムアドレスレ
ジスタ４２のアドレスＡ０−Ａ７で指示される８ｂｉｔ
のみ、３２ｂｉｔ転送に対してはコラムアドレスレジス
タ４２のアドレスＡ０−Ａ５で指示される３２ｂｉｔの
み、Ａｌｌ ｂｉｔ転送に対してはスタティックコラム
バッファ４８全体が更新されるように、コラムアドレス
デコーダ４５の出力であるイネーブル制御信号が生成さ
れて制御される。

【００７３】ロウライト動作のタイミングも、上記のロ
ウリード動作とほぼ同様であり、メモリチップ３ａ〜３
ｈ内のロウアドレスレジスタ４１にコマンドオペランド
アドレスがセットされた後に２クロックを要し、ＲＡＭ
アレイ４７が更新される。

【００７４】図１１は本発明の一実施例によるコラムリ
ード／ライト（Ｃｏｌｕｍｎ Ｒｅａｄ／Ｗｒｉｔｅ）
の動作タイミングを示すタイミングチャートである。図
１１（ａ）は本発明の一実施例によるコラムリードの動
作タイミングを示し、図１１（ｂ）は本発明の一実施例
によるコラムライトの動作タイミングを示している。

【００７５】まず、コラムリード動作はメモリモジュー
ル＃０〜＃３側のコラムリードコマンド発行に伴って１
クロック後に、メモリチップ３ａ〜３ｈ内のコラムアド
レスレジスタ４２にコマンドオペランドのアドレスデー
タがセットされる。これによって、直ちにスタティック
コラムバッファ４８からメモリチップ外部への読出しが
開始される。そのデータの転送サイズはコマンドで指定
された８ｂｉｔ／３２ｂｉｔ／Ａｌｌによって定められ
る。

【００７６】コラムライト動作タイミングも、上記のコ
ラムリード動作とほぼ同様であり、コマンドと同タイミ
ングで開始されたメモリチップ３ａ〜３ｈ外からの書込
みデータストリームがメモリチップ３ａ〜３ｈ内のレジ
スタを介してスタティックコラムバッファ４８を旧値か
ら新値に更新する。そのデータの転送サイズはコマンド
で指定された８ｂｉｔ／３２ｂｉｔ／Ａｌｌによって定
められる。

【００７７】このコラムリード／ライトコマンドに付随
するメモリチップ３ａ〜３ｈ内でのコラムアドレスイン
クリメントは指定転送サイズを越える桁上げを無視して
行われる。したがって、指定転送サイズ分のインクリメ
ントが完了すると、コラムアドレスレジスタ４２の値は
コマンド発行時に与えられたオペランドでの指定値に戻
ることとなる。

【００７８】図１２は本発明の一実施例によるライトの
動作タイミングを示すタイミングチャートである。この
図１２においてはメモリチップ外部からのデータ書込み
をスタティックコラムバッファ４８に留めずにＲＡＭア
レイ４７まで更新するライトコマンドの動作を指定する
ものであり、コラムライト動作とロウライト動作とを組
合せた動きを行うものである。

【００７９】図１３は本発明の一実施例によるリードヒ
ット（Ｒｅａｄ ヒット）に対応する動作シーケンスの
タイミングを示すタイミングチャートである。図におい
て、キャッシュアドレスアレイ１２のＷａｙ＃１におい
てヒットし、かつヒットしたアドレスのブロック内アド
レスは１２８Ｂｙｔｅブロックの３つ目の３２Βｙｔｅ
に含まれていた場合を示している。

【００８０】図６に示す回路において、ヒットの判定及
びヒットしたのがＷａｙ＃１であることが判定される
と、ＣＰＵチップ１はメモリモジュール制御回路２−０
〜２−３を介して目的のメモリバンク３−００〜３−０
３，３−１０〜３−１３，３−２０〜３−２３，３−３
０〜３−３３の各メモリチップペアに図１３に示すタイ
ミングでコマンドを発行する。尚、図１３の動作はすべ
てのメモリモジュール＃０〜＃３に対して全く同じタイ
ミングで発生する。

【００８１】図において、まずクロック０のタイミング
でヒットしたＷａｙ＃１に対応するデータをスタティッ
クコラムバッファ４８に保持しているペア＃１に対して
は３２ｂｉｔ幅のコラムリードコマンド（ＣＲ３２）が
発行され、同時にペア＃１以外の同一バンク内ペアに対
してはコラムセットスペシャルコマンド（ＣＳ）が発行
される。

【００８２】この同時動作は、図７におけるバンクセレ
クトで目的のバンク１つのみを有効とし、かつバンク内
セレクトを全て有効とし、モジュールセレクトも有効と
し、さらに図８に示すコラムセットスペシャルコマンド
ラインにおいてペア＃１以外を有効とすることで可能と
なる。

【００８３】クロック１においてはペア＃１以外に対し
て、つまりペア＃０，＃２，＃３に対して３２ｂｉｔの
ロウリードコマンド（ＲＲ３２）を発行する。クロック
３においては最初にコラムリードコマンドを発行したペ
ア＃１からの読出しデータ（Ｆｒｏｍペア＃１）が得ら
れはじめ、４クロックを要して出力される。

【００８４】クロック４においてはターゲットアドレス
を含む３番目の３２Βｙｔｅのデータの読出しを行うた
めに、ペア＃２に対してコラムリードコマンド（ＣＲ３
２）を発行する。引続き、クロック８及びクロック１２
においてペア＃３とペア＃０とに対してコラムリードコ
マンド（ＣＲ３２）を発行することによって全１２８Ｂ
ｙｔｅのデータ（Ｆｒｏｍペア＃２，Ｆｒｏｍペア＃
３，Ｆｒｏｍペア＃０）が連続的に読出し可能となる。

【００８５】コラムセットスペシャルコマンドを優先す
る制御が適用されていない場合には、クロック０におけ
る異種コマンドの同時発行が出来ないため、タイミング
をずらしてコマンドを発行する必要が発生し、全１２８
Ｂｙｔｅデータの読出し完了にもう１クロックを要する
ことになる。

【００８６】クロック６とクロック１０とクロック１４
とにおいて発行しているロウリードコマンド（ＲＲ３
２）において指定されるロウアドレスは各々、図５にお
けるキャッシュアドレスアレイ１２を検索した際に得ら
れる同一セットアドレス上のＷａｙ＃２、＃３、＃０に
登録されていたロウアドレスである。この動作は次回検
索時に他のＷａｙでヒットした場合の最初のコラムリー
ドを直ちに開始することを可能とするために必要であ
る。

【００８７】本実施例においては、特にキャッシュリプ
レースメント管理用のＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎ
ｔｌｙ Ｕｓｅｄ） ｂｉｔ保持及び更新機構について
説明していないが、通常、複数のアソシアティビティを
備えるキャッシュメモリが備えるＬＲＵ機構を本実施例
においても備えている。図１３においてヒットリードを
行った場合、Ｗａｙ＃１が最新参照としてＬＲＵが更新
される。

【００８８】図１４は本発明の一実施例によるリードミ
ス（Ｒｅａｄ Ｍｉｓｓ）時の動作シーケンスのタイミ
ングを示すタイミングチャートである。この図１４を用
いて本発明の一実施例によるリードミス時の動作シーケ
ンスについて説明する。

【００８９】リードミスの場合、メモリバンク３−００
〜３−０３，３−１０〜３−１３，３−２０〜３−２
３，３−３０〜３−３３内の全メモリチップ３ａ〜３ｈ
のペア＃０〜＃３に対するロウリードを行う必要があ
り、クロック０におけるコラムセットスペシャルコマン
ド（ＣＳ）の発行と、クロック１におけるロウリード
（ＲＲ３２）とを経て、ミスしたアドレスが含まれる１
２８Ｂｙｔｅ中の３２Βｙｔｅから読出し（Ｆｒｏｍペ
ア＃２，Ｆｒｏｍペア＃３，Ｆｒｏｍペア＃０，Ｆｒｏ
ｍペア＃１）を開始する。

【００９０】図１４においてはＬＲＵが指定するリプレ
ースメント対象ブロックはＷａｙ＃２であるものとし、
ミスリード読出し完了後においてもスタティックコラム
バッファ４８にデータを残すのはペア＃２とした。

【００９１】クロック１０とクロック１４とクロック１
８とにおけるロウリード（ＲＲ３２）によって、Ｗａｙ
＃２以外に対してはキャッシュアドレスアレイ１２の同
一セットアドレス上のＷａｙ＃３、＃０、＃１に登録さ
れていたロウアドレス情報に従ってスタティックコラム
バッファ４８を更新する。

【００９２】図１５は本発明の一実施例によるキャッシ
ュブロックライトの動作を示すタイミングチャートであ
る。この図１５を用いて本発明の一実施例によるキャッ
シュブロックライトの動作について説明する。

【００９３】最近のＭＰＵチップはプロセッサチップに
内蔵する一次キャッシュメモリにＷｒｉｔｅ Ｂａｃｋ
方式を採用するものが多く、メモリ側への書戻しもキャ
ッシュブロック単位となっている。

【００９４】図１５においてはＬＲＵが指定するリプレ
ースメント対象はＷａｙ＃１であるものとし、各ペア＃
０〜＃３ともコラムライト（ＣＷ３２）を行った後にＲ
ＡＭアレイ４７自身の更新を行うためにロウライト（Ｒ
Ｗ）を用いている。

【００９５】さらに、スタティックコラムバッファ４８
上にデータを残すＷａｙ＃１以外に対してはロウリード
（ＲＲ）を再度発行し、キャッシュアドレスアレイ１２
の同一セットアドレス上のＷａｙ＃０、＃２、＃３に登
録されていたロウアドレス情報に従ってスタティックコ
ラムバッファ４８を更新する。

【００９６】図１６は本発明の一実施例によるスタティ
ックコラムバッファ４８からの読出し動作の具体例を示
す図である。これら図１〜図１６を用いて本発明の一実
施例によるスタティックコラムバッファ４８からの読出
し動作について説明する。

【００９７】図１６においてはキャッシュアドレスアレ
イ１２のＷａｙ＃１においてヒットした場合を示してい
る。ここで、１つのキャッシュライン１２８Ｂｙｔｅ
は、図４の物理アドレスマップに示すように、全部のメ
モリモジュール＃０〜＃３中の特定の番号のバンク群を
使用してマッピングされることとなる。

【００９８】Ｗａｙ＃１においてヒットしている場合に
は各メモリバンク３−００〜３−０３，３−１０〜３−
１３，３−２０〜３−２３，３−３０〜３−３３のメモ
リチップペア＃１中のスタティックコラムバッファ４８
に対象ヒットデータが存在している状態であり、１キャ
ッシュライン中でのバイト番号３２〜６３までがスタテ
ィックコラムバッファ４８に存在する（図１６の初期状
態参照）。

【００９９】つまり、モジュール番号＃０のバンク番号
＃０のペア番号＃１にはバイト番号３２−３３，４０−
４１，４８−４９，５６−５７が存在し、モジュール番
号＃１のバンク番号＃０のペア番号＃１にはバイト番号
３４−３５，４２−４３，５０−５１，５８−５９が存
在し、モジュール番号＃２のバンク番号＃０のペア番号
＃１にはバイト番号３６−３７，４４−４５，５２−５
３，６０−６１が存在し、モジュール番号＃３のバンク
番号＃０のペア番号＃１にはバイト番号３８−３９，４
６−４７，５４−５５，６２−６３が存在している。

【０１００】また、メモリチップペア＃０，＃２，＃３
中のスタティックコラムバッファ４８には他データが存
在している。つまり、モジュール番号＃０のバンク番号
＃０のペア番号＃０，＃２，＃３とモジュール番号＃１
のバンク番号＃０のペア番号＃０，＃２，＃３とモジュ
ール番号＃２のバンク番号＃０のペア番号＃０，＃２，
＃３とモジュール番号＃３のバンク番号＃０のペア番号
＃０，＃２，＃３とには夫々他データが存在している。

【０１０１】図１６の第２段階は図１３におけるクロッ
ク０〜１のコマンドを処理した状態を示している。つま
り、クロック０のタイミングでヒットしたＷａｙ＃１に
対応するデータをスタティックコラムバッファ４８に保
持しているペア＃１に対しては３２ｂｉｔ幅のコラムリ
ードコマンド（ＣＲ３２）が発行され、同時にペア＃１
以外の同一バンク内ペアに対してはコラムセットスペシ
ャルコマンド（ＣＳ）が発行される。また、クロック１
においてはペア＃１以外に対して、つまりペア＃０，＃
２，＃３に対して３２ｂｉｔのロウリードコマンド（Ｒ
Ｒ３２）を発行する。

【０１０２】よって、各メモリバンク３−００〜３−０
３，３−１０〜３−１３，３−２０〜３−２３，３−３
０〜３−３３のメモリチップペア＃１からは３２ｂｉｔ
幅のコラムリードコマンド（ＣＲ３２）によって上記の
１キャッシュライン中でのバイト番号３２〜６３（図
中、太い下線を付与した部分）までがメモリチップ外部
に読出されていく。

【０１０３】これと同時に、各メモリバンク３−００〜
３−０３，３−１０〜３−１３，３−２０〜３−２３，
３−３０〜３−３３のメモリチップペア＃０，＃２，＃
３ではスタティックコラムバッファ４８に対して、３２
ｂｉｔのロウリードコマンド（ＲＲ３２）によってＲＡ
Ｍアレイ４７から３２ｂｉｔの部分転送が行われる。

【０１０４】そのスタティックコラムバッファ４８中の
どの部分への転送であるかはクロック０で与えられたコ
ラムセットスペシャルコマンド（ＣＳ）のオペランドで
あるコラムアドレスＡ０−Ａ７がメモリチップ３ａ〜３
ｈ内のコラムアドレスレジスタ４２にセットされたもの
が用いられる。また、８ｂｉｔ×４個の転送であるの
で、コラムアドレスレジスタ４２のコラムアドレスＡ０
−Ａ５で示される部分が置き換えられる。

【０１０５】このように、メモリチップペア＃１に対す
るメモリチップ外部への読出しと、メモリチップペア＃
０，＃２，＃３を構成するメモリチップ３ａ，３ｂ，３
ｅ〜３ｈ上でＲＡＭアレイ４７からスタティックコラム
バッファ４８への転送とがオーバラップして処理されて
いく。

【０１０６】すなわち、モジュール番号＃０のバンク番
号＃０のペア番号＃０にはバイト番号０−１，８−９，
１６−１７，２４−２５が、ペア番号＃２にはバイト番
号６４−６５，７２−７３，８０−８１，８８−８９
が、ペア番号＃３にはバイト番号９６−９７，１０４−
１０５，１１２−１１３，１２０−１２１が夫々転送さ
れる。

【０１０７】また、モジュール番号＃１のバンク番号＃
０のペア番号＃０にはバイト番号２−３，１０−１１，
１８−１９，２６−２７が、ペア番号＃２にはバイト番
号６６−６７，７４−７５，８２−８３，９０−９１
が、ペア番号＃３にはバイト番号９８−９９，１０６−
１０７，１１４−１１５，１２２−１２３が夫々転送さ
れる。

【０１０８】さらに、モジュール番号＃２のバンク番号
＃０のペア番号＃０にはバイト番号４−５，１２−１
３，２０−２１，２８−２９が、ペア番号＃２にはバイ
ト番号６８−６９，７６−７７，８４−８５，９２−９
３が、ペア番号＃３にはバイト番号１００−１０１，１
０８−１０９，１１６−１１７，１２４−１２５が夫々
転送される。

【０１０９】さらにまた、モジュール番号＃３のバンク
番号＃０のペア番号＃０にはバイト番号６−７，１４−
１５，２２−２３，３０−３１が、ペア番号＃２にはバ
イト番号７０−７１，７８−７９，８６−８７，９４−
９５が、ペア番号＃３にはバイト番号１０２−１０３，
１１０−１１１，１１８−１１９，１２６−１２７が夫
々転送される。

【０１１０】図１６の第３段階は図１３におけるクロッ
ク４のコマンドを処理した状態を示している。上記の第
２段階の終了状態において１キャッシュラインを構成す
る１２８Ｂｙｔｅがすべてメモリチップ３ａ〜３ｈ上の
スタティックコラムバッファ４８に読出されており、第
３段階ではメモリチップペア＃２中のバイト番号６４〜
９５（図中、太い下線を付与した部分）までがクロック
４におけるペア＃２へのコラムリードコマンド（ＣＲ３
２）によってメモリチップ外部に読出されていく。

【０１１１】すなわち、第２段階でＲＡＭアレイ４７か
らスタティックコラムバッファ４８に転送されたモジュ
ール番号＃０のバンク番号＃０のペア番号＃２のバイト
番号６４−６５，７２−７３，８０−８１，８８−８９
と、モジュール番号＃１のバンク番号＃０のペア番号＃
２のバイト番号６６−６７，７４−７５，８２−８３，
９０−９１と、モジュール番号＃２のバンク番号＃０の
ペア番号＃２のバイト番号６８−６９，７６−７７，８
４−８５，９２−９３と、モジュール番号＃３のバンク
番号＃０のペア番号＃２のバイト番号７０−７１，７８
−７９，８６−８７，９４−９５とが夫々メモリチップ
外部に読出されていく。

【０１１２】図１６の第４段階は図１３におけるクロッ
ク６〜８のコマンドを処理した状態を示している。第３
段階でメモリチップ外部への読出しが完了したメモリチ
ップペア＃２のスタティックコラムバッファ４８上のバ
イト番号６４〜９５が占めていた領域はクロック６のロ
ウリードコマンド（ＲＲ３２）によって、図５に示すキ
ャッシュアドレスアレイ上で現在処理中のヒットアドレ
スに対応するセットアドレスでのＷａｙ＃２に登録され
ているキャッシュラインの部分データ（他データ）で置
き換えられていく。

【０１１３】同時に、メモリチップペア＃３中のバイト
番号９６〜１２７（図中、太い下線を付与した部分）ま
でがクロック８におけるペア＃３へのコラムリードコマ
ンド（ＣＲ３２）によってメモリチップ外部に読出され
ていく。

【０１１４】すなわち、第２段階でＲＡＭアレイ４７か
らスタティックコラムバッファ４８に転送されたモジュ
ール番号＃０のバンク番号＃０のペア番号＃３のバイト
番号９６−９７，１０４−１０５，１１２−１１３，１
２０−１２１と、モジュール番号＃１のバンク番号＃０
のペア番号＃３のバイト番号９８−９９，１０６−１０
７，１１４−１１５，１２２−１２３と、モジュール番
号＃２のバンク番号＃０のペア番号＃３のバイト番号１
００−１０１，１０８−１０９，１１６−１１７，１２
４−１２５と、モジュール番号＃３のバンク番号＃０の
ペア番号＃３のバイト番号１０２−１０３，１１０−１
１１，１１８−１１９，１２６−１２７とが夫々メモリ
チップ外部に読出されていく。

【０１１５】図１６の第５段階は図１３におけるクロッ
ク１０〜１２のコマンドを処理した状態を示している。
第４段階でメモリチップ外部への読出しが完了したメモ
リチップペア＃３のスタティックコラムバッファ４８上
のバイト番号９６〜１２７が占めていた領域はクロック
１０のロウリードコマンド（ＲＲ３２）によって、図５
に示すキャッシュアドレスアレイ上で現在処理中のヒッ
トアドレスに対応するセットアドレスでのＷａｙ＃３に
登録されているキャッシュラインの部分データ（他デー
タ）で置き換えられていく。

【０１１６】同時に、メモリチップペア＃０中のバイト
番号０〜３１（図中、太い下線を付与した部分）までが
クロック１２におけるペア＃０へのコラムリードコマン
ド（ＣＲ３２）によってメモリチップ外部に読出されて
いく。

【０１１７】すなわち、第２段階でＲＡＭアレイ４７か
らスタティックコラムバッファ４８に転送されたモジュ
ール番号＃０のバンク番号＃０のペア番号＃０のバイト
番号０−１，８−９，１６−１７，２４−２５と、モジ
ュール番号＃１のバンク番号＃０のペア番号＃０のバイ
ト番号２−３，１０−１１，１８−１９，２６−２７
と、モジュール番号＃２のバンク番号＃０のペア番号＃
０のバイト番号４−５，１２−１３，２０−２１，２８
−２９と、モジュール番号＃３のバンク番号＃０のペア
番号＃０のバイト番号６−７，１４−１５，２２−２
３，３０−３１とが夫々メモリチップ外部に読出されて
いく。

【０１１８】図１６の終了状態は図１３におけるクロッ
ク１４のコマンドを処理した状態を示している。第５段
階でメモリチップ外部への読出しが完了したメモリチッ
プペア＃０のスタティックコラムバッファ４８上のバイ
ト番号０〜３１が占めていた領域はクロック１４のロウ
リードコマンド（ＲＲ３２）によって、図５に示すキャ
ッシュアドレスアレイ上で現在処理中のヒットアドレス
に対応するセットアドレスでのＷａｙ＃３に登録されて
いるキャッシュラインの部分データ（他データ）で置き
換えられていく。

【０１１９】これによって、初期状態に戻り、Ｗａｙ＃
１に対応するバイト番号３２〜６３のみがメモリチップ
３ａ〜３ｈ上のスタティックコラムバッファ４８に保持
されている状態に復帰し、スタティックコラムバッファ
４８からの読出し動作が完了する。

【０１２０】図１７は本発明の他の実施例によるリード
ヒット（Ｒｅａｄ ヒット）に対応する動作シーケンス
のタイミングを示すタイミングチャートである。図にお
いて、キャッシュアドレスアレイ１２のＷａｙ＃１にお
いてヒットし、かつヒットしたアドレスのブロック内ア
ドレスは１２８Ｂｙｔｅブロックの３つ目の３２Βｙｔ
ｅに含まれていた場合を示している。

【０１２１】本発明の他の実施例では次の読出し時に再
度１２８Ｂｙｔｅブロックの３つ目の３２Βｙｔｅのデ
ータが読出される可能性があるので、そのデータを読出
した後にスタティックコラムバッファ４８にそのまま保
持しておこうとするものである。

【０１２２】すなわち、目的とするキャッシュブロック
の読出し終了後に行い、かつ次回検索時に他のＷａｙで
ヒットした場合の最初のコラムリードを直ちに開始可能
とするためのロウリード動作を、Ｗａｙ＃２、＃３、＃
０のかわりにＷａｙ＃１、＃３、＃０に対して行うこと
にある。

【０１２３】これはヒット動作のターゲットがＷａｙ＃
１ではなくＷａｙ＃２であったことを重視し、Ｗａｙ＃
２の方のデータをＷａｙ＃１に代えてスタティックコラ
ムバッファ４８に配置しておくためである。

【０１２４】この図１７を用いて本発明の他の実施例に
よるリードヒットに対応する動作シーケンスについて説
明する。尚、図１７の動作はすべてのメモリモジュール
＃０〜＃３に対して全く同じタイミングで発生する。

【０１２５】図において、まずクロック０のタイミング
でヒットしたＷａｙ＃１に対応するデータをスタティッ
クコラムバッファ４８に保持しているペア＃１に対して
は３２ｂｉｔ幅のコラムリードコマンド（ＣＲ３２）が
発行され、同時にペア＃１以外の同一バンク内ペアに対
してはコラムセットスペシャルコマンド（ＣＳ）が発行
される。

【０１２６】この同時動作は、図７におけるバンクセレ
クトで目的のバンク１つのみを有効とし、かつバンク内
セレクトを全て有効とし、モジュールセレクトも有効と
し、さらに図８に示すコラムセットスペシャルコマンド
ラインにおいてペア＃１以外を有効とすることで可能と
なる。

【０１２７】クロック１においてはペア＃１以外に対し
て、つまりペア＃０，＃２，＃３に対して３２ｂｉｔの
ロウリードコマンド（ＲＲ３２）を発行する。クロック
３においては最初にコラムリードコマンドを発行したペ
ア＃１からの読出しデータ（Ｆｒｏｍペア＃１）が得ら
れはじめ、４クロックを要して出力される。

【０１２８】クロック４においてはターゲットアドレス
を含む３番目の３２Βｙｔｅのデータの読出しを行うた
めに、ペア＃２に対してコラムリードコマンド（ＣＲ３
２）を発行する。引続き、クロック８及びクロック１２
においてペア＃３とペア＃０とに対してコラムリードコ
マンド（ＣＲ３２）を発行することによって全１２８Ｂ
ｙｔｅのデータ（Ｆｒｏｍペア＃２，Ｆｒｏｍペア＃
３，Ｆｒｏｍペア＃０）が連続的に読出し可能となる。

【０１２９】コラムセットスペシャルコマンドを優先す
る制御が適用されていない場合には、クロック０におけ
る異種コマンドの同時発行が出来ないため、タイミング
をずらしてコマンドを発行する必要が発生し、全１２８
Ｂｙｔｅデータの読出し完了にもう１クロックを要する
ことになる。

【０１３０】クロック２とクロック１０とクロック１４
とにおいて発行しているロウリードコマンド（ＲＲ３
２）において指定されるロウアドレスは各々、図５にお
けるキャッシュアドレスアレイ１２を検索した際に得ら
れる同一セットアドレス上のＷａｙ＃１、＃３、＃０に
登録されていたロウアドレスである。この動作は次回検
索時に他のＷａｙでヒットした場合の最初のコラムリー
ドを直ちに開始することを可能とするために必要であ
る。

【０１３１】このような実施例に従った動作を行う場合
は、ＬＲＵ上の最新参照情報はＷａｙ＃２とする。ま
た、Ｗａｙ＃１側には旧Ｗａｙ＃２に登録されかつ図５
におけるキャッシュアドレスアレイを検索した際に得ら
れる同一セットアドレス上のＷａｙ＃２のロウアドレス
を再登録し、逆にＷａｙ＃２側には旧Ｗａｙ＃１のロウ
アドレスを登録する。さらに、クロック６において発行
するメモリチップペア＃２に対するロウリード要求には
旧Ｗａｙ＃１のロウアドレスを用いる。

【０１３２】図１８は本発明の別の実施例のシステム構
成を示すブロック図である。図において、本発明の別の
実施例によるキャッシュメモリシステムはＣＰＵチップ
１の代わりにメモリコントローラ４を配置した以外は本
発明の一実施例あるいは本発明の他の実施例と同様であ
り、同一構成要素には同一符号を付してある。これら同
一構成要素の動作は本発明の一実施例あるいは本発明の
他の実施例の動作と同様である。

【０１３３】尚、メモリコントローラ４による制御はＣ
ＰＵチップ１の動作と、つまり上述した処理動作に対す
る制御と同様であるので、その動作説明は省略する。

【０１３４】このように、ブロック単位のデータの読出
し及び書込みが自在なＲＡＭアレイ４７と、このＲＡＭ
アレイ４７からブロック単位で読出されたデータを一時
記憶しかつＲＡＭアレイ４７との間でブロック単位のデ
ータを１／Ｎ（Ｎは正の整数）単位に部分転送可能なス
タティックコラムバッファ４８とを含むメモリチップ３
ａ〜３ｈからなるキャッシュメモリシステムにおいて、
Ｎ個のブロック単位のデータを１／Ｎ単位ずつスタティ
ックコラムバッファ４８に記憶し、メモリチップ外部か
ら指定された読出しアドレスに対応するデータがスタテ
ィックコラムバッファ４８に存在すると判定された時に
スタティックコラムバッファ４８に一時記憶された１／
Ｎ単位のデータをメモリチップ外部に転送するととも
に、このメモリチップ外部への転送と並列に当該データ
のスタティックコラムバッファ４８に一時記憶された１
／Ｎ単位のデータ以外の残り部分のデータをＲＡＭアレ
イ４７からスタティックコラムバッファ４８に転送した
後にメモリチップ外部に転送することによって、スタテ
ィックコラムバッファ型のＤＲＡＭメモリチップを用い
て、複数のアソシアティビティを備えるキャッシュメモ
リの特性に近付けることができ、実用的な観点から容量
を拡大した性能特性を引き出すことができる。

【０１３５】言い換えると、スタティックコラムバッフ
ァ４８に保持するデータをキャッシュブロックの一部と
限りながらも、該保持データの転送と並行してＲＡＭア
レイ４７上のデータをスタティックコラムバッファ４８
ヘ転送することによって、キャッシュブロックデータ全
体の読出しを遅滞なく処理可能とすることができる。

【０１３６】これによって、複数のアソシアティビティ
を備えるキャッシュメモリシステムに近い牲能特牲を実
現するとともに、実効的なキャッシュメモリの容量を増
大させて性能向上を図ることができる。

【０１３７】

【発明の効果】以上説明したように本発明によれば、ブ
ロック単位のデータの読出し及び書込みが自在な記憶手
段と、この記憶手段からブロック単位で読出されたデー
タを一時記憶しかつ記憶手段との間でブロック単位のデ
ータを１／Ｎ（Ｎは正の整数）単位に部分転送可能な一
時記憶手段とを含むメモリチップからなるキャッシュメ
モリシステムにおいて、Ｎ個のブロック単位のデータを
１／Ｎ単位ずつ一時記憶手段に記憶し、外部から指定さ
れた読出しアドレスに対応するデータが一時記憶手段に
存在すると判定された時に一時記憶手段に一時記憶され
た１／Ｎ単位のデータを外部に転送するとともに、この
外部への転送と並列に当該データの一時記憶手段に一時
記憶された１／Ｎ単位のデータ以外の残り部分のデータ
を記憶手段から一時記憶手段に転送した後に外部に転送
することによって、スタティックコラムバッファ型のＤ
ＲＡＭメモリチップを用いて、複数のアソシアティビテ
ィを備えるキャッシュメモリの特性に近付けることがで
き、実用的な観点から容量を拡大した性能特性を引き出
すことができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例のシステム構成を示すブロッ
ク図である。

【図２】本発明の一実施例によるメモリモジュール制御
部とメモリバンクを構成するメモリチップとの間の接続
関係を示す図である。

【図３】本発明の一実施例において使用するメモリチッ
プの概略を示す図である。

【図４】本発明の一実施例によるキャッシュメモリシス
テムの物理アドレスマップを示す図である。

【図５】本発明の一実施例によるキャッシュアドレスア
レイの一例を示す図である。

【図６】本発明の一実施例によるメモリモジュール制御
部の構成を示す図である。

【図７】本発明の一実施例によるメモリモジュール制御
部の構成を示す図である。

【図８】本発明の一実施例によるコラムセットスペシャ
ルコマンドと一般コマンドとの関係を示す図である。

【図９】本発明の一実施例によるメモリバンクに対して
定義されるコマンドの種別を示す図である。

【図１０】（ａ）は本発明の一実施例によるロウリード
の動作タイミングを示す図、（ｂ）は本発明の一実施例
によるロウライトの動作タイミングを示す図である。

【図１１】（ａ）は本発明の一実施例によるコラムリー
ドの動作タイミングを示す図、（ｂ）は本発明の一実施
例によるコラムライトの動作タイミングを示す図であ
る。

【図１２】本発明の一実施例によるライトの動作タイミ
ングを示すタイミングチャートである。

【図１３】本発明の一実施例によるリードヒットに対応
する動作シーケンスのタイミングを示すタイミングチャ
ートである。

【図１４】本発明の一実施例によるリードミス時の動作
シーケンスのタイミングを示すタイミングチャートであ
る。

【図１５】本発明の一実施例によるキャッシュブロック
ライトの動作を示すタイミングチャートである。

【図１６】本発明の一実施例によるスタティックコラム
バッファからの読出し動作の具体例を示す図である。

【図１７】本発明の他の実施例によるリードヒットに対
応する動作シーケンスのタイミングを示すタイミングチ
ャートである。

【図１８】本発明の別の実施例のシステム構成を示すブ
ロック図である。

【図１９】従来例において使用するメモリチップの概略
を示す図である。

【符号の説明】

１ ＣＰＵチップ ２−０〜２−３ メモリモジュール制御部 ３−００〜３−０３，３−１０〜３−１３，３−２０〜
３−２３，３−３０〜３−３３ メモリバンク ３ａ〜３ｈ メモリチップ ４ メモリコントローラ １１ レジスタ １２ キャッシュアドレスアレイ １３−１〜１３−４ 比較回路 １４−１〜１４−４ アンド回路 １５ オア回路 １６ シーケンス制御部 ４１ ロウアドレスレジスタ ４２ コラムアドレスレジスタ ４３ コマンドレジスタ ４６ 制御回路 ４７ ＲＡＭアレイ ４８ スタティックコラムバッファ ４９ セレクタ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ブロック単位のデータの読出し及び書込
   みが自在な記憶手段と、前記記憶手段から前記ブロック
   単位で読出されたデータを一時記憶しかつ前記記憶手段
   との間で前記ブロック単位のデータを１／Ｎ（Ｎは正の
   整数）単位に部分転送可能な一時記憶手段とを含むメモ
   リチップからなるキャッシュメモリシステムであって、 Ｎ個の前記ブロック単位のデータを前記１／Ｎ単位ずつ
   前記一時記憶手段に記憶する手段と、 外部から指定された読出しアドレスに対応するデータが
   前記一時記憶手段に存在するか否かを判定する判定手段
   と、 前記判定手段で前記一時記憶手段に存在すると判定され
   た時に前記一時記憶手段に一時記憶された１／Ｎ単位の
   データを外部に転送する手段と、 この外部への転送と並列に当該データの前記一時記憶手
   段に一時記憶された１／Ｎ単位のデータ以外の残り部分
   のデータを前記記憶手段から前記一時記憶手段に転送す
   る手段と、 前記記憶手段から前記一時記憶手段に転送された前記残
   り部分のデータを外部に転送する手段とを有することを
   特徴とするキャッシュメモリシステム。
2. 【請求項２】 前記読出しアドレスに対応するブロック
   単位のデータのうちｊ番目（ｊは正の整数）の１／Ｎ単
   位のデータを必要としかつ当該ブロック単位のデータの
   うちｉ番目（ｉは正の整数、ｉ≠ｊ）の１／Ｎ単位のデ
   ータが前記一時記憶手段に一時記憶されている場合、前
   記読出しアドレスに対応するブロック単位のデータのう
   ちの前記ｊ番目の１／Ｎ単位のデータを前記一時記憶手
   段に一時記憶しかつｊ番目の１／Ｎ単位のデータが前記
   一時記憶手段に一時記憶されていた他のブロック単位の
   データのｉ番目の１／Ｎ単位のデータを前記一時記憶手
   段に一時記憶するよう構成したことを特徴とする請求項
   １記載のキャッシュメモリシステム。
3. 【請求項３】 前記一時記憶手段に一時記憶された１／
   Ｎ単位のデータ以外の残り部分のデータを前記記憶手段
   から読出す際に、前記記憶手段においてその読出し命令
   を優先するよう構成したことを特徴とする請求項１また
   は請求項２記載のキャッシュメモリシステム。
4. 【請求項４】 ダイナミックランダムアクセスメモリア
   レイと、前記ダイナミックランダムアクセスメモリアレ
   イから読出されたデータを一時記憶するスタティックコ
   ラムバッファとを備えるダイナミックランダムアクセス
   メモリからなりかつ前記スタティックコラムバッファと
   前記ダイナミックランダムアクセスメモリアレイとの間
   を部分転送可能とするメモリチップを用いたキャッシュ
   メモリシステムであって、 前記メモリチップを複数用いたメモリバンクを複数束ね
   たメモリモジユールと、 前記メモリバンクへのアクセス制御を行う制御手段と、 前記制御手段に設けられかつ前記メモリチップ上の前記
   スタティックコラムバッファをキャッシュメモリのデー
   タアレイとして利用するためのアドレスアレイと、 前記アドレスアレイに設けられかつ複数のアソシアティ
   ビティを実現するために同一セットアドレスに対するタ
   グ比較を行うためのＮセット（Ｎは２以上の正の整数）
   のタグ記憶手段と、 前記Ｎセットのタグ記憶手段の各セットに対応してＮ個
   のキャッシュブロック各々の１／Ｎ部分を夫々前記スタ
   ティックコラムバッファに配置する手段と、 セットアドレスに対するキャッシュヒットが前記タグ記
   憶手段のｉ番目（ｉは正の整数）において発生した時に
   前記スタティックコラムバッファ上に実際に配置されて
   いるキャッシュブロックのｉ番目の１／Ｎ部分のメモリ
   チップ外部への読出しを行う手段と、 前記メモリチップ外部への読出しと並列に前記キャッシ
   ュブロック中の前記スタティックコラムバッファに配置
   されていない残りの部分のデータを前記ダイナミックラ
   ンダムアクセスメモリアレイから読出して前記スタティ
   ックコラムバッファに転送する手段と、 前記のｉ番目の１／Ｎ部分の読出し完了後に前記残りの
   部分のデータを前記スタティックコラムバッファから前
   記メモリチップ外部に読出す手段とを有することを特徴
   とするキャッシュメモリシステム。
5. 【請求項５】 前記セットアドレスに対応するキャッシ
   ュブロックのｊ番目（ｊは正の整数）の１／Ｎ単位のデ
   ータを必要としかつ当該キャッシュブロックのｉ番目の
   １／Ｎ単位のデータが前記スタティックコラムバッファ
   に配置されている場合、前記セットアドレスに対応する
   キャッシュブロックのｊ番目の１／Ｎ単位のデータを前
   記スタティックコラムバッファに配置しかつｊ番目の１
   ／Ｎ単位のデータが前記スタティックコラムバッファに
   配置されていた他のキャッシュブロックのｉ番目の１／
   Ｎ単位のデータを前記スタティックコラムバッファに配
   置するよう構成したことを特徴とする請求項４記載のキ
   ャッシュメモリシステム。
6. 【請求項６】 前記メモリチップは、前記スタティック
   コラムバッファから特定コラムアドレスを指定して読出
   すための指示指定を受けるコマンドと前記メモリチップ
   内のコラムアドレスレジスタにアドレスをセットするた
   めコマンドとを信号インタフェースとして受信可能とし
   かつ前記メモリチップ内のコラムアドレスレジスタへの
   アドレスをセットするためのコマンドが有効である時に
   当該コマンドを優先するよう構成したことを特徴とする
   請求項４または請求項５記載のキャッシュメモリシステ
   ム。