JPH10312315A

JPH10312315A - ソフトウェア／ハードウェア協調シミュレーション方式

Info

Publication number: JPH10312315A
Application number: JP9135758A
Authority: JP
Inventors: Ikuo Hanajima; 育雄花島
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-05-12
Filing date: 1997-05-12
Publication date: 1998-11-24

Abstract

(57)【要約】【課題】協調シミュレーションと、実ハードウェアと
の間のソフトウェア実行における実行タイミングの不整
合を回避する。【解決手段】協調シミュレータのバスアクセス関数群
にタイミング整合のためのウェイト指示関数を、また、
ＣＰＵバスモデルにウェイト機能部を設けることにより
ソフトウェア実行タイミングを一致させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵの動作を指
定する関数群と、同関数群から指定されたＣＰＵの動作
を論理シミュレーション上で実現するＣＰＵモデルとを
有するソフトウェア／ハードウェア協調シミュレーショ
ン方式に関する。

【０００２】

【従来の技術】図６は、従来の協調シミュレーション方
式に基づく協調シミュレータの概念図を示すものであ
る。この協調シミュレータは、検証対象のアプリケーシ
ョンプログラムの実行・検証を行うソフトウェア実行部
３１と、ハードウェアモデルを模擬的に動作させ、ハー
ドウェア論理を検証する論理シミュレーション部３２
と、さらにこれら二つの部分の処理の間で処理の同期・
情報通信を仲介する同期・通信処理部３３から構成され
る。

【０００３】ソフトウェア実行部３１は、検証対象のア
プリケーションプログラムがＣＰＵを通じてハードウェ
アを制御したり、ハードウェアからの割り込み要求に対
する割り込み処理を行ったりするためのバスアクセス関
数群３４を有し、また、論理シミュレーション部３２
は、前記関数群からの制御情報からＣＰＵバスのハード
ウェア動作をシミュレーション上で実現したり、シミュ
レーション上でのハードウェアからの割り込み要求を関
数群に伝えたりするＣＰＵバスモデル３５を有する。図
７は、前記バスアクセス関数群とＣＰＵバスモデルの内
容を示している。

【０００４】このようなシミュレータにおいて、協調シ
ミュレーション用ソフトウェアモデル及びハードウェア
モデルは次のように作成される。

【０００５】まず、ソフトウェアモデルは、ソースプロ
グラム中のハードウェアに対する命令の送出部分を、バ
スアクセス関数群に用意されている関数により記述す
る。そして、コンパイル時に関数本体とリンクさせ、オ
ブジェクトコードを生成する。割り込み処理も同様であ
る。

【０００６】また、ハードウェアモデルは、オリジナル
のハードウェアモデル上のＣＰＵ部分を前記ＣＰＵバス
モデルとリンクさせることにより作成される。

【０００７】図８に、Ｃ言語で記述されたループ処理を
含む検証対象ソフトウェアモデルの一例を示し、図９
に、本ソフトウェアモデルでの協調シミュレーションの
実行イメージを示す。

【０００８】図８のＳ４は、バスアクセス関数コールで
あり、ａｄｄｒ変数で示されるアドレスにｄａｔａ変数
で示されるデータをライトする処理を意味する。ソフト
ウェアモデルはコンパイルされ、協調シミュレーション
時に論理シミュレータと同期しながら実行される。

【０００９】協調シミュレーションにおいて、ソフトウ
ェアモデルの実行がバスアクセス関数Ｓ４に至り、バス
アクセス関数に処理が移行すると、バスアクセス関数が
論理シミュレーション部に対して、パラメータ情報を通
知し、パラメータで指定されたＣＰＵバス動作をシミュ
レーションするよう指示する。この例ではそれぞれｗｒ
ｉｔｅ、ａｄｄｒ、ｄａｔａである。

【００１０】論理シミュレータ部のＣＰＵバスモデル
は、前記バス動作情報をバスアクセス関数から受け取る
と、シミュレーション上のバス実行開始サイクルの時刻
からバス命令のシミュレーション動作を実行し、これに
よりバスモデル配下のハードウェアモデルに対して動作
を指示する。さらに、ＣＰＵバスモデルは、配下のハー
ドウェアモデルからの応答を待ち、応答が返ったら、応
答結果と該バス命令のシミュレーション完了をソフトウ
ェア実行部へ通知する。

【００１１】バスアクセス関数は、論理シミュレーショ
ン部が同関数の指定したバス命令をシミュレーションし
ている間、処理の実行を中断しＣＰＵバスモデルからの
シミュレーション完了通知を待ち合わせる。そして完了
通知を受け取ると関数を抜け、ソフトウェアモデルの次
の処理へと移行する。

【００１２】従来の協調シミュレーションは、このよう
にして実現される。図９はＰＳ〜ＰＥまでがｗｒｉｔｅ
関数による協調シミュレーションの動作を説明したもの
である。

【００１３】

【発明が解決しようとする課題】このような従来の協調
シミュレーションには、論理シミュレーション上でのソ
フトウェア動作と実ハードウェア上でのソフトウェア動
作とで実行時間が大きく異なり、協調シミュレーション
で正しく動作したソフトウェアが実ハードウェア上で正
しく動作しなくなる可能性があるという問題点がある。
この理由は次の事項による。

【００１４】Ｃ言語で記述された図８のプログラムは、
コンパイルされて数十の機械語命令となり、それが実ハ
ードウェア上のＣＰＵで実行される。その実行時間は、
この例の一回のループ処理においては１．０３μｓであ
る。

【００１５】これを協調シミュレーションで実行する
と、Ｓ４のｗｒｉｔｅというバス命令が論理シミュレー
ション上で実行されるのみで、Ｓ４以外の全ての命令実
行は論理シミュレーションに反映されない。従って、実
際には１．０３μｓの時間を必要とする一回のループ処
理が論理シミュレーション上では、ｗｒｉｔｅというバ
ス命令の実行時間３０ｎｓだけしか要しないようになっ
てしまう。

【００１６】図１０は、図８のプログラムのループ処理
により、ｗｒｉｔｅ命令が連続する場合の論理シミュレ
ーション上の波形を示したものであるが、実ハードウェ
アにおけるｗｒｉｔｅ命令相互の間のＳ４以外の処理を
実行するために要する１μｓの時間が、協調シミュレー
ションにおいては全く現れなくなってしまい、このこと
により実ハードウェアでのソフトウェアの実行時間に比
して、協調シミュレーションにおける論理シミュレーシ
ョン上でのソフトウェアの実行時間が大幅に短くなって
しまう。このソフトウェアの実行時間の不整合は、以下
の問題を引き起こす。

【００１７】図１１は、検証対象ハードウェアモデルの
例であり、ＣＰＵ配下に、ＬＳＩ、ＭＥＭ（メモリ）、
ＱＵＥＵＥ（待ち行列）が存在する。このハードウェア
モデルの動作仕様は次の通りである。

【００１８】ＬＳＩは、ＣＰＵからの制御を受けると同
時に１．５μｓ毎にＱＵＥＵＥに処理要求を書き込む。
ＱＵＥＵＥは、ＬＳＩからの処理要求を１０個分蓄積す
ることができ、ＱＵＥＵＥが処理要求を蓄積すると、Ｃ
ＰＵに対し割り込みを要求する。割り込みを認識したＣ
ＰＵ（ソフトウェア）は、ＱＵＥＵＥから処理要求を読
み込み、要求内容に従った処理を行う。ＱＵＥＵＥはＣ
ＰＵから処理要求を読まれると、読まれた処理要求を削
除する。そしてＱＵＥＵＥが空になったらＣＰＵに対す
る割り込みをやめる。割り込みマスク等でＣＰＵが割り
込みを認識せず、ＱＵＥＵＥに蓄積されている処理要求
をＣＰＵが読み込まないと、ＱＵＥＵＥは最大１０個ま
での処理要求を次々と蓄積して行く。ＱＵＥＵＥが１０
個まで処理要求を蓄積した状態でＬＳＩがさらにＱＵＥ
ＵＥに処理要求を書き込もうとするとＱＵＥＵＥはそれ
以上の処理要求の蓄積が不可能であることから、ＣＰＵ
に対しシステムエラーを報告する。

【００１９】次に、図１２（ａ）〜（ｃ）にこのハード
ウェアモデルを制御する検証対象ソフトウェアの処理フ
ローを示す。図１２（ａ）のＭＡＩＮは処理全体のフロ
ーであり、Ａ処理、Ｂ処理…の順に処理を実行する。

【００２０】図１２（ｂ）はＡ処理のフローを示す。本
処理は図８に示す前述のループ処理を含む処理であり、
前記ＱＵＥＵＥからの処理要求によるＣＰＵへの割り込
みをマスクした状態で実施し、ループ処理が終了すると
割り込みマスクを解除する。

【００２１】図１２（Ｃ）は割り込み処理のフローで、
割り込みにより本処理が起動され必要な割り込み処理を
行った後、割り込み元にリターンする。また、図１２
（ａ）のＢ処理はＱＵＥＵＥからのＣＰＵへの割り込み
マスクは行わない処理である。

【００２２】図１１のハードウェアモデルと図１２のソ
フトウェアモデルとを協調シミュレーションにより動作
させた状態を図１３に示す。図１３は、スタート時点を
１回目のループ処理の開始時点とし、この時のＱＵＥＵ
Ｅの待ち行列数は零であり、また、１．５μｓ後にＬＳ
ＩからＱＵＥＵＥに処理要求が書き込まれる場合の動作
を示している。

【００２３】図８のループ処理の実行時間は、協調シミ
ュレーション上では３０ｎｓ／回であるから、本ループ
処理の合計実行時間は９００ｎｓとなり１．５μｓに満
たないため、Ａ処理実行中にＱＵＥＵＥへの処理要求の
書き込みは行われない。この状態でソフトウェアはさら
にＢ処理へと移行し、Ｂ処理の段階の１．５μｓでＱＵ
ＥＵＥへの書き込みが行われる。この結果、ＣＰＵで
は、ＱＵＥＵＥからの割り込み→ＱＵＥＵＥの処理要求
の読み込み→割り込み処理という一連の処理が行われＢ
処理に戻る。そして、ＱＵＥＵＥの待ち行列数は零とな
る。

【００２４】このようにして検証したソフトウェアを実
ハードウェアにて実行させると、図１３と同様のスター
ト条件として図１４に示すような動作状態となる。実ハ
ードウェア上での図８のループ処理は１．０３μｓであ
るから、本ループ処理の実実行時間は約３１μｓとな
る。本ループ処理実行中は割り込みがマスクされている
ため、ループ処理中はＱＵＥＵＥの読み込みは行われな
い。従って、本ループ処理実行中に次々とＱＵＥＵＥへ
の処理要求の蓄積が行われ、実行開始後１６．５μｓの
段階でＱＵＥＵＥに対するオーバーライトが発生しシス
テムエラーとなってしまう。こうして協調シミュレーシ
ョンで検証したソフトウェアが実ハードウェア上で動か
ない事態となる。

【００２５】以上のように、従来の協調シミュレーショ
ンでは、協調シミュレーション上のソフトウェア実行時
間と、実ハードウェア上でのソフトウェア実行時間との
間で不整合が生じ、協調シミュレーションで検証したソ
フトウェアが実ハードウェア上で正しく動作しなくなっ
てしまう可能性があり、そのために実ハードウェア上で
改めてソフトウェアの検証が必要となるという問題点が
あった。

【００２６】（発明の目的）本発明は、協調シミュレー
ションと実ハードウェアとの間のソフトウェア実行にお
ける実行タイミングの不整合を回避することを目的とす
るものである。

【００２７】

【課題を解決するための手段】前記課題を解決するため
に本発明は、ＣＰＵの動作を指定する関数群と、同関数
群から指定されたＣＰＵの動作を論理シミュレーション
上で実現するＣＰＵモデルとを有するソフトウェア／ハ
ードウェア協調シミュレーション方式において、前記関
数群は協調シミュレーションでのソフトウェアの当該動
作の実行時間と、実ハードウェアでのソフトウェアの当
該動作の実行時間との時間差に相当するウェイトシーケ
ンスを生成させるウェイト指示関数を有し、ＣＰＵモデ
ルは前記ウェイト指示関数に基づいてウェイトシーケン
スを生成する機能を有することを特徴とする。

【００２８】また、前記関数群としては、バスアクセス
関数群であり、前記ＣＰＵモデルはＣＰＵのバスアクセ
ス動作を論理シミュレーション上で実現するＣＰＵモデ
ルであることを特徴とする。

【００２９】更に、本発明は、前記ソフトウェア／ハー
ドウェア協調シミュレーション方式において、前記ＣＰ
Ｕモデルは、前記ウェイト指示関数に基づいて前記時間
差に相当するクロックシーケンスを生成することを特徴
とする。

【００３０】本発明では、所定の関数群に指示された時
間分ウェイトシーケンスを生成させる指示を行うウェイ
ト指示関数を、ＣＰＵバスモデル側にウェイト指示関数
の指示に従ってウェイトシーケンスを生成させる機能を
それぞれ設けることにより論理シミュレーションのタイ
ミング整合を実現するように作用する。

【００３１】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明の協調シミ
ュレーション方式の一実施の形態であるバスアクセス処
理の協調シミュレータの例を示す概念図である。

【００３２】本実施の形態では、検証対象のアプリケー
ションプログラムの実行・検証を行うソフトウェア実行
部１と、検証対象ハードウェアモデルを模擬的に動作さ
せハードウェア論理を検証する論理シミュレーション部
２と、これらの間の処理の同期・情報通信を仲介する同
期・通信処理部３からなる協調シミュレータにおいて、
バスアクセス関数群に、バス機能関数群６に加えウェイ
ト指示関数７を、またＣＰＵバスモデルにバス機能部８
に加えウェイト機能部９をそれぞれ備える。

【００３３】図２は本実施の形態のバスアクセス関数群
とＣＰＵバスモデルのより具体的な内容を示している。
ソフトウェア実行部１のバスアクセス関数群は、検証対
象のアプリケーションプログラムによりＣＰＵを通じて
ハードウェアのライト系及びリード系等の制御を行い、
また、ハードウェアからの割り込み要求に対する割り込
み系の処理等を行う。また、論理シミュレーション部２
のＣＰＵバスモデルは、前記関数群からの制御情報によ
りＣＰＵバスのライト系及びリード系の通信・実行等の
ハードウェア動作をシミュレーション上で実現し、ま
た、シミュレーション上でのハードウェアからの割り込
み要求の関数群への伝達等を行う。更に、本実施の形態
においては、バスアクセス関数群は協調シミュレーショ
ンでのソフトウェアのＣＰＵのバスの動作時間と実ハー
ドウェアでのソフトウェアの前記動作時間との時間差に
相当するウェイトシーケンスを生成させる制御を行い、
ＣＰＵバスモデルは、前記制御情報によりウェイトシー
ケンスを生成することにより前記時間差に対するタイミ
ング調整を行う。

【００３４】図３は、本実施の形態における従来例と同
様の検証対象ソフトウェアモデルの一例を示すものであ
る。

【００３５】図３に示すプログラムｓ２〜ｓ６は、ｗｒ
ｉｔｅ命令が繰り返されるループ処理のステップであ
り、本発明のタイミング整合のためのウェイト指示関数
をステップＳ５として追加している。このように、ソフ
トウェア設計者は、協調シミュレーション上でのタイミ
ング整合をとるために、プログラム上のタイミング整合
が求められる部分にウェイト関数のステップを追加し、
タイミング整合に必要なウェイト時間を指示する。図３
では、１μｓのウェイト時間を指示している。

【００３６】このようにして作成されたプログラムによ
る協調シミュレーションは、例えば図１１のような検証
対象ハードウェアモデルに対して次のように行われる。

【００３７】図３のＳ１からＳ４までは従来の協調シミ
ュレーションでの場合と全く同様に動作する。即ち、協
調シミュレーションにおいて、ソフトウェアモデルの実
行がＳ４のステップに至り、ｗｒｉｔｅ関数に処理が移
行すると、ｗｒｉｔｅ関数が論理シミュレーション部に
対して、ａｄｄｒ、ｄａｔａ等のパラメータ情報を通知
し、該パラメータで指定されたＣＰＵバス動作をシミュ
レーションするよう指示する。論理シミュレータ部のＣ
ＰＵバスモデルは、前記バス動作情報をバスアクセス関
数から受け取ると、シミュレーション上のバス実行開始
サイクルの時刻からバス命令のシミュレーション動作を
実行し、これによりバスモデル配下のハードウェアモデ
ルに対して動作を指示する。さらに、ＣＰＵバスモデル
は、配下のハードウェアモデルからの応答を待ち、応答
が返ったら、応答結果と該バス命令のシミュレーション
完了をソフトウェア実行部へ通知してｓ４ステップの処
理を終了する。

【００３８】プログラムの実行が、図３のＳ５のステッ
プに移行すると、ｗａｉｔ関数は協調シミュレータの同
期・通信処理部を通じてＣＰＵバスモデルにウェイトの
指示とその時間値１μｓを通知する。ＣＰＵバスモデル
はこれらの情報を受け取ると、論理シミュレーション上
で指定時間分バスをアイドル状態にする。そして論理シ
ミュレーション上で指定時間経過後、プログラム実行部
に対しウェイトシーケンスの終了を通知する。このタイ
ミング整合のためのバスのアイドル状態の間、図３のプ
ログラムは実行待ち合わせの状態となり、その後ＣＰＵ
バスモデルからのウェイトシーケンスの終了通知を受け
て処理を再開し、Ｓ６ステップ及び次のループ処理へと
移行する。

【００３９】図４は、本実施の形態のウェイトシーケン
スを含むソフトウェアモデルでの協調シミュレーション
の動作を示すものである。

【００４０】図４において、ＰＳ１〜ＰＥ１がＳ４のス
テップのｗｒｉｔｅ関数による論理シミュレーションの
動作を示すものである。ｗｒｉｔｅ関数では、波形図に
示すようにＰＳ１〜ＰＥ１の実行時間（０．０３μｓ）
でａｄｄｒ変数で示されるアドレスにｄａｔａ変数で示
されるデータをライトする処理を論理シミュレーション
部により実行する。バスアクセス関数群は、論理シミュ
レーション部が同関数の指定したバス命令をシミュレー
ションしている間、処理の実行を中断しＣＰＵバスモデ
ルからのシミュレーション完了通知を待ち合わせる。そ
して完了通知を受け取ると、次に、ｗａｉｔ関数による
ソフトウェアモデルの処理へと移行する。ｗａｉｔ関数
では、波形図に示すようにＰＳ２〜ＰＥ２の実行時間
（１μｓ）でアイドル状態のクロックシーケンスの生成
のみを行う処理を実行する。バスアクセス関数群は、同
様にシミュレーション完了通知を待ち合わせ、完了通知
を受け取るとｓ２のステップの処理へと移行し、同様に
してループ処理が繰り返される。

【００４１】このようにプログラム上のタイミング整合
が求められる部分にタイミング整合のためのウェイト指
示関数を挿入することにより、実ハードウェアでのプロ
グラム動作と時間的にも全く同様な動作をシミュレーシ
ョンすることが可能となる。

【００４２】図５は本実施の形態の協調シミュレーショ
ンのＣＰＵバスモデルの動作を波形により示すものであ
る。同図から分かるようにｗｒｉｔｅ関数による動作の
間にｗａｉｔ関数によるクロックシーケンスが挿入され
ることにより、図１１のハードウェアモデルにおける実
ハードウェア上でのｗｒｉｔｅ関数によるＣＰＵ配下の
ハードウェアへのｗｒｉｔｅ命令の時間間隔の１．０３
μｓに対して、本協調シミュレーションも動作の実行時
間は１．０３μｓとなり両者は完全に一致することにな
る。

【００４３】したがって、本協調シミュレーションによ
れば、図１４に示すような不具合は確実に検出すること
ができるようになり、ソフトウェアのデバッグを正しく
行うことが可能となる。

【００４４】以上詳述したように、本発明は、検証対象
ソフトウェアの特定関数群により指定されたＣＰＵの動
作を、これをシミュレートするＣＰＵモデルに基づき論
理シミュレーションにより行うとともに、当該動作以外
の動作は実ハードウェアで動作するように同期的に行わ
れる協調シミュレーションに関するものであるから、前
記ＣＰＵの動作は、バスアクセス関数群により指定され
たバスアクセス動作に限られるものではなく、他の関数
群によるＣＰＵ動作の論理シミュレーションにおいても
同様に適用可能であることは明かである。

【００４５】

【発明の効果】以上説明したように、本発明の協調シミ
ュレーション方式及びこれに基づく協調シミュレータに
より、協調シミュレーションにおいてソフトウェアとハ
ードウェアのタイミング整合を取ることが可能となり、
これまでのようなタイミング不整合のために協調シミュ
レーションで検証したソフトウェアが実ハードウェア上
で正しく動作せず、再度実ハードウェア上でのソフトウ
ェアの検証が必要になるという問題を回避することが可
能となる。

【００４６】特に、バスアクセス処理の協調シミュレー
ションを実行する場合におけるソフトウェアとハードウ
ェアのタイミングの不整合による不具合を回避すること
が可能である。

【００４７】また、ＣＰＵモデルは論理シミュレーショ
ン上でウェイト時間分のウェイトシーケンスを生成する
ようにすることにより、ソフトウェア実行タイミングの
整合をとるために別のシミュレーションイベントの発生
する処理等を追加する必要がないので、スループットの
低下は最小限に押さえることが可能である。

【００４８】

【図面の簡単な説明】

【図１】本発明のシミュレーション方式に基づく協調シ
ミュレータの構成図である。

【図２】本発明に基づく協調シミュレータのバスアクセ
ス関数群とＣＰＵバスモデルの内容を示す図である。

【図３】本発明のタイミング整合のための処理を織り込
んだＣ言語記述例である。

【図４】本発明の協調シミュレーションにおける図３の
プログラムによる協調シミュレーション動作を示す図で
ある。

【図５】図３のプログラムのループ処理が実行される際
に出力される論理シミュレーションの波形を示す図であ
る。

【図６】従来の協調シミュレータの構成図である。

【図７】従来の協調シミュレータのバスアクセス関数群
とＣＰＵバスモデルの内容を示す図である。

【図８】従来の検証対象ソフトウェアのＣ言語記述例で
ある。

【図９】協調シミュレーションにおけるソフトウェア実
行と論理シミュレーションの動作を示す図である。

【図１０】協調シミュレーションにおいて図８のプログ
ラムのループ処理が実行される際に出力される、論理シ
ミュレーションの波形を示す図である。

【図１１】検証対象ハードウェアモデルの例を示す図で
ある。

【図１２】検証対象ソフトウェアの処理フロー例を示す
図である。

【図１３】検証対象ハードウェアモデルと検証対象ソフ
トウェアの協調シミュレーション動作を示した図であ
る。

【図１４】検証対象ソフトウェアの実ハードウェア上で
の動作を示した図である。

【符号の説明】

１ソフトウェア実行部２論理シミュレーション部３同期・通信処理部４バスアクセス関数群５ＣＰＵバスモデル３１ソフトウェア実行部３２論理シミュレーション部３３同期・通信処理部３４バスアクセス関数群３５ＣＰＵバスモデルＢＵＳＣＰＵバス信号線ＭＥＭメモリＱＵＥＵＥ待ち行列ＩＮＴ割り込み要求入力端子ＳＹＳＥシステムエラー信号入力端子Ｓ１〜Ｓ６プログラムステップＰＳ、ＰＷ、ＰＥ、ＰＳ１、ＰＷ１、ＰＥ１、ＰＳ２、
ＰＷ２、ＰＥ２協調シミュレーション動作ステップ

Claims

【特許請求の範囲】

【請求項１】ＣＰＵの動作を指定する関数群と、同関
数群から指定されたＣＰＵの動作を論理シミュレーショ
ン上で実現するＣＰＵモデルとを有するソフトウェア／
ハードウェア協調シミュレーション方式において、前記関数群は協調シミュレーションでのソフトウェアの
当該動作の実行時間と、実ハードウェアでのソフトウェ
アの当該動作の実行時間との時間差に相当するウェイト
シーケンスを生成させるウェイト指示関数を有し、ＣＰ
Ｕモデルは前記ウェイト指示関数に基づいてウェイトシ
ーケンスを生成する機能を有することを特徴とするソフ
トウェア／ハードウェア協調シミュレーション方式。
【請求項２】前記関数群はバスアクセス関数群であ
り、前記ＣＰＵモデルはＣＰＵのバスアクセス動作を論
理シミュレーション上で実現するＣＰＵモデルであるこ
とを特徴とする請求項１記載のソフトウェア／ハードウ
ェア協調シミュレーション方式。
【請求項３】前記ＣＰＵモデルは、前記ウェイト指示
関数に基づいて前記時間差に相当するクロックシーケン
スを生成することを特徴とする請求項１又は２記載のソ
フトウェア／ハードウェア協調シミュレーション方式。
【請求項４】協調シミュレーション用のバスアクセス
関数群と、同関数群と情報の送受信を行いながらＣＰＵ
バスの動作を論理シミュレーション上で実現する協調シ
ミュレーション用のＣＰＵバスモデルとを有し、協調シ
ミュレーション対象アプリケーションのバスアクセス処
理を前記バスアクセス関数群にリンクさせたソフトウェ
アモデルと、協調シミュレーション対象ハードウェアモ
デルを前記ＣＰＵバスモデルとリンクさせたハードウェ
アモデルとが互いに同期及びバス情報の送受信を行いな
がらバスアクセス処理の協調シミュレーションを実行す
るハードウェア／ソフトウェア協調シミュレーション方
式おいて、バスアクセス関数群にウェイトシーケンスを生成させる
指示を行うウェイト指示関数を有し、ＣＰＵバスモデル
側に前記ウェイト指示関数の指示に基づいてウェイトシ
ーケンスを生成する機能を有し、協調シミュレーション
におけるソフトウェア実行タイミングの整合をとること
を可能とするソフトウェア／ハードウェア協調シミュレ
ーション方式。