JPH10308720A - Ｍ系列を任意にシフトする回路 - Google Patents
Ｍ系列を任意にシフトする回路Info
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- JPH10308720A JPH10308720A JP11578497A JP11578497A JPH10308720A JP H10308720 A JPH10308720 A JP H10308720A JP 11578497 A JP11578497 A JP 11578497A JP 11578497 A JP11578497 A JP 11578497A JP H10308720 A JPH10308720 A JP H10308720A
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Abstract
(57)【要約】
【課題】 Ｍ系列を任意のビット数だけずらす回路を小
さい回路規模で実現する。 【解決手段】 Ｄフリップフロップ１〜６で構成され、
Ｍ系列を発生するシフトレジスタに、その各段の出力ｄ
0 〜ｄ5 を入力とする２5 ビットシフト挿入回路１０が
接続され、その出力Ｏ0 〜Ｏ5 を入力とする２4 ビット
シフト挿入回路１１が接続されている。同様に、２3 ビ
ットシフト挿入回路１２、２2 ビットシフト挿入回路１
３、２1 ビットシフト挿入回路１４、２0 ビットシフト
挿入回路１５が接続されている。各ビットシフト挿入回
路１０〜１５は、制御信号ｂ5 〜ｂ 0 が“１”の場合は
それぞれ所定のビットシフトを行い、“０”の場合はビ
ットシフトせず、入力をそのまま出力するようになって
いる。これによって、任意のビットシフトが得られる。
さい回路規模で実現する。 【解決手段】 Ｄフリップフロップ１〜６で構成され、
Ｍ系列を発生するシフトレジスタに、その各段の出力ｄ
0 〜ｄ5 を入力とする２5 ビットシフト挿入回路１０が
接続され、その出力Ｏ0 〜Ｏ5 を入力とする２4 ビット
シフト挿入回路１１が接続されている。同様に、２3 ビ
ットシフト挿入回路１２、２2 ビットシフト挿入回路１
３、２1 ビットシフト挿入回路１４、２0 ビットシフト
挿入回路１５が接続されている。各ビットシフト挿入回
路１０〜１５は、制御信号ｂ5 〜ｂ 0 が“１”の場合は
それぞれ所定のビットシフトを行い、“０”の場合はビ
ットシフトせず、入力をそのまま出力するようになって
いる。これによって、任意のビットシフトが得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、周波数拡散通信な
どで拡散符号として用いられるＭ系列符号を発生し、か
つ任意のビット数だけずらせる回路に関する。
どで拡散符号として用いられるＭ系列符号を発生し、か
つ任意のビット数だけずらせる回路に関する。
【０００２】
【従来の技術】Ｍ系列はＰＮ（Peudo Noise)系列の１種
であり、例えば図９に示すような排他的ＯＲ回路７を用
いた帰還回路を有する、Ｄフリップフロップ１〜６から
なるシフトレジスタで簡単に発生できる。このため、ス
ペクトラム拡散通信などで使用する拡散符号によく使わ
れている。
であり、例えば図９に示すような排他的ＯＲ回路７を用
いた帰還回路を有する、Ｄフリップフロップ１〜６から
なるシフトレジスタで簡単に発生できる。このため、ス
ペクトラム拡散通信などで使用する拡散符号によく使わ
れている。
【０００３】スペクトラム拡散通信では、受信側で拡散
符号に同期し、かつ一致した逆拡散符号を生成する必要
があり、そのためには、拡散に用いられたＭ系列を任意
にシフトして、同期をとる必要がある。
符号に同期し、かつ一致した逆拡散符号を生成する必要
があり、そのためには、拡散に用いられたＭ系列を任意
にシフトして、同期をとる必要がある。
【０００４】従来Ｍ系列を任意にシフトする方法とし
て、特開平８−１８１６７９が提案する図１０の回路が
知られている。
て、特開平８−１８１６７９が提案する図１０の回路が
知られている。
【０００５】図１０では、Ｍ系列もしくはＰＮ系列の全
てのデータをＲＯＭルークアップテーブル５４に記憶し
ている。このＲＯＭ５４に与えるアドレスは、Ｎビット
バイナリカウンタ５３でシステムクロック信号５６をカ
ウントした値と、外部から指定し、レジスタ５１に保持
されているオフセット信号５５を加算器５２で加算した
値になる。カウンタ５３がクロック信号５６を１個ずつ
カウントするごとに、アドレスは１ずつ増加するので、
ＲＯＭ５４からは記憶されているＰＮ系列５７が順次出
力される。また、オフセット信号５５をレジスタ５１に
書き込むことにより、アドレスがその分増加し、シフト
出力信号５７が出力されるので、これによってＰＮ系列
を任意にシフト可能である。
てのデータをＲＯＭルークアップテーブル５４に記憶し
ている。このＲＯＭ５４に与えるアドレスは、Ｎビット
バイナリカウンタ５３でシステムクロック信号５６をカ
ウントした値と、外部から指定し、レジスタ５１に保持
されているオフセット信号５５を加算器５２で加算した
値になる。カウンタ５３がクロック信号５６を１個ずつ
カウントするごとに、アドレスは１ずつ増加するので、
ＲＯＭ５４からは記憶されているＰＮ系列５７が順次出
力される。また、オフセット信号５５をレジスタ５１に
書き込むことにより、アドレスがその分増加し、シフト
出力信号５７が出力されるので、これによってＰＮ系列
を任意にシフト可能である。
【０００６】
【発明が解決しようとする課題】上記の従来例では、Ｍ
系列もしくはＰＮ系列の全てをＲＯＭに記憶する必要が
ある。Ｍ系列の段数が小さければ問題ない。しかし、例
えば図１１のように４２段のＭ系列の場合には、周期が
２42−１ビットであり、これは約４０００Ｇｂｉｔに相
当する。このような膨大なデータを保持できるＲＯＭは
現時点では存在せず、非現実的である。
系列もしくはＰＮ系列の全てをＲＯＭに記憶する必要が
ある。Ｍ系列の段数が小さければ問題ない。しかし、例
えば図１１のように４２段のＭ系列の場合には、周期が
２42−１ビットであり、これは約４０００Ｇｂｉｔに相
当する。このような膨大なデータを保持できるＲＯＭは
現時点では存在せず、非現実的である。
【０００７】図１１は、米国のＩＳ９５方式ＣＤＭＡで
用いられている拡散符号の一種；ロングコードの発生回
路の回路図である。
用いられている拡散符号の一種；ロングコードの発生回
路の回路図である。
【０００８】この回路は４２段のＭ系列を使用し、レジ
スタ６０１〜６４２と、加算器６４３〜６４８と、ＡＮ
Ｄ回路６４９〜６９０と、モジュロ加算器６９１で構成
され、ＡＮＤゲート６４９〜６９０に入力するマスクコ
ード６９２の値に応じてランダムにビットシフトしたロ
ングコード６９３が得られる。マスクコード６９２は暗
号キーとして使われるものであり、送信側と受信側で同
じであればよい。したがって、本来は、これを用いて任
意のビット数だけＭ系列をシフトするのが目的ではな
い。これを行うためには、そのシフト量に対応するマス
クコードをあらかじめ求めておき記憶しておく必要があ
る。したがって、瞬時に任意のビット数だけシフトする
ことは困難であった。
スタ６０１〜６４２と、加算器６４３〜６４８と、ＡＮ
Ｄ回路６４９〜６９０と、モジュロ加算器６９１で構成
され、ＡＮＤゲート６４９〜６９０に入力するマスクコ
ード６９２の値に応じてランダムにビットシフトしたロ
ングコード６９３が得られる。マスクコード６９２は暗
号キーとして使われるものであり、送信側と受信側で同
じであればよい。したがって、本来は、これを用いて任
意のビット数だけＭ系列をシフトするのが目的ではな
い。これを行うためには、そのシフト量に対応するマス
クコードをあらかじめ求めておき記憶しておく必要があ
る。したがって、瞬時に任意のビット数だけシフトする
ことは困難であった。
【０００９】本発明の目的は、小さな回路規模で、任意
のビット数だけずらしたＭ系列を発生できる、Ｍ系列を
任意にシフトする回路を提供することにある。
のビット数だけずらしたＭ系列を発生できる、Ｍ系列を
任意にシフトする回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明の、Ｍ系列を任意
にシフトする回路は、Ｍ系列を発生するＮ段のシフトレ
ジスタと、前記シフトレジスタの各段の出力Ｎビットと
最終的な出力Ｎビットとの間にシリーズに接続された複
数の２のべき乗ビットシフト挿入回路を有する。
にシフトする回路は、Ｍ系列を発生するＮ段のシフトレ
ジスタと、前記シフトレジスタの各段の出力Ｎビットと
最終的な出力Ｎビットとの間にシリーズに接続された複
数の２のべき乗ビットシフト挿入回路を有する。
【００１１】本発明の実施態様によれば、２のべき乗ビ
ットシフト挿入回路が、Ｎビットの入力信号を２のべき
乗ビットだけシフトする２のべき乗ビットシフト回路
と、前記Ｎビットの入力信号と、前記２のべき乗ビット
シフト回路が出力するＮビットの信号とを、外部からの
制御信号に応じて切り替えて出力するデータセレクタと
で構成され、前記データセレクタのＮビットの出力信号
を出力する。
ットシフト挿入回路が、Ｎビットの入力信号を２のべき
乗ビットだけシフトする２のべき乗ビットシフト回路
と、前記Ｎビットの入力信号と、前記２のべき乗ビット
シフト回路が出力するＮビットの信号とを、外部からの
制御信号に応じて切り替えて出力するデータセレクタと
で構成され、前記データセレクタのＮビットの出力信号
を出力する。
【００１２】本発明の実施態様によれば、２のべき乗ビ
ットシフト挿入回路のべき乗の指数が０からＮ−１まで
のＮ個の整数である。
ットシフト挿入回路のべき乗の指数が０からＮ−１まで
のＮ個の整数である。
【００１３】本発明の実施態様によれば、Ｍ系列を任意
にシフトする回路は、０からＮ−１までの特定の整数を
２のべき乗の指数とする２のべき乗ビットシフト挿入回
路はただ１個だけ、かつ必ず保有している。
にシフトする回路は、０からＮ−１までの特定の整数を
２のべき乗の指数とする２のべき乗ビットシフト挿入回
路はただ１個だけ、かつ必ず保有している。
【００１４】図９を用いてＭ系列のビットシフトの原理
を説明する。図９のレジスタは６段であるが、段数が多
くなっても原理は同じである。
を説明する。図９のレジスタは６段であるが、段数が多
くなっても原理は同じである。
【００１５】図９のレジスタ（Ｄフリップフロップ１〜
６で構成）の各段の保持している値を図のようにｄ０〜
ｄ５とする。現在のｄ０〜ｄ５の値から、１ビットシフ
ト後の値は下記式（１）で求まる。
６で構成）の各段の保持している値を図のようにｄ０〜
ｄ５とする。現在のｄ０〜ｄ５の値から、１ビットシフ
ト後の値は下記式（１）で求まる。
【００１６】
【数１】 ただし、行列演算の積は論理積、和は論理和であり、ベ
クトルの添え字は、ｎ：現在、ｎ＋１：ｋビットシフト
後を示す。上記の行列とベクトルを簡略化して、
クトルの添え字は、ｎ：現在、ｎ＋１：ｋビットシフト
後を示す。上記の行列とベクトルを簡略化して、
【００１７】
【数２】 とすると、ｋビットシフト後の値は、
【００１８】
【数３】 と書ける。ｋは２のべき乗を使って、
【００１９】
【数４】 と表せる。したがって、結局、
【００２０】
【数５】 となる。すなわちｋビットシフトする行列Ａから、その
２のべき乗の行列をあらかじめ求めておき、ｋの値の２
進数表示ｂｉに応じて元のベクトルに各々作用させるこ
とによりｋビットシフト後のレジスタの値を導出でき
る。
２のべき乗の行列をあらかじめ求めておき、ｋの値の２
進数表示ｂｉに応じて元のベクトルに各々作用させるこ
とによりｋビットシフト後のレジスタの値を導出でき
る。
【００２１】以上で述べたことから、行列Ａの２のべき
乗積を求めて、それに対応するシフト回路を用意してお
き、上記のｋの２進数表示ｂｉが“１”のときは作用さ
せ、“０”のときは迂回してｄ０〜ｄ５に作用させれ
ば、ｋビットシフトした出力が得られる。これが本発明
の根幹である。
乗積を求めて、それに対応するシフト回路を用意してお
き、上記のｋの２進数表示ｂｉが“１”のときは作用さ
せ、“０”のときは迂回してｄ０〜ｄ５に作用させれ
ば、ｋビットシフトした出力が得られる。これが本発明
の根幹である。
【００２２】６段のＭ系列におけるＡの２のべき乗積
は、下記のようにして、計算できる。段数が大きい場合
でも、計算方法は同じである。
は、下記のようにして、計算できる。段数が大きい場合
でも、計算方法は同じである。
【００２３】
【数６】
【００２４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２５】図１は本発明の一実施形態のＭ系列を任意
にシフトする回路の構成図である。
にシフトする回路の構成図である。
【００２６】本実施形態は、Ｍ系列を発生するシフトレ
ジスタを構成するＤフリップフロップ１〜６と、排他的
ＯＲゲート７と、各Ｄフリップフロップ６，５，４，
３，２，１の出力ｄ0，ｄ1 ，ｄ2 ，ｄ3 ，ｄ4 ，ｄ5
を入力とすると２5 ビットシフト挿入回路１０と、２5
ビットシフト挿入回路１０の出力を入力とする２4 ビッ
トシフト挿入回路１１と、２4 ビットシフト挿入回路１
１の出力を入力とする２ 3 ビットシフト挿入回路１２
と、２3 ビットシフト挿入回路１２の出力を入力とする
２2 ビットシフト挿入回路１３と、２2 ビットシフト挿
入回路１３の出力を入力とする２1 ビットシフト挿入回
路１４と、２1 ビットシフト挿入回路１４の出力を入力
とする２0 ビットシフト挿入回路１５で構成される。各
ビットシフト挿入回路１０〜１５は、制御信号ｂ５〜ｂ
０が“１”の場合はそれぞれ所定のビットシフトを行
い、“０”の場合はビットシフトせず、入力をそのまま
出力するようになっている。これによって、
ジスタを構成するＤフリップフロップ１〜６と、排他的
ＯＲゲート７と、各Ｄフリップフロップ６，５，４，
３，２，１の出力ｄ0，ｄ1 ，ｄ2 ，ｄ3 ，ｄ4 ，ｄ5
を入力とすると２5 ビットシフト挿入回路１０と、２5
ビットシフト挿入回路１０の出力を入力とする２4 ビッ
トシフト挿入回路１１と、２4 ビットシフト挿入回路１
１の出力を入力とする２ 3 ビットシフト挿入回路１２
と、２3 ビットシフト挿入回路１２の出力を入力とする
２2 ビットシフト挿入回路１３と、２2 ビットシフト挿
入回路１３の出力を入力とする２1 ビットシフト挿入回
路１４と、２1 ビットシフト挿入回路１４の出力を入力
とする２0 ビットシフト挿入回路１５で構成される。各
ビットシフト挿入回路１０〜１５は、制御信号ｂ５〜ｂ
０が“１”の場合はそれぞれ所定のビットシフトを行
い、“０”の場合はビットシフトせず、入力をそのまま
出力するようになっている。これによって、
【００２７】
【数７】 ビットのシフトが得られる。図２は図１中の２5 ビット
シフト挿入回路１０〜２0 ビットシフト挿入回路１５の
構成図である。
シフト挿入回路１０〜２0 ビットシフト挿入回路１５の
構成図である。
【００２８】２n ビットシフト挿入回路（ｎ＝５，４，
・・・，０）１０〜１５は、入力端子Ｉ0 ，Ｉ1 ，Ｉ
2 ，Ｉ3 ，Ｉ4 ，Ｉ5 ，ＣＮＴと、入力端子Ｉ0 〜Ｉ5
の入力Ａ0 〜Ａ5 に対して所定のビットシフトを行って
出力Ｂ0 〜Ｂ5 を出力する２nビットシフト回路２１
と、入力端子ＣＮＴの制御信号ｂが“１”のとき出力Ｂ
0〜Ｂ5 を、制御信号ｂが“０”のとき入力端子Ｉ0〜Ｉ
5の入力Ａ0 〜Ａ5 をそれぞれ出力端子Ｏ0 〜Ｏ5 から
出力するデータセレクタ２２で構成されている。
・・・，０）１０〜１５は、入力端子Ｉ0 ，Ｉ1 ，Ｉ
2 ，Ｉ3 ，Ｉ4 ，Ｉ5 ，ＣＮＴと、入力端子Ｉ0 〜Ｉ5
の入力Ａ0 〜Ａ5 に対して所定のビットシフトを行って
出力Ｂ0 〜Ｂ5 を出力する２nビットシフト回路２１
と、入力端子ＣＮＴの制御信号ｂが“１”のとき出力Ｂ
0〜Ｂ5 を、制御信号ｂが“０”のとき入力端子Ｉ0〜Ｉ
5の入力Ａ0 〜Ａ5 をそれぞれ出力端子Ｏ0 〜Ｏ5 から
出力するデータセレクタ２２で構成されている。
【００２９】図３、図４、図５、図６、図７、図８はそ
れぞれ２0 ビットシフト回路、２1ビットシフト回路、
２2 ビットシフト回路、２3 ビットシフト回路、２4 ビ
ットシフト回路、２5 ビットシフト回路の構成図であ
る。
れぞれ２0 ビットシフト回路、２1ビットシフト回路、
２2 ビットシフト回路、２3 ビットシフト回路、２4 ビ
ットシフト回路、２5 ビットシフト回路の構成図であ
る。
【００３０】２0 ビットシフト回路は、入力端子Ｉ0 の
入力Ａ0 と入力端子Ｉ3 の入力Ａ3の排他的オアをとる
排他的ＯＲ回路３１を有し、入力端子Ｉ1 ，Ｉ2 ，Ｉ
3 ，Ｉ 4 ，Ｉ5 の入力Ａ1 ，Ａ2 ，Ａ3 ，Ａ4 ，Ａ5 を
それぞれ出力端子Ｏ1 ，Ｏ2 ，Ｏ3 ，Ｏ4 に出力し、排
他的ＯＲ回路３１の出力を出力端子Ｏ5 に出力する。
入力Ａ0 と入力端子Ｉ3 の入力Ａ3の排他的オアをとる
排他的ＯＲ回路３１を有し、入力端子Ｉ1 ，Ｉ2 ，Ｉ
3 ，Ｉ 4 ，Ｉ5 の入力Ａ1 ，Ａ2 ，Ａ3 ，Ａ4 ，Ａ5 を
それぞれ出力端子Ｏ1 ，Ｏ2 ，Ｏ3 ，Ｏ4 に出力し、排
他的ＯＲ回路３１の出力を出力端子Ｏ5 に出力する。
【００３１】２1 ビットシフト回路は、入力端子Ｉ0 の
入力Ａ0 と入力端子Ｉ3 の入力Ａ3の排他的オアをとる
排他的ＯＲ回路３２と、入力端子Ｉ1 の入力Ａ1 と入力
端子Ｉ4 の入力Ａ4 の排他的オアをとる排他的ＯＲ回路
３３を有し、入力端子Ｉ2 ，Ｉ3 ，Ｉ4 ，Ｉ5 の入力Ａ
2 ，Ａ3 ，Ａ4 ，Ａ5 をそれぞれ出力端子Ｏ0 ，Ｏ1，
Ｏ2 ，Ｏ3 に出力し、排他的ＯＲ回路３２，３３の出力
をそれぞれ出力端子Ｏ 4 ，Ｏ5 に出力する。
入力Ａ0 と入力端子Ｉ3 の入力Ａ3の排他的オアをとる
排他的ＯＲ回路３２と、入力端子Ｉ1 の入力Ａ1 と入力
端子Ｉ4 の入力Ａ4 の排他的オアをとる排他的ＯＲ回路
３３を有し、入力端子Ｉ2 ，Ｉ3 ，Ｉ4 ，Ｉ5 の入力Ａ
2 ，Ａ3 ，Ａ4 ，Ａ5 をそれぞれ出力端子Ｏ0 ，Ｏ1，
Ｏ2 ，Ｏ3 に出力し、排他的ＯＲ回路３２，３３の出力
をそれぞれ出力端子Ｏ 4 ，Ｏ5 に出力する。
【００３２】２2 ビットシフト回路は、入力端子Ｉ0 の
入力Ａ0 と入力端子Ｉ3 の入力Ａ3の排他的オアをとる
排他的ＯＲ回路３４と、入力端子Ｉ1 の入力Ａ1 と入力
端子Ｉ4 の入力Ａ4 の排他的オアをとる排他的ＯＲ回路
３５と、入力端子Ｉ2 の入力Ａ2 と入力端子Ｉ5 の入力
Ａ5 の排他的オアをとる排他的ＯＲ回路３６を有し、入
力端子Ｉ4 ，Ｉ5 ，Ｉ0 の入力Ａ4 ，Ａ5 ，Ａ0 をそれ
ぞれ出力端子Ｏ0 ，Ｏ 1 ，Ｏ5 に出力し、排他的ＯＲ回
路３４，３５，３６の出力をそれぞれに出力端子Ｏ2 ，
Ｏ3 ，Ｏ4 に出力する。
入力Ａ0 と入力端子Ｉ3 の入力Ａ3の排他的オアをとる
排他的ＯＲ回路３４と、入力端子Ｉ1 の入力Ａ1 と入力
端子Ｉ4 の入力Ａ4 の排他的オアをとる排他的ＯＲ回路
３５と、入力端子Ｉ2 の入力Ａ2 と入力端子Ｉ5 の入力
Ａ5 の排他的オアをとる排他的ＯＲ回路３６を有し、入
力端子Ｉ4 ，Ｉ5 ，Ｉ0 の入力Ａ4 ，Ａ5 ，Ａ0 をそれ
ぞれ出力端子Ｏ0 ，Ｏ 1 ，Ｏ5 に出力し、排他的ＯＲ回
路３４，３５，３６の出力をそれぞれに出力端子Ｏ2 ，
Ｏ3 ，Ｏ4 に出力する。
【００３３】２3 ビットシフト回路は、入力端子Ｉ2 の
入力Ａ2 と入力端子Ｉ5 の入力Ａ5の排他的オアをとる
排他的回路３７を有し、排他的ＯＲ回路３７の出力、入
力端子Ｉ0 ，Ｉ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 の各入力Ａ0 ，Ａ
1 ，Ａ2 ，Ａ3 ，Ａ4 をそれぞれ出力端子Ｏ0 ，Ｏ1 ，
Ｏ2 ，Ｏ3 ，Ｏ4 ，Ｏ5 に出力する。
入力Ａ2 と入力端子Ｉ5 の入力Ａ5の排他的オアをとる
排他的回路３７を有し、排他的ＯＲ回路３７の出力、入
力端子Ｉ0 ，Ｉ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 の各入力Ａ0 ，Ａ
1 ，Ａ2 ，Ａ3 ，Ａ4 をそれぞれ出力端子Ｏ0 ，Ｏ1 ，
Ｏ2 ，Ｏ3 ，Ｏ4 ，Ｏ5 に出力する。
【００３４】２4 ビットシフト回路は、入力端子Ｉ1 の
入力Ａ1 と入力端子Ｉ4 の入力Ａ4の排他的オアをとる
排他的ＯＲ回路３８と、入力端子Ｉ2 の入力Ａ2 と入力
端子Ｉ5 の入力Ａ5 の排他的オアをとる排他的ＯＲ回路
３９を有し、排他的ＯＲ回路３８，３９の各出力、入力
端子Ｉ0 ，Ｉ1 ，Ｉ2 ，Ｉ3 の各入力Ａ0 ，Ａ1 ，Ａ
2 ,Ａ3 をそれぞれ出力端子Ｏ0 ，Ｏ1 ，Ｏ2 ，Ｏ3 ，
Ｏ4 ，Ｏ5 に出力する。
入力Ａ1 と入力端子Ｉ4 の入力Ａ4の排他的オアをとる
排他的ＯＲ回路３８と、入力端子Ｉ2 の入力Ａ2 と入力
端子Ｉ5 の入力Ａ5 の排他的オアをとる排他的ＯＲ回路
３９を有し、排他的ＯＲ回路３８，３９の各出力、入力
端子Ｉ0 ，Ｉ1 ，Ｉ2 ，Ｉ3 の各入力Ａ0 ，Ａ1 ，Ａ
2 ,Ａ3 をそれぞれ出力端子Ｏ0 ，Ｏ1 ，Ｏ2 ，Ｏ3 ，
Ｏ4 ，Ｏ5 に出力する。
【００３５】２5 ビットシフト回路は、入力端子Ｉ0 の
入力Ａ0 と入力端子Ｉ3 の入力Ａ3の排他的オアをとる
排他的ＯＲ回路４０と、入力端子Ｉ1 の入力Ａ1 と入力
端子Ｉ4 の入力Ａ4 の排他的オアをとる排他的ＯＲ回路
４１と、入力端子Ｉ2 の入力Ａ2 と入力端子Ｉ5 の入力
Ａ5 の排他的オアをとる排他的ＯＲ回路４２を有し、入
力端子Ｉ5 の入力Ａ5 、排他的ＯＲ回路４０，４１，４
２の各出力、入力端子Ｉ0 の入力Ａ0 、入力端子Ｉ1 の
入力Ａ1 をそれぞれ出力端子Ｏ0 ，Ｏ1 ，Ｏ2，Ｏ3 ，
Ｏ4 ，Ｏ5 に出力する。
入力Ａ0 と入力端子Ｉ3 の入力Ａ3の排他的オアをとる
排他的ＯＲ回路４０と、入力端子Ｉ1 の入力Ａ1 と入力
端子Ｉ4 の入力Ａ4 の排他的オアをとる排他的ＯＲ回路
４１と、入力端子Ｉ2 の入力Ａ2 と入力端子Ｉ5 の入力
Ａ5 の排他的オアをとる排他的ＯＲ回路４２を有し、入
力端子Ｉ5 の入力Ａ5 、排他的ＯＲ回路４０，４１，４
２の各出力、入力端子Ｉ0 の入力Ａ0 、入力端子Ｉ1 の
入力Ａ1 をそれぞれ出力端子Ｏ0 ，Ｏ1 ，Ｏ2，Ｏ3 ，
Ｏ4 ，Ｏ5 に出力する。
【００３６】これらの構成は、先に述べた行列Ａの各べ
き乗の値から容易に構成可能である。
き乗の値から容易に構成可能である。
【００３７】以上、６段のＭ系列の場合について述べた
が、本発明はさらに段数の大きなＭ系列にも適用できる
ことは明白である。
が、本発明はさらに段数の大きなＭ系列にも適用できる
ことは明白である。
【００３８】
【発明の効果】以上説明したように、本発明は、Ｍ系列
を任意のビット数だけずらす回路を小さい回路規模で実
現できるので、装置の小型、低消費電力化、低コスト化
が可能である。
を任意のビット数だけずらす回路を小さい回路規模で実
現できるので、装置の小型、低消費電力化、低コスト化
が可能である。
【図１】本発明の一実施形態の、Ｍ系列を任意にシフト
する回路の構成図である。
する回路の構成図である。
【図２】図１中の２5 ビットシフト挿入回路１０、２4
ビットシフト挿入回路１１、２ 3 ビットシフト挿入回路
１２、２2 ビットシフト挿入回路１３、２1 ビットシフ
ト挿入回路１４、２0 ビットシフト挿入回路１５の構成
図である。
ビットシフト挿入回路１１、２ 3 ビットシフト挿入回路
１２、２2 ビットシフト挿入回路１３、２1 ビットシフ
ト挿入回路１４、２0 ビットシフト挿入回路１５の構成
図である。
【図３】２0 ビットシフト回路の構成図である。
【図４】２1 ビットシフト回路の構成図である。
【図５】２2 ビットシフト回路の構成図である。
【図６】２3 ビットシフト回路の構成図である。
【図７】２4 ビットシフト回路の構成図である。
【図８】２5 ビットシフト回路の構成図である。
【図９】６段ＰＮ発生回路の一例の構成図である。
【図１０】第１の従来例の構成図である。
【図１１】第２の従来例の構成図である。
１〜６ Ｄフリップフロップ ７ 排他的ＯＲ回路 １０ ２5 ビットシフト挿入回路 １１ ２4 ビットシフト挿入回路 １２ ２3 ビットシフト挿入回路 １３ ２2 ビットシフト挿入回路 １４ ２1 ビットシフト挿入回路 １５ ２0 ビットシフト挿入回路 ２１ ２n ビットシフト回路 ２２ データセレクタ ３１〜４２ 排他的ＯＲ回路 ５１ レジスタ ５２ 加算器 ５３ Ｎビットバイナリカウンタ ５４ ＲＯＭルックアップテーブル ５５ オフセット信号 ５６ システムクロック信号 ５７ シフト出力信号 ６４１〜６４２ レジスタ ６４３〜６４８ 加算器 ６４９〜６９０ ＡＮＤ回路 ６９１ モジュロ加算器 ６９２ マスクコード ６９３ ロングコート
Claims (4)
- 【請求項１】 Ｍ系列を発生するＮ段のシフトレジスタ
と、前記シフトレジスタの各段の出力Ｎビットと、最終
的な出力Ｎビットとの間にシリーズに接続された複数の
２のべき乗ビットシフト挿入回路を有する、Ｍ系列を任
意にシフトする回路。 - 【請求項２】 前記２のべき乗ビットシフト挿入回路
が、Ｎビットの入力信号を２のべき乗ビットだけシフト
する２のべき乗ビットシフト回路と、前記Ｎビットの入
力信号と、前記２のべき乗ビットシフト回路が出力する
Ｎビットの信号とを、外部からの制御信号に応じて切り
替えて出力するデータセレクタとで構成され、前記デー
タセレクタのＮビットの出力信号を出力する、請求項１
記載のＭ系列を任意にシフトする回路。 - 【請求項３】 前記２のべき乗ビットシフト挿入回路の
べき乗の指数が０からＮ−１までのＮ個の整数である、
請求項１または２記載の、Ｍ系列を任意にシフトする回
路。 - 【請求項４】 ０からＮ−１までの特定の整数を２のべ
き乗の指数とする２のべき乗ビットシフト挿入回路はた
だ１個だけ、かつ必ず保有している、請求項１から３の
いずれか１項記載のＭ系列を任意にシフトする回路。
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- 1998-05-05 DE DE1998632755 patent/DE69832755T2/de not_active Expired - Lifetime
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