JPH10308634A - カスコード増幅回路及びコンパレータ回路 - Google Patents

Abstract

(57)【要約】 【課題】 入力側のトランジスタの寄生容量の影響を低
減させるとともに消費電力を低減させ、周波数特性を伸
張させる増幅回路を提供する。 【解決手段】 入力端子２２からの入力電圧Ｖｉをゲー
トで受けるエミッタ接地のバイポーラ型トランジスタ２
４、このバイポーラ型トランジスタ２４とカスコード接
続され、ゲートにバイアス電源２８を接続する電界効果
型トランジスタ２９、この電界効果型トランジスタ２９
のドレインから出力を取り出す出力端子２６を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は高周波増幅回路に関
する。特に、２つのトランジスタを縦続接続した低消費
電力型、広帯域出力の増幅回路およびこの増幅回路を用
いたコンパレータ回路に関する。

【０００２】

【従来の技術】図７は、特開平５−２１８７５５号公報
に記載された広帯域出力回路のブロック図である。図に
おいて、広帯域出力回路は、第１及び第２のトランジス
タＱ１７及びＱ１８によって構成され、コレクタが第１
及び第２の出力端子Ｐ１０及びＰ１１にそれぞれ接続さ
れると共に、ベースに供給される入力電圧Ｖ１及びＶ２
で駆動される差動増幅手段と、差動増幅手段が実装され
た集積回路１１の外部に設けられると共に、ベースが直
流電源端子Ｐ１３に接続され、第１の出力端子Ｐ１０を
介して第１のトランジスタＱ１７とカスコード接続され
る第３のトランジスタＱ１１と、第３のトランジスタＱ
１１とカスケード接続されると共に、第２の出力端子Ｐ
１１を介して第２のトランジスタＱ１８とカスコード接
続される第４のトランジスタＱ１２と、第３のトランジ
スタＱ１１のコレクタに接続され、第３のトランジスタ
Ｑ１１より第１の出力端子Ｐ１１を介して第１のトラン
ジスタＱ１７に供給されるコレクタ電流Ｉ１を出力電圧
Ｖｏｕｔに変換する外部負荷抵抗Ｒ１１とを備え、第１
の出力端子Ｐ１０に寄生する負荷容量Ｃ１をコレクタ電
流Ｉ１で駆動していた。

【０００３】上記広帯域出力回路は、集積回路１１の信
号出力を第１及び第３のトランジスタに流れるコレクタ
電流Ｉ１とし、第１の出力端子に寄生する負荷容量Ｃ１
を電流駆動することにより、周波数特性を劣化させてい
た負荷容量Ｃ１の影響を無視することができ、周波数特
性を高域まで伸ばしていた。

【０００４】

【発明が解決しようとする課題】しかしながら、上記広
帯域出力回路は、電圧増幅度Ａｖを上げるために負荷抵
抗Ｒ１１に流れる電流を大きくすると回路全体の消費電
力が増加するという欠点があった。

【０００５】また、負荷抵抗Ｒ１１の値を大きくするこ
とも考えられるが、上述した第３のトランジスタＱ１１
がＮＰＮ構造の場合、コレクタとベース間の寄生容量Ｃ
ｃｂや、コレクタと基板間の寄生容量Ｃｃｓが存在し、
特にコレクタと基板の接合容量Ｃｃｓが３から４ｐＦと
大きく、負荷抵抗Ｒ１１と第３のトランジスタＱ１１の
寄生容量（Ｃｃｂ＋Ｃｃｓ）により信号の位相遅れが発
生して高速応答性を妨げるという欠点があった。

【０００６】本発明は、上記欠点を解消すべくなされた
ものであって、電圧Ｖ３を出力する接続点の寄生容量が
小さく、負荷抵抗Ｒ１１を大きくして電圧増幅度を高く
しても、出力電圧を出力する接続点の位相遅延が小さ
く、高速応答性に優れたカスコード増幅回路を提供する
ことにある。

【０００７】また、１対のトランジスタで構成する差動
増幅段にカスコード増幅回路を用いることにより、低消
費電力でありながら高利得な高速コンパレータ回路を提
供することにある。

【０００８】さらに、バイポーラ素子とＣＭＯＳ素子を
混載させるＢｉＣＭＯＳプロセスを用いて、従来に比し
て低消費電力で高速動作の１チップＩＣのコンパレータ
を提供することにある。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に１番目の発明によれば、ベースが入力端子に接続さ
れ、このベースに供給する入力電圧で駆動されるエミッ
タ接地のバイポーラ型トランジスタと、バイポーラ型ト
ランジスタとカスコード接続され、ソースがバイポーラ
型トランジスタのコレクタと接続され、ドレインが出力
端子に接続され、ゲートがバイアス電源に接続される電
界効果型トランジスタと、を備えることにある。

【００１０】また、２番目の発明では上記課題を解決す
るために、エミッタが定電流源を介して基準電圧源に共
通接続し、ゲートがそれぞれ入力端子に接続される一対
のバイポーラ型トランジスタから構成される差動増幅段
と、一対のバイポーラ型トランジスタの少なくとも一方
にカスコード接続され、ソースが該バイポーラ型トラン
ジスタのコレクタと接続され、ドレインが出力端子に接
続され、ゲートがバイアス電源に接続される電界効果型
トランジスタと、を備えることにある。

【００１１】

【作用】上記構成を有するこの発明においては、寄生容
量の小さい電界効果トランジスタを相互コンダクタンス
ｇｍの高いバイポーラトランジスタにカスコード接続さ
せ、出力部での位相遅延を小さくしているので、負荷抵
抗を高くしても高利得で低消費電力の増幅回路とするこ
とができる。

【００１２】また、上記増幅回路を差動増幅段に用いて
いるので、コンパレータを高速動作させることができ
る。

【００１３】

【発明の実施の形態】以下、図面に基づいて本発明の好
適な実施例について説明する。この回路は、特に制限は
ないが、入力電圧の範囲が０Ｖから５Ｖ用に構成されて
いる。

【００１４】図１は本発明の実施の形態に係るカスコー
ド増幅回路２０のブロック図である。図において、カス
コード増幅回路２０は、ベースが入力端子２２に接続さ
れ、このベースに供給する入力電圧Ｖｉで駆動されるエ
ミッタ接地のバイポーラ型トランジスタ２４と、このバ
イポーラ型トランジスタ２４とカスコード接続され、ソ
ースがバイポーラ型トランジスタのコレクタと接続さ
れ、ドレインが出力端子２６に接続され、ゲートがバイ
アス電源２８に接続される電界効果型トランジスタ２９
とを備え、バイポーラ型トランジスタ２４の高い相互コ
ンダクタンスｇｍによって、入力端子２２から印加され
る入力電圧Ｖｉのわずかな振幅で大電流を駆動すること
ができる。また、バイポーラ型トランジスタ２４はコレ
クタとベース間、コレクタと基板間に寄生容量Ｃｃｂ，
Ｃｃｓを有するが、電界効果型トランジスタ２９とカス
コード接続することにより、コレクタ部分のインピーダ
ンスを低くして、コレクタ部分の位相遅延を小さくする
ことができる。

【００１５】図２は電界効果型トランジスタ２９の寄生
容量を示すブロック図である。図において、ｎチャンネ
ル型の電界効果型トランジスタ２９は、ゲート、ドレイ
ン及びソースを有し、それぞれの端子並びに基板側に接
続したバックゲートとの間に寄生容量が存在する。図示
した寄生容量には、ゲートとドレイン間にＣｇｄ、ドレ
インとバックゲート間にＣｄｂ、バックゲートとソース
間にＣｓｂ、ソースとゲート間にＣｇｓ、及び、ゲート
とバックゲート間にＣｇｂが含まれる。ｎチャンネル型
の電界効果型トランジスタ２９のドレインの寄生容量Ｃ
ｇｄとＣｄｂの値は、バイポーラ型トランジスタ２４の
コレクタとベース間の寄生容量Ｃｃｂ及び基板間の寄生
容量Ｃｃｓに比べて約２桁程度小さい。例えば、Ｃｇｄ
は０．０１から０．０２ｐＦ、Ｃｄｂは０．０２から
０．０３ｐＦである。すなわち、バイポーラ型トランジ
スタは素子分離のためのコレクタ島領域が大きく、コレ
クタと基板との接合面積も大きくなり、コレクタと基板
間の寄生容量Ｃｃｓが大きいのに対して、電界効果型ト
ランジスタでは素子分離が必要ないので、ドレイン領域
の面積はバイポーラ型トランジスタのコレクタに比べて
格段に小さくでき、寄生容量も小さくできる。したがっ
て、ドレインとバックゲート間の寄生容量Ｃｄｂはバイ
ポーラ型トランジスタのコレクタと基板間の寄生容量Ｃ
ｃｓに比べて桁違いに小さい。また、ドレインとゲート
間の寄生容量Ｃｇｄはゲート酸化膜を介したオーバーラ
ップ部分の容量だけであり、きわめて小さくでき、セル
フアライメント工程を使用すればさらに寄生容量を小さ
くできる。よって、ゲートとドレイン及びドレインとバ
ックゲートとの寄生容量Ｃｇｄ、Ｃｄｂを小さくするこ
とで、カスコード増幅回路２０の出力端子２６の位相遅
延を小さくすることができ、カスコード増幅回路２０の
周波数帯域を高くすることができる。さらに、出力端子
２６をプルアップする負荷素子の抵抗値を高くしても、
出力端子２６の位相遅延は小さく、高利得で且つ低消費
電力の増幅回路とすることができる。

【００１６】上記実施の形態において、入力端子２２で
は、ベースとエミッタ間の寄生容量Ｃｂｅとベースとコ
レクタ間の寄生容量Ｃｂｃが存在し、ｎチャンネル型の
電界効果型トランジスタ２９の相互コンダクタンスｇｍ
が小さく、バイポーラ型トランジスタ２４の電流増幅率
が１より大きい場合、ベースとコレクタ間の寄生容量Ｃ
ｂｃはミラー容量として機能するため、ベースとコレク
タ間の位相遅延が大きくなる。このベースとコレクタ間
の位相遅延を小さくするために図３のカスコード増幅回
路３０のように、バイポーラ型トランジスタ２４のベー
ス側に追加のバイポーラ型トランジスタ３２を接続して
エミッタフォロアで駆動することができる。すなわち、
入力端子２２をベースに接続し、コレクタを電源３４に
接続し、エミッタをバイポーラ型トランジスタ２４のベ
ースと定電流源３６に接続する追加のバイポーラ型トラ
ンジスタ３２によって、バイポーラ型トランジスタ２４
の入力側の等価抵抗の値を下げることができ、ベースと
コレクタ間の位相遅延を小さくすることができる。な
お、本実施の形態においては、定電流源３６は直流抵抗
やＭＯＳトランジスタなどの電流通路を形成する素子を
用いることができるのは勿論である。

【００１７】図４は本発明の他の実施の形態に係るカス
コード増幅回路３８のブロック図である。図において、
カスコード増幅回路３８は、入力端子２２にベースを接
続したエミッタ接地のバイポーラ型トランジスタ２４
と、このバイポーラ型トランジスタ２４とカスコード接
続され、ソースが該バイポーラ型トランジスタ２４のコ
レクタと接続され、ドレインが出力端子２６に接続さ
れ、ゲートがバイアス電源２８に接続されるｐチャンネ
ル型の電界効果型トランジスタ２９を備え、バイポーラ
型トランジスタ２４と電界効果型トランジスタ２９の接
続点４０と基準電圧源との間に定電流源４２を接続する
ことができる。定電流源４２はバイポーラ型トランジス
タ２４と電界効果型トランジスタ２９をバイアスし、入
力端子２２から印加される入力電圧の振幅に従って大き
な電流を駆動させることができる。なお、本実施の形態
および前述の実施の形態において、電界効果型トランジ
スタのバックゲートは、ｎチャンネル型のＭＯＳトラン
ジスタではソースおよびドレイン電圧より低い電圧を印
加し、ｐチャンネル型のＭＯＳトランジスタではソース
およびドレイン電圧より高い電圧を印加すればよく、何
れも電源電圧もしくは基準電圧の他に、ポンプ手段によ
って昇圧もしくは降圧した電圧を用いることができるの
は勿論である。また、カスコード接続する電界効果型ト
ランジスタ２９をメタル・オキサイド・セミコンダクタ
（ＭＯＳ）電界効果型トランジスタを用いた場合、ソー
ス側の寄生容量Ｃｇｓ、Ｃｓｂがバイポーラ型トランジ
スタのエミッタ側の等価容量Ｃπ＝（Ｃｂ＋Ｃｂｅ）に
比べて２から３桁小さいため、ソース側の動作速度を高
くすることができる。つまり、従来カスコード接続され
たバイポーラ型トランジスタのベースとエミッタ間に
は、キャリアのベース走行時間分の遅れによる見かけ上
のベース蓄積容量Ｃｂが存在するため、例えば、１０か
ら２０ｐＦというＭＯＳトランジスタの１００倍から１
０００倍の容量による位相遅延が生じ、バイポーラ型ト
ランジスタをＭＯＳトランジスタに置換するだけでこれ
ら位相遅延を格段に減少させることができる。

【００１８】図５は本発明の実施の形態に係るコンパレ
ータ回路４４のブロック図である。図において、コンパ
レータ回路４４は、入力端子２２から入力電圧−Ｖｉを
受けるバイポーラ型トランジスタ５２、入力端子５６か
ら入力電圧＋Ｖｉを受けるバイポーラ型トランジスタ５
４、このバイポーラ型トランジスタ５４のエミッタと負
電源−Ｖとの間に接続された定電流源５８、バイポーラ
型トランジスタ５２のエミッタと負電源−Ｖとの間に接
続された定電流源６０、ベースをバイポーラ型トランジ
スタ５４のエミッタと定電流源５８との接点に接続する
バイポーラ型トランジスタ４６、このバイポーラ型トラ
ンジスタ４６と対になって定電流源４８を通して負電源
−Ｖに接続する差動増幅段４９を構成し、ベースがバイ
ポーラ型トランジスタ５２のエミッタと定電流源６０と
の接点に接続するバイポーラ型トランジスタ２４、この
バイポーラ型トランジスタ２４にカスコード接続され、
ソースがカスコード接続するバイポーラ型トランジスタ
２４のコレクタと接続し、ドレインが出力端子２６に接
続され、ゲートがバイアス電源２８に接続される電界効
果型トランジスタ２９を備え、入力端子２２と５６に印
加される＋／−の入力電圧Ｖｉの電圧差に応じて、出力
端子２６に接続された負荷素子５０に流れる電流を制御
することができる。この出力端子２６にゲートを接続す
るエミッタフォロアのバイポーラ型トランジスタ６２
は、負荷素子５０の電流変化に応答してエミッタに接続
した出力端子６３の出力電圧を制御することができ、出
力インピーダンスが小さいので電流駆動力を高めること
ができる。すなわち、差動増幅段４９で入力電圧Ｖｉの
振幅に対応する出力電流でバイポーラ型トランジスタ６
２を駆動して、このバイポーラ型トランジスタ６２のエ
ミッタと負電源−Ｖとの間に接続された定電流源６４と
の接続点から延びる出力端子６３の電圧を変化させるこ
とができる。本実施の形態において、バイポーラ型トラ
ンジスタ２４、４６はベースとエミッタ間の電圧Ｖｂｅ
のばらつきが小さく、相性が良くて、差動増幅段４９の
安定性を向上させることができ、且つ、高精度にするこ
とができるのは勿論である。よって、入力が低オフセッ
ト電圧で、低ドリフトの差動増幅段４９を提供すること
ができる。なお、本実施の形態では、ＢｉＣＭＯＳ構造
のコンパレータ回路とすることもできる。

【００１９】図６は、本発明の他の実施の形態に係るコ
ンパレータ回路７０のブロック図である。図において、
コンパレータ回路７０は、差動増幅段８５と１１７を備
え、入力信号を２段に増幅して利得を向上させるととも
に、信号の振幅を広げて０Ｖから５ＶのＣＭＯＳレベル
を保証することができる。

【００２０】また、コンパレータ回路７０の第１の差動
増幅段８５は、入力端子７２と７４、電源＋Ｖと基準電
圧源ＧＮＤとの間に負荷素子８０、８２を介して接続さ
れた２つのエミッタフォロアのバイポーラ型トランジス
タ７６、７８を含む入力段、このバイポーラ型トランジ
スタ７６、７８のエミッタにそれぞれベースを接続する
一対のバイポーラ型トランジスタ８４、８６、このバイ
ポーラ型トランジスタ８４、８６のエミッタを定電流源
８８を介して基準電圧源ＧＮＤに共通接続し、各コレク
タをそれぞれ負荷素子９６、９８を介して電源＋Ｖに接
続し、このバイポーラ型トランジスタ８４、８６とカス
コード接続する２つのｎチャンネル型の電界効果型トラ
ンジスタ９０、９２のゲートにバイアス電源９４を接続
し、このｎチャンネル型の電界効果型トランジスタ９
０、９２と負荷素子９６、９８との間から延びる出力を
備え、入力端子７２、７４に接続されたエミッタフォロ
アのバイポーラ型トランジスタ７６、７８で入力側の等
価抵抗を低くすることができ、バイポーラ型トランジス
タ８４、８６のベースとコレクタ間の容量の影響を最小
限にすることができる。また、第１の差動増幅段８５は
カスコード接続しているｎチャンネル型の電界効果型ト
ランジスタ９０、９２によって、その動作周波数を高周
波側に伸ばすことができる。

【００２１】さらに、コンパレータ回路７０の第２の差
動増幅段１１７は、第１の差動増幅段８５の出力を受
け、電源＋Ｖと基準電圧源ＧＮＤとの間に負荷素子１０
４、１０６を介して接続された２つのエミッタフォロア
のバイポーラ型トランジスタ１００、１０２を含む入力
段、このバイポーラ型トランジスタ１００、１０２のエ
ミッタにそれぞれベースを接続する一対のバイポーラ型
トランジスタ１１６、１１８、このバイポーラ型トラン
ジスタ１１６、１１８のエミッタを定電流源１２０を介
して基準電圧源ＧＮＤに共通接続し、各コレクタをそれ
ぞれＭＯＳトランジスタで形成する負荷素子１１２、１
１４を介して電源＋Ｖに接続し、このバイポーラ型トラ
ンジスタ１１６、１１８とカスコード接続する２つのｐ
チャンネル型の電界効果型トランジスタ１２２、１２４
のゲートにバイアス電源１２６を接続し、このｐチャン
ネル型の電界効果型トランジスタ１２２、１２４と基準
電圧源ＧＮＤとの間に接続されるｎチャンネル型のＭＯ
Ｓトランジスタで構成する負荷素子１２８、１３０、こ
の一方の負荷素子１３０とカスコード接続した電界効果
型トランジスタ１２４との間から延びる出力端子１３２
を備え、電源＋Ｖと基準電圧源ＧＮＤとの間に直列接続
されたｐチャンネル型の電界効果型トランジスタ１１０
と定電流源１０８で分割された基準電圧を負荷素子１１
２、１１４のゲートに印加することによって、バイポー
ラ型トランジスタ１１６、１１８に電界効果型トランジ
スタ１１０と同等の一定電流を供給することができる。
また、カスコード接続したｐチャンネル型の電界効果型
トランジスタ１２４と基準電圧源ＧＮＤとの間に接続さ
れたｎチャンネル型の電界効果型トランジスタは差動増
幅段１１７の負荷素子１３０として動作することができ
る。さらに、差動増幅段８５、１１７は入力端子７２と
７４へ印加した入力電圧Ｖｉの＋／−端子間電圧を比較
することにより論理”１”もしくは”０”に対応する電
圧５Ｖまたは０Ｖを出力端子１３２へ出力することがで
きる。

【００２２】上記実施の形態においては、ＣＭＯＳレベ
ルの出力電圧０Ｖから５Ｖを得るように構成したが、入
力電圧の比較結果によってＣＭＯＳレベルの他に０Ｖか
ら３Ｖのレベル変換回路を追加することもできる。ま
た、ＢｉＣＭＯＳ技術を用いた複合カスコード増幅回路
を高速動作のコンパレータ回路に応用したが、このカス
コード増幅回路はその他、高周波増幅回路、高速パルス
回路、高速論理演算回路に適用することができることは
勿論である。さらに、ＭＯＳＦＥＴより相互コンダクタ
ンスｇｍが高く、オフセット電圧およびドリフト電圧が
安定なバイポーラ型トランジスタを入力側に配置してい
るので、増幅回路を精度良く、安定した特性を維持する
ことができる。

【００２３】以上、本発明の実施の形態をＭＯＳ電界効
果型トランジスタ（ＦＥＴ）を用いて説明したが、ＭＯ
Ｓ型ＦＥＴに代えてジャンクション型ＦＥＴを用いるこ
ともできる。その他電界効果型トランジスタであれば、
ＭＥＳＦＥＴ、静電誘導型トランジスタ（ＳＩＴ）、縦
型Ｖ−ＭＯＳＦＥＴ、横型ＳＯＩ−ＭＯＳＦＥＴなどの
高速で小寄生容量の電界効果型トランジスタを用いても
同様の効果を得ることができる。また、バイポーラ型ト
ランジスタの形成領域とＭＯＳＦＥＴ形成領域を分離し
て形成する技術の他、バイポーラ型トランジスタを形成
する拡散島領域内にＭＯＳＦＥＴを組み込んだ複合素子
製造技術を用いることもできる。さらに、ＢｉＣＭＯＳ
構造の複合カスコード増幅回路を構成するＮＰＮトラン
ジスタとｎチャンネル型のＭＯＳＦＥＴは、ＮＰＮトラ
ンジスタを素子分離する拡散領域内に形成することがで
きるため、集積度の高い半導体集積回路を提供でき、チ
ップ占有面積を縮小することができる。

【００２４】

【発明の効果】以上説明したように本発明のカスコード
増幅回路によれば、バイポーラ型トランジスタのコレク
タ領域に存在する寄生容量の影響を最小限にすることが
でき、低消費電力でありながら増幅回路の動作周波数を
高くすることができる。

【００２５】また、カスコード増幅回路で構成したコン
パレータ回路によれば、コンパレータ回路の比較精度を
維持しながら、低消費電力で高速比較動作が可能とな
る。

【００２６】さらに、バイポーラ型トランジスタの素子
分離領域内にＭＯＳＦＥＴを形成すれば、チップ専有面
積の小さなコンパレータ回路が期待でき、よって、半導
体集積回路の歩留まりを飛躍的に向上させることができ
る。

【図面の簡単な説明】

【図１】 実施の形態に係るカスコード増幅回路の回路
図である。

【図２】 ＭＯＳＦＥＴの寄生容量を示す回路図であ
る。

【図３】 実施の形態に係るカスコード増幅回路の回路
図である。

【図４】 実施の形態に係るカスコード増幅回路の回路
図である。

【図５】 実施の形態に係るコンパレータ回路の回路図
である。

【図６】 実施の形態に係るコンパレータ回路の回路図
である。

【図７】 従来の出力回路の回路図である。

【符号の説明】

２０，３０，３８ カスコード増幅回路、２２，５６，
７２，７４ 入力端子、２４ バイポーラ型トランジス
タ、２６ 出力端子、２８ バイアス電源、２９ 電界
効果型トランジスタ、４４，７０ コンパレータ回路、
４９，８５，１１７ 差動増幅段。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ベースが入力端子に接続され、このベー
   スに供給する入力電圧で駆動されるエミッタ接地のバイ
   ポーラ型トランジスタと、 前記バイポーラ型トランジスタとカスコード接続され、
   ソースがバイポーラ型トランジスタのコレクタと接続さ
   れ、ドレインが出力端子に接続され、ゲートがバイアス
   電源に接続される電界効果型トランジスタと、を備える
   ことを特徴とするカスコード増幅回路。
2. 【請求項２】 エミッタが定電流源を介して基準電圧源
   に共通接続し、ゲートがそれぞれ入力端子に接続される
   一対のバイポーラ型トランジスタから構成される差動増
   幅段と、 前記一対のバイポーラ型トランジスタの少なくとも一方
   にカスコード接続され、ソースが該バイポーラ型トラン
   ジスタのコレクタと接続され、ドレインが出力端子に接
   続され、ゲートがバイアス電源に接続される電界効果型
   トランジスタと、を備えることを特徴とするコンパレー
   タ回路。