JPH10303737A - ３入力排他的否定論理和回路 - Google Patents
３入力排他的否定論理和回路Info
- Publication number
- JPH10303737A JPH10303737A JP9106399A JP10639997A JPH10303737A JP H10303737 A JPH10303737 A JP H10303737A JP 9106399 A JP9106399 A JP 9106399A JP 10639997 A JP10639997 A JP 10639997A JP H10303737 A JPH10303737 A JP H10303737A
- Authority
- JP
- Japan
- Prior art keywords
- input
- signal
- conductivity type
- signal paths
- exclusive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 abstract description 50
- 101100522126 Danio rerio ptch1 gene Proteins 0.000 abstract description 17
- 101100243745 Schizosaccharomyces pombe (strain 972 / ATCC 24843) ptb1 gene Proteins 0.000 abstract description 12
- 230000008054 signal transmission Effects 0.000 abstract description 8
- -1 ptb2 Proteins 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 19
- 230000000694 effects Effects 0.000 description 10
- 101100027017 Caenorhabditis elegans ntc-1 gene Proteins 0.000 description 8
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 5
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 3
- 239000000758 substrate Substances 0.000 description 2
- 101100459439 Caenorhabditis elegans nac-2 gene Proteins 0.000 description 1
- 101150085091 lat-2 gene Proteins 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 少ない素子数で、低消費電力化および高速化
を図ることが困難であった。 【解決手段】 ３つの入力信号各々と３入力排他的論理
和接点との間に、ゲート端子にローレベルの信号が印加
された場合に導通状態になる第１の導電型トランジスタ
２個が直列接続された信号経路１つずつと、ゲート端子
にハイレベルの信号が印加された場合に導通状態になる
第２の導電型トランジスタ２個が直列接続された信号経
路１つずつを備え、それぞれの信号経路を構成する２つ
の第１乃至第２の導電型トランジスタのゲート端子に
は、その信号経路の片端に接続されている３つの入力信
号の中の１つ以外の２つの入力信号が１つずつそれぞれ
接続されている。
を図ることが困難であった。 【解決手段】 ３つの入力信号各々と３入力排他的論理
和接点との間に、ゲート端子にローレベルの信号が印加
された場合に導通状態になる第１の導電型トランジスタ
２個が直列接続された信号経路１つずつと、ゲート端子
にハイレベルの信号が印加された場合に導通状態になる
第２の導電型トランジスタ２個が直列接続された信号経
路１つずつを備え、それぞれの信号経路を構成する２つ
の第１乃至第２の導電型トランジスタのゲート端子に
は、その信号経路の片端に接続されている３つの入力信
号の中の１つ以外の２つの入力信号が１つずつそれぞれ
接続されている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
において、特に算術演算等に多用される３入力排他的論
理和回路に関するものである。
において、特に算術演算等に多用される３入力排他的論
理和回路に関するものである。
【０００２】
【従来の技術】図７は３入力の排他的否定論理和回路の
真理値を示す表図である。図において、Ａ，Ｂ，Ｃは入
力端子、Ｙは出力端子である。なお、Ｘは中間ノードで
あり、３入力の排他的論理和の処理を行った結果が現れ
る。なお、以下の説明では、Ａ，Ｂ，Ｃ，Ｘ，Ｙはその
端子に現れる信号も示す。
真理値を示す表図である。図において、Ａ，Ｂ，Ｃは入
力端子、Ｙは出力端子である。なお、Ｘは中間ノードで
あり、３入力の排他的論理和の処理を行った結果が現れ
る。なお、以下の説明では、Ａ，Ｂ，Ｃ，Ｘ，Ｙはその
端子に現れる信号も示す。
【０００３】図８は３入力の排他的否定論理和回路を２
入力の排他的論理和回路２つとインバータとを用いて構
成した場合の回路図である。図において、１、２は２入
力の排他的論理和回路、３はインバータを示している。
なお、排他的論理和回路２の出力およびインバータ３の
出力は、それぞれ、図７の表に示すＸ，Ｙである。
入力の排他的論理和回路２つとインバータとを用いて構
成した場合の回路図である。図において、１、２は２入
力の排他的論理和回路、３はインバータを示している。
なお、排他的論理和回路２の出力およびインバータ３の
出力は、それぞれ、図７の表に示すＸ，Ｙである。
【０００４】図９は図８に示す回路をより詳細に示す回
路図である。なお、図８に示したものと同一のものには
同一の符号を付し、重複する説明は省略する。図９にお
いて、４〜７は信号を反転するインバータ、８〜１１は
ＣＭＯＳのトランスミッションゲートを示している。イ
ンバータ４〜７、トランスミッションゲート８〜１１の
それぞれにｎチャネルトランジスタ、ｐチャネルトラン
ジスタが１個ずつ使用されるので、全体で１８個のトラ
ンジスタが使用されることになる。
路図である。なお、図８に示したものと同一のものには
同一の符号を付し、重複する説明は省略する。図９にお
いて、４〜７は信号を反転するインバータ、８〜１１は
ＣＭＯＳのトランスミッションゲートを示している。イ
ンバータ４〜７、トランスミッションゲート８〜１１の
それぞれにｎチャネルトランジスタ、ｐチャネルトラン
ジスタが１個ずつ使用されるので、全体で１８個のトラ
ンジスタが使用されることになる。
【０００５】この回路の詳細な動作説明は省略するが、
Ｂの値によってトランスミッションゲート８、９のいず
れか、インバータ５の出力の値によってトランスミッシ
ョンゲート１０、１１のいずれかが導通する。
Ｂの値によってトランスミッションゲート８、９のいず
れか、インバータ５の出力の値によってトランスミッシ
ョンゲート１０、１１のいずれかが導通する。
【０００６】速度面に着目すると、Ａ→インバータ４→
トランスミッションゲート８→インバータ５→トランス
ミッションゲート１０（又はトランスミッションゲート
１１）→インバータ３→Ｙの経路が最長となり、インバ
ータ３段＋トランスミッションゲート２段である。
トランスミッションゲート８→インバータ５→トランス
ミッションゲート１０（又はトランスミッションゲート
１１）→インバータ３→Ｙの経路が最長となり、インバ
ータ３段＋トランスミッションゲート２段である。
【０００７】次に消費電力に着目する。ＣＭＯＳ回路の
消費電力はＣＭＯＳ論理ゲートの出力が変化する際に電
源−接地間を流れるスイッチング電流と、出力の容量負
荷の充放電電流に大別できる。スイッチング電流は、Ｃ
ＭＯＳ論理ゲート（図９ではインバータ）毎に流れるた
め、消費電力を低減させる一つの方法として、回路中の
ＣＭＯＳ論理ゲートの数を減らして、スイッチング電流
を減らすことが挙げられる。
消費電力はＣＭＯＳ論理ゲートの出力が変化する際に電
源−接地間を流れるスイッチング電流と、出力の容量負
荷の充放電電流に大別できる。スイッチング電流は、Ｃ
ＭＯＳ論理ゲート（図９ではインバータ）毎に流れるた
め、消費電力を低減させる一つの方法として、回路中の
ＣＭＯＳ論理ゲートの数を減らして、スイッチング電流
を減らすことが挙げられる。
【０００８】図１０は図９の素子数を減らした場合の従
来の３入力の排他的否定論理和回路の回路図である。図
１０において、１２〜１４はインバータ、１５、１６は
ｐ型のトランスミッションゲート、１７、１８はｎ型の
トランスミッションゲート、Ｗは中間ノードを示してい
る。図１０に示す回路例では、ＣＭＯＳ型のトランスミ
ッションゲートではなくｎ型又はｐ型のトランジスタの
トランスミッションゲートを用いている。使用している
トランジスタ数は、ｎ型、ｐ型各５個ずつで計１０個で
ある。速度面に着目すると、Ａ→インバータ１２→トラ
ンスミッションゲート１５→インバータ１３→トランス
ミッションゲート１６→インバータ１４→Ｙの経路が最
長となり、インバータ３段＋トランスミッションゲート
２段である。
来の３入力の排他的否定論理和回路の回路図である。図
１０において、１２〜１４はインバータ、１５、１６は
ｐ型のトランスミッションゲート、１７、１８はｎ型の
トランスミッションゲート、Ｗは中間ノードを示してい
る。図１０に示す回路例では、ＣＭＯＳ型のトランスミ
ッションゲートではなくｎ型又はｐ型のトランジスタの
トランスミッションゲートを用いている。使用している
トランジスタ数は、ｎ型、ｐ型各５個ずつで計１０個で
ある。速度面に着目すると、Ａ→インバータ１２→トラ
ンスミッションゲート１５→インバータ１３→トランス
ミッションゲート１６→インバータ１４→Ｙの経路が最
長となり、インバータ３段＋トランスミッションゲート
２段である。
【０００９】消費電力の面からは、図９に比べて図１０
のインバータの数は減っているので、スイッチング電流
は低減されるが、トランスミッションゲートにｎ型また
はｐ型を使用しているために、基板バイアス効果の影響
を受ける。例えば、ゲート端子が電源電位である（導通
状態にある）ｎ型のトランスミッションゲートのソース
端子を電源電位（以降、論理値“１”）まで引き上げて
も、出力であるドレイン端子の電位は電源電位まで上が
らないという現象が生ずる。同様に導通状態にあるｐ型
のトランスミッションゲートのソース端子を接地電位
（以降、論理値“０”）まで引き下げても、出力である
ドレイン端子の電位は電源電位まで下がらない。
のインバータの数は減っているので、スイッチング電流
は低減されるが、トランスミッションゲートにｎ型また
はｐ型を使用しているために、基板バイアス効果の影響
を受ける。例えば、ゲート端子が電源電位である（導通
状態にある）ｎ型のトランスミッションゲートのソース
端子を電源電位（以降、論理値“１”）まで引き上げて
も、出力であるドレイン端子の電位は電源電位まで上が
らないという現象が生ずる。同様に導通状態にあるｐ型
のトランスミッションゲートのソース端子を接地電位
（以降、論理値“０”）まで引き下げても、出力である
ドレイン端子の電位は電源電位まで下がらない。
【００１０】このため入力Ａ，Ｂ，Ｃの値の組み合わせ
によっては、図中のノードＷやノードＸの電位が中間電
位となり、インバータ１３又はインバータ１４で貫通電
流が流れてしまう。具体的には、３入力の８通りの入力
の組み合わせのうち、（Ａ，Ｂ，Ｃ）＝（０，１，
０），（０，１，１）以外の６通りのときに定常的な貫
通電流が流れてしまうという問題点がある。
によっては、図中のノードＷやノードＸの電位が中間電
位となり、インバータ１３又はインバータ１４で貫通電
流が流れてしまう。具体的には、３入力の８通りの入力
の組み合わせのうち、（Ａ，Ｂ，Ｃ）＝（０，１，
０），（０，１，１）以外の６通りのときに定常的な貫
通電流が流れてしまうという問題点がある。
【００１１】図１１はこの定常的な貫通電流が流れない
ように図１０の回路を改良した従来例の回路を示してい
る。ノードＷやノードＸを電源電位まで引き上げたり、
接地電位まで引き下げたりするためのフィードバック用
の駆動能力の小さいインバータ１９、２０が挿入されて
いる。なお、図１０と同一の部分には同一の符号を付
し、重複する説明は省略する。図１１の回路で用いられ
ているトランジスタの数はｎ型、ｐ型各７個ずつで計１
４個であり、図９に比べて素子数は低減しているがイン
バータの数は５個と変わっておらず消費電力面では改善
されてはいない。
ように図１０の回路を改良した従来例の回路を示してい
る。ノードＷやノードＸを電源電位まで引き上げたり、
接地電位まで引き下げたりするためのフィードバック用
の駆動能力の小さいインバータ１９、２０が挿入されて
いる。なお、図１０と同一の部分には同一の符号を付
し、重複する説明は省略する。図１１の回路で用いられ
ているトランジスタの数はｎ型、ｐ型各７個ずつで計１
４個であり、図９に比べて素子数は低減しているがイン
バータの数は５個と変わっておらず消費電力面では改善
されてはいない。
【００１２】
【発明が解決しようとする課題】従来の３入力の排他的
否定論理和回路は以上のように構成されているため、素
子数を減らしても消費電力の低減効果は小さく、また速
度面の改善も図れないという課題があった。
否定論理和回路は以上のように構成されているため、素
子数を減らしても消費電力の低減効果は小さく、また速
度面の改善も図れないという課題があった。
【００１３】この発明は上記のような課題を解決するた
めになされたもので、高速で、素子数が少なく、消費電
力も小さい３入力の排他的否定論理和回路を実現するこ
とを目的とする。
めになされたもので、高速で、素子数が少なく、消費電
力も小さい３入力の排他的否定論理和回路を実現するこ
とを目的とする。
【００１４】
【課題を解決するための手段】請求項１記載の発明に係
る３入力排他的否定論理和回路は、３つの入力信号を入
力とし、該３つの入力の排他的論理和を得る論理構成部
と、否定論理を出力する駆動部から構成され、論理構成
部と駆動部が３入力排他的論理和接点を介して接続され
ている３入力排他的否定論理和回路であって、論理構成
部の構成が、３つの入力信号各々と３入力排他的論理和
接点との間に、ゲート端子にローレベルの信号が印加さ
れた場合にソース端子とドレイン端子が導通状態にな
り、ゲート端子にハイレベルの信号が印加された場合に
ソース端子とドレイン端子が非導通状態になる第１の導
電型トランジスタ２個が直列接続された信号経路１つず
つと、ゲート端子にハイレベルの信号が印加された場合
にソース端子とドレイン端子が導通状態になり、ゲート
端子にローレベルの信号が印加された場合にソース端子
とドレイン端子が非導通状態になる第２の導電型トラン
ジスタ２個が直列接続された信号経路１つずつ、都合６
つの信号経路を備え、第１乃至第２の導電型トランジス
タ２個が直列接続された信号経路の両端は、片方のトラ
ンジスタのソース端子と他方のトランジスタのドレイン
端子であって、前者のドレイン端子と後者のソース端子
が互いに接続されており、３つの入力信号各々と３入力
排他的論理和接点との間に形成されたそれぞれの信号経
路を構成する２つの第１乃至第２の導電型トランジスタ
のゲート端子には、その信号経路の片端に接続されてい
る該３つの入力信号の中の１つ以外の２つの入力信号が
１つずつそれぞれ接続されているものである。
る３入力排他的否定論理和回路は、３つの入力信号を入
力とし、該３つの入力の排他的論理和を得る論理構成部
と、否定論理を出力する駆動部から構成され、論理構成
部と駆動部が３入力排他的論理和接点を介して接続され
ている３入力排他的否定論理和回路であって、論理構成
部の構成が、３つの入力信号各々と３入力排他的論理和
接点との間に、ゲート端子にローレベルの信号が印加さ
れた場合にソース端子とドレイン端子が導通状態にな
り、ゲート端子にハイレベルの信号が印加された場合に
ソース端子とドレイン端子が非導通状態になる第１の導
電型トランジスタ２個が直列接続された信号経路１つず
つと、ゲート端子にハイレベルの信号が印加された場合
にソース端子とドレイン端子が導通状態になり、ゲート
端子にローレベルの信号が印加された場合にソース端子
とドレイン端子が非導通状態になる第２の導電型トラン
ジスタ２個が直列接続された信号経路１つずつ、都合６
つの信号経路を備え、第１乃至第２の導電型トランジス
タ２個が直列接続された信号経路の両端は、片方のトラ
ンジスタのソース端子と他方のトランジスタのドレイン
端子であって、前者のドレイン端子と後者のソース端子
が互いに接続されており、３つの入力信号各々と３入力
排他的論理和接点との間に形成されたそれぞれの信号経
路を構成する２つの第１乃至第２の導電型トランジスタ
のゲート端子には、その信号経路の片端に接続されてい
る該３つの入力信号の中の１つ以外の２つの入力信号が
１つずつそれぞれ接続されているものである。
【００１５】請求項２記載の発明に係る３入力排他的否
定論理和回路は、論理構成部を構成する、第１の導電型
トランジスタ２個が直列接続された信号経路３つ、及
び、第２の導電型トランジスタ２個が直列接続された信
号経路３つが、全て個別のトランジスタで構成されてい
るものである。
定論理和回路は、論理構成部を構成する、第１の導電型
トランジスタ２個が直列接続された信号経路３つ、及
び、第２の導電型トランジスタ２個が直列接続された信
号経路３つが、全て個別のトランジスタで構成されてい
るものである。
【００１６】請求項３記載の発明に係る３入力排他的否
定論理和回路は、論理構成部を構成する、第１の導電型
トランジスタ２個が直列接続された信号経路３つの中の
２つの信号経路が、２つの信号経路各々の片端に接続さ
れていない３つの入力信号の中の１つの入力信号がゲー
ト端子に接続されている、第１の導電型トランジスタ１
個を共有していて、共有されている第１の導電性トラン
ジスタ１個のドレイン端子が、３入力排他的論理和接点
と接続されている、もしくは、第２の導電型トランジス
タ２個が直列接続された信号経路３つの中の２つの信号
経路が、２つの信号経路各々の片端に接続されていない
３つの入力信号の中の１つの入力信号がゲート端子に接
続されている、第２の導電型トランジスタ１個を共有し
ていて、共有されている第２の導電型トランジスタの１
個のドレイン端子が、３入力排他的論理和接点と接続さ
れているものである。
定論理和回路は、論理構成部を構成する、第１の導電型
トランジスタ２個が直列接続された信号経路３つの中の
２つの信号経路が、２つの信号経路各々の片端に接続さ
れていない３つの入力信号の中の１つの入力信号がゲー
ト端子に接続されている、第１の導電型トランジスタ１
個を共有していて、共有されている第１の導電性トラン
ジスタ１個のドレイン端子が、３入力排他的論理和接点
と接続されている、もしくは、第２の導電型トランジス
タ２個が直列接続された信号経路３つの中の２つの信号
経路が、２つの信号経路各々の片端に接続されていない
３つの入力信号の中の１つの入力信号がゲート端子に接
続されている、第２の導電型トランジスタ１個を共有し
ていて、共有されている第２の導電型トランジスタの１
個のドレイン端子が、３入力排他的論理和接点と接続さ
れているものである。
【００１７】請求項４記載の発明に係る３入力排他的否
定論理和回路は、論理構成部を構成する、第１の導電型
トランジスタ２個が直列接続された信号経路３つの中の
２つの信号経路が、２つの信号経路各々の片端に接続さ
れていない３つの入力信号の中の１つの入力信号がゲー
ト端子に接続されている、第１の導電型トランジスタ１
個を共有し、かつ、第２の導電型トランジスタ２個が直
列接続された信号経路３つの中の２つの信号経路が、２
つの信号経路各々の片端に接続されていない３つの入力
信号の中の１つの入力信号がゲート端子に接続されてい
る、第２の導電型トランジスタ１個を共有しており、共
有されている第１の導電型トランジスタのゲート端子に
接続されている入力信号と、共有されている第２の導電
型トランジスタのゲート端子に接続されているものであ
る。
定論理和回路は、論理構成部を構成する、第１の導電型
トランジスタ２個が直列接続された信号経路３つの中の
２つの信号経路が、２つの信号経路各々の片端に接続さ
れていない３つの入力信号の中の１つの入力信号がゲー
ト端子に接続されている、第１の導電型トランジスタ１
個を共有し、かつ、第２の導電型トランジスタ２個が直
列接続された信号経路３つの中の２つの信号経路が、２
つの信号経路各々の片端に接続されていない３つの入力
信号の中の１つの入力信号がゲート端子に接続されてい
る、第２の導電型トランジスタ１個を共有しており、共
有されている第１の導電型トランジスタのゲート端子に
接続されている入力信号と、共有されている第２の導電
型トランジスタのゲート端子に接続されているものであ
る。
【００１８】請求項５記載の発明に係る３入力排他的否
定論理和回路は、論理構成部を構成する、第１の導電型
トランジスタ２個が直列接続された信号経路３つの中に
２つの信号経路が、２つの信号経路各々の片端に接続さ
れていない３つの入力信号の中の１つの入力信号がゲー
ト端子に接続されている、第１の導電型トランジスタ１
個を共有し、かつ、第２の導電型トランジスタ２個が直
列接続された信号経路３つの中の２つの信号経路が、２
つの信号経路各々の片端に接続されていない３つの入力
信号の中の１つの入力信号がゲート端子に接続されてい
る、第２の導電型トランジスタ１個を共有しており、共
有されている第１の導電型トランジスタのゲート端子に
接続されている入力信号と、共有されている第２の導電
型トランジスタのゲート端子に接続されている入力信号
とが異なるものである。
定論理和回路は、論理構成部を構成する、第１の導電型
トランジスタ２個が直列接続された信号経路３つの中に
２つの信号経路が、２つの信号経路各々の片端に接続さ
れていない３つの入力信号の中の１つの入力信号がゲー
ト端子に接続されている、第１の導電型トランジスタ１
個を共有し、かつ、第２の導電型トランジスタ２個が直
列接続された信号経路３つの中の２つの信号経路が、２
つの信号経路各々の片端に接続されていない３つの入力
信号の中の１つの入力信号がゲート端子に接続されてい
る、第２の導電型トランジスタ１個を共有しており、共
有されている第１の導電型トランジスタのゲート端子に
接続されている入力信号と、共有されている第２の導電
型トランジスタのゲート端子に接続されている入力信号
とが異なるものである。
【００１９】請求項６記載の発明に係る３入力排他的否
定論理和回路は、否定論理を出力する該駆動部の中に、
駆動部の出力を入力とし、駆動部の入力を出力とする帰
還用の否定論理回路を含んでいるものである。
定論理和回路は、否定論理を出力する該駆動部の中に、
駆動部の出力を入力とし、駆動部の入力を出力とする帰
還用の否定論理回路を含んでいるものである。
【００２０】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１における
３入力排他的否定論理和回路の回路図であり、図２、図
３は図１の回路の動作を示す図である。図１において、
ｐｔａ１，ｐｔａ２，ｐｔｂ１，ｐｔｂ２，ｐｔｃ１，
ｐｔｃ２はｐ型のトランスミッションゲート（第１の導
電型トランジスタ）、ｎｔａ１，ｎｔａ２，ｎｔｂ１，
ｎｔｂ２，ｎｔｃ１，ｎｔｃ２はｎ型のトランスミッシ
ョンゲート（第２の導電型トランジスタ）、ｉｎｖ１は
出力されるべき信号を反転して駆動するインバータをそ
れぞれ示している。また、Ａ、Ｂ、Ｃは３入力排他的否
定論理和回路の入力端子、Ｘはインバータｉｎｖ１の手
前の中間ノード、Ｙは３入力排他的否定論理和回路の出
力端子である。また、以下の説明において、Ａ、Ｂ、
Ｃ、Ｘ、Ｙはノード又は端子に現れる信号をも示すもの
とする。なお、図２、図３において、矢印はトランスミ
ッションゲートがオンしていることを示している。
説明する。 実施の形態１．図１はこの発明の実施の形態１における
３入力排他的否定論理和回路の回路図であり、図２、図
３は図１の回路の動作を示す図である。図１において、
ｐｔａ１，ｐｔａ２，ｐｔｂ１，ｐｔｂ２，ｐｔｃ１，
ｐｔｃ２はｐ型のトランスミッションゲート（第１の導
電型トランジスタ）、ｎｔａ１，ｎｔａ２，ｎｔｂ１，
ｎｔｂ２，ｎｔｃ１，ｎｔｃ２はｎ型のトランスミッシ
ョンゲート（第２の導電型トランジスタ）、ｉｎｖ１は
出力されるべき信号を反転して駆動するインバータをそ
れぞれ示している。また、Ａ、Ｂ、Ｃは３入力排他的否
定論理和回路の入力端子、Ｘはインバータｉｎｖ１の手
前の中間ノード、Ｙは３入力排他的否定論理和回路の出
力端子である。また、以下の説明において、Ａ、Ｂ、
Ｃ、Ｘ、Ｙはノード又は端子に現れる信号をも示すもの
とする。なお、図２、図３において、矢印はトランスミ
ッションゲートがオンしていることを示している。
【００２１】図１に示すように各入力端子Ａ〜Ｃからノ
ードＸに至る信号伝達経路が２つずつ形成されている。
すなわち、Ａ→ｐｔｂ１→ｐｔｃ１→Ｘ、Ａ→ｎｔｂ１
→ｎｔｃ１→Ｘ、Ｂ→ｐｔｃ２→ｐｔａ１→Ｘ、Ｂ→ｎ
ｔｃ２→ｎｔａ１→Ｘ、Ｃ→ｐｔａ２→ｐｔｂ２→Ｘ、
Ｃ→ｎｔａ２→ｎｔｂ２→Ｘ、の６経路である。各経路
はｎ型２個、又はｐ型２個の直列接続されたトランスミ
ッションゲートから構成されており、各トランスミッシ
ョンゲートが導通するか否かを制御するためのゲート端
子には、伝達経路の入力以外の２つの入力が接続されて
いる。例えば、入力端子Ａからの信号経路のトランスミ
ッションゲートｐｔｂ１、ｐｔｃ１のゲート端子は、そ
れぞれ、入力端子Ｂ、Ｃに接続されている。
ードＸに至る信号伝達経路が２つずつ形成されている。
すなわち、Ａ→ｐｔｂ１→ｐｔｃ１→Ｘ、Ａ→ｎｔｂ１
→ｎｔｃ１→Ｘ、Ｂ→ｐｔｃ２→ｐｔａ１→Ｘ、Ｂ→ｎ
ｔｃ２→ｎｔａ１→Ｘ、Ｃ→ｐｔａ２→ｐｔｂ２→Ｘ、
Ｃ→ｎｔａ２→ｎｔｂ２→Ｘ、の６経路である。各経路
はｎ型２個、又はｐ型２個の直列接続されたトランスミ
ッションゲートから構成されており、各トランスミッシ
ョンゲートが導通するか否かを制御するためのゲート端
子には、伝達経路の入力以外の２つの入力が接続されて
いる。例えば、入力端子Ａからの信号経路のトランスミ
ッションゲートｐｔｂ１、ｐｔｃ１のゲート端子は、そ
れぞれ、入力端子Ｂ、Ｃに接続されている。
【００２２】トランジスタ数はｎ型、ｐ型各７個ずつで
計１４個であり、スイッチング電流が流れるのはインバ
ータｉｎｖ１だけである。
計１４個であり、スイッチング電流が流れるのはインバ
ータｉｎｖ１だけである。
【００２３】次に動作について説明する。図２は入力の
組み合わせが（Ａ，Ｂ，Ｃ）＝（１，０，０）の場合の
動作を説明している。この場合にはトランスミッション
ゲートｐｔｂ１，ｐｔｂ２，ｐｔｃ１，ｐｔｃ２，ｎｔ
ａ１，ｎｔａ２が導通し、結局６つの信号伝達経路のう
ち、Ａ→ｐｔｂ１→ｐｔｃ１→Ｘが活性化され、Ｘ＝１
となる。同様に、（Ａ，Ｂ，Ｃ）＝（０，０，１），
（０，１，０），（０，１，１），（１，０，１），
（１，１，０）の場合、すなわち、Ａ，Ｂ，Ｃのうち
“１”が２つあるか、“０”が２つある場合には６つの
信号伝達経路のうちの１つが活性化され、Ｘに信号が伝
搬する。
組み合わせが（Ａ，Ｂ，Ｃ）＝（１，０，０）の場合の
動作を説明している。この場合にはトランスミッション
ゲートｐｔｂ１，ｐｔｂ２，ｐｔｃ１，ｐｔｃ２，ｎｔ
ａ１，ｎｔａ２が導通し、結局６つの信号伝達経路のう
ち、Ａ→ｐｔｂ１→ｐｔｃ１→Ｘが活性化され、Ｘ＝１
となる。同様に、（Ａ，Ｂ，Ｃ）＝（０，０，１），
（０，１，０），（０，１，１），（１，０，１），
（１，１，０）の場合、すなわち、Ａ，Ｂ，Ｃのうち
“１”が２つあるか、“０”が２つある場合には６つの
信号伝達経路のうちの１つが活性化され、Ｘに信号が伝
搬する。
【００２４】図３は、入力の組み合わせが（Ａ，Ｂ，
Ｃ）＝（０，０，０）の場合の動作を説明している。ト
ランスミッションゲートｐｔａ１，ｐｔａ２，ｐｔｂ
１，ｐｔｂ２，ｐｔｃ１，ｐｔｃ２が導通し、６つの信
号伝達経路のうち、Ａ→ｐｔｂ１→ｐｔｃ１→Ｘ，Ｂ→
ｐｔｃ２→ｐｔａ１→Ｘ，Ｃ→ｐｔａ２→ｐｔｂ２→Ｘ
の３経路が活性化されるが、Ａ＝Ｂ＝Ｃ＝０であるため
Ｘ＝０となる。（Ａ，Ｂ，Ｃ）＝（１，１，１）の場合
も同様に、Ａ→ｎｔｂ１→ｎｔｃ１→Ｘ，Ｂ→ｎｔｃ２
→ｎｔａ１→Ｘ，Ｃ→ｎｔａ２→ｎｔｂ２→Ｘの３経路
が活性化されるが、Ａ＝Ｂ＝Ｃ＝１であるためＸ＝１と
なる。
Ｃ）＝（０，０，０）の場合の動作を説明している。ト
ランスミッションゲートｐｔａ１，ｐｔａ２，ｐｔｂ
１，ｐｔｂ２，ｐｔｃ１，ｐｔｃ２が導通し、６つの信
号伝達経路のうち、Ａ→ｐｔｂ１→ｐｔｃ１→Ｘ，Ｂ→
ｐｔｃ２→ｐｔａ１→Ｘ，Ｃ→ｐｔａ２→ｐｔｂ２→Ｘ
の３経路が活性化されるが、Ａ＝Ｂ＝Ｃ＝０であるため
Ｘ＝０となる。（Ａ，Ｂ，Ｃ）＝（１，１，１）の場合
も同様に、Ａ→ｎｔｂ１→ｎｔｃ１→Ｘ，Ｂ→ｎｔｃ２
→ｎｔａ１→Ｘ，Ｃ→ｎｔａ２→ｎｔｂ２→Ｘの３経路
が活性化されるが、Ａ＝Ｂ＝Ｃ＝１であるためＸ＝１と
なる。
【００２５】すなわち、この実施の形態１の３入力排他
的否定論理和回路は３つの入力Ａ、Ｂ、Ｃの取りうる値
の組み合わせにおいて少なくとも２つの入力の値が等し
いこと、及び３入力の排他的論理和の論理上の特徴に着
目して、３入力のうちの２入力の値が等しい場合に、も
う１つの入力から３入力排他的論理和接点までの経路を
活性化するようにｎ型のトランスミッションゲート２個
ずつ、または、ｐ型のトランスミッションゲート２個ず
つ直列接続させて回路を構成したものである。
的否定論理和回路は３つの入力Ａ、Ｂ、Ｃの取りうる値
の組み合わせにおいて少なくとも２つの入力の値が等し
いこと、及び３入力の排他的論理和の論理上の特徴に着
目して、３入力のうちの２入力の値が等しい場合に、も
う１つの入力から３入力排他的論理和接点までの経路を
活性化するようにｎ型のトランスミッションゲート２個
ずつ、または、ｐ型のトランスミッションゲート２個ず
つ直列接続させて回路を構成したものである。
【００２６】このように、入力端子Ａ，Ｂ，Ｃから入力
される信号の３入力排他的論理和のノードＸから出力さ
れる信号が図１に示す回路によって生成される。さらに
信号を駆動するインバータｉｎｖ１によってノードＸに
於ける信号は反転されて排他的否定論理和として出力端
子Ｙから出力される。以上の回路の動作においては、遅
延時間に関しては、どの経路も同等であり、トランスミ
ッションゲート２段とインバータ１段であり、高速動作
が実現できる。
される信号の３入力排他的論理和のノードＸから出力さ
れる信号が図１に示す回路によって生成される。さらに
信号を駆動するインバータｉｎｖ１によってノードＸに
於ける信号は反転されて排他的否定論理和として出力端
子Ｙから出力される。以上の回路の動作においては、遅
延時間に関しては、どの経路も同等であり、トランスミ
ッションゲート２段とインバータ１段であり、高速動作
が実現できる。
【００２７】実施の形態２．実施の形態１では入力の組
み合わせが（Ａ，Ｂ，Ｃ）＝（０，０，０）、又は、
（１，１，１）の場合にはｐ型のトランスミッションゲ
ートを“０”が、又は、ｎ型のトランスミッションゲー
トを“１”が伝搬するためにノードＸは基板バイアス効
果により中間電位となり、微少な貫通電流がインバータ
ｉｎｖ１で流れるが、この実施の形態２はこのような貫
通電流がインバータｉｎｖ１で流れないように構成して
いる。
み合わせが（Ａ，Ｂ，Ｃ）＝（０，０，０）、又は、
（１，１，１）の場合にはｐ型のトランスミッションゲ
ートを“０”が、又は、ｎ型のトランスミッションゲー
トを“１”が伝搬するためにノードＸは基板バイアス効
果により中間電位となり、微少な貫通電流がインバータ
ｉｎｖ１で流れるが、この実施の形態２はこのような貫
通電流がインバータｉｎｖ１で流れないように構成して
いる。
【００２８】図４は、このような貫通電流が流れること
を防止した３入力排他的否定論理和回路の構成を示す回
路図である。図に示すように、この回路では出力端子Ｙ
とノードＸの間に、駆動能力の弱いインバータｉｎｖ２
を挿入している。インバータｉｎｖ２の駆動能力を十分
弱くしておけば、図１と比べて殆ど速度の低下なしに、
Ｘを電源電位に引き上げたり、接地電位に引き下げたり
できるとともに貫通電流を無くすことができる。
を防止した３入力排他的否定論理和回路の構成を示す回
路図である。図に示すように、この回路では出力端子Ｙ
とノードＸの間に、駆動能力の弱いインバータｉｎｖ２
を挿入している。インバータｉｎｖ２の駆動能力を十分
弱くしておけば、図１と比べて殆ど速度の低下なしに、
Ｘを電源電位に引き上げたり、接地電位に引き下げたり
できるとともに貫通電流を無くすことができる。
【００２９】実施の形態３．図５はこの発明の実施の形
態３における３入力排他的否定論理和回路の構成を示す
回路図である。この実施の形態３では、図１に示す実施
の形態１における、Ａ→ｐｔｂ１→ｐｔｃ１→Ｘの経路
のトランスミッションゲートｐｔｃ１と、Ｂ→ｐｔｃ２
→ｐｔａ１→Ｘの経路のトランスミッションゲートｐｔ
ｃ２とを共有化するとともに、Ａ→ｎｔｂ１→ｎｔｃ１
→Ｘの経路のトランスミッションゲートｎｔｃ１とＢ→
ｎｔｃ２→ｎｔａ１→Ｘの経路のトランスミッションゲ
ートｎｔｃ２を共有化してトランジスタ数を削減してい
る。
態３における３入力排他的否定論理和回路の構成を示す
回路図である。この実施の形態３では、図１に示す実施
の形態１における、Ａ→ｐｔｂ１→ｐｔｃ１→Ｘの経路
のトランスミッションゲートｐｔｃ１と、Ｂ→ｐｔｃ２
→ｐｔａ１→Ｘの経路のトランスミッションゲートｐｔ
ｃ２とを共有化するとともに、Ａ→ｎｔｂ１→ｎｔｃ１
→Ｘの経路のトランスミッションゲートｎｔｃ１とＢ→
ｎｔｃ２→ｎｔａ１→Ｘの経路のトランスミッションゲ
ートｎｔｃ２を共有化してトランジスタ数を削減してい
る。
【００３０】回路の動作は、実施の形態１と同様であ
る。具体的には、各入力Ａ〜Ｃに関し、出力Ｙを駆動す
るインバータｉｎｖ１の入力であるノードＸに至る信号
伝達経路が２つずつ形成されている。すなわち、Ａ→ｐ
ｔｂ１→ｐｔｃ１→Ｘ、Ａ→ｎｔｂ１→ｎｔｃ１→Ｘ、
Ｂ→ｐｔａ１→ｐｔｃ１→Ｘ、Ｂ→ｎｔａ１→ｎｔｃ１
→Ｘ、Ｃ→ｐｔａ２→ｐｔｂ２→Ｘ、Ｃ→ｎｔａ２→ｎ
ｔｂ２→Ｘ、の６経路である。各経路はｎ型２個、又は
ｐ型２個の直列接続されたトランスミッションゲートか
ら構成されており、各トランスミッションゲートが導通
するか否かを制御するためのゲート端子には、伝達経路
の入力以外の２つの入力が接続されている。たとえば、
入力の組み合わせが（Ａ，Ｂ，Ｃ）＝（１，０，０）の
場合にはｐｔｂ１，ｐｔｂ２，ｐｔｃ１，ｎｔａ１，ｎ
ｔａ２が導通し、結局６つの信号伝達経路のうち、Ａ→
ｐｔｂ１→ｐｔｃ１→Ｘが活性化され、Ｘ＝１となる。
る。具体的には、各入力Ａ〜Ｃに関し、出力Ｙを駆動す
るインバータｉｎｖ１の入力であるノードＸに至る信号
伝達経路が２つずつ形成されている。すなわち、Ａ→ｐ
ｔｂ１→ｐｔｃ１→Ｘ、Ａ→ｎｔｂ１→ｎｔｃ１→Ｘ、
Ｂ→ｐｔａ１→ｐｔｃ１→Ｘ、Ｂ→ｎｔａ１→ｎｔｃ１
→Ｘ、Ｃ→ｐｔａ２→ｐｔｂ２→Ｘ、Ｃ→ｎｔａ２→ｎ
ｔｂ２→Ｘ、の６経路である。各経路はｎ型２個、又は
ｐ型２個の直列接続されたトランスミッションゲートか
ら構成されており、各トランスミッションゲートが導通
するか否かを制御するためのゲート端子には、伝達経路
の入力以外の２つの入力が接続されている。たとえば、
入力の組み合わせが（Ａ，Ｂ，Ｃ）＝（１，０，０）の
場合にはｐｔｂ１，ｐｔｂ２，ｐｔｃ１，ｎｔａ１，ｎ
ｔａ２が導通し、結局６つの信号伝達経路のうち、Ａ→
ｐｔｂ１→ｐｔｃ１→Ｘが活性化され、Ｘ＝１となる。
【００３１】この場合において、遅延の段数は実施の形
態１のものと同じであり、実施の形態１のものよりも素
子数が削減され、ノードＸの容量を低減でき、より高速
化・消費電力の低減が達成できる。また、入力端子Ｃの
入力負荷容量が、入力端子ＡやＢに比べて低減されるた
め、半導体集積回路の設計者が容量負荷を減らしたい信
号線を入力端子Ｃに接続することにより、この発明によ
る３入力の排他的否定論理和回路を用いる半導体集積回
路全体の高速化・消費電力の低減効果も期待できる。
態１のものと同じであり、実施の形態１のものよりも素
子数が削減され、ノードＸの容量を低減でき、より高速
化・消費電力の低減が達成できる。また、入力端子Ｃの
入力負荷容量が、入力端子ＡやＢに比べて低減されるた
め、半導体集積回路の設計者が容量負荷を減らしたい信
号線を入力端子Ｃに接続することにより、この発明によ
る３入力の排他的否定論理和回路を用いる半導体集積回
路全体の高速化・消費電力の低減効果も期待できる。
【００３２】なお、この実施の形態３の場合も実施の形
態２で示したものと同様に、駆動能力の弱いインバータ
を出力端子ＹとノードＸの間に挿入することにより貫通
電流を無くすことができる。
態２で示したものと同様に、駆動能力の弱いインバータ
を出力端子ＹとノードＸの間に挿入することにより貫通
電流を無くすことができる。
【００３３】実施の形態４．図６はこの発明の実施の形
態４における３入力排他的否定論理和回路の構成を示す
回路図である。この実施の形態では、図１に示す実施の
形態１における、Ａ→ｐｔｂ１→ｐｔｃ１→Ｘの経路の
トランスミッションゲートｐｔｃ１とＢ→ｐｔｃ２→ｐ
ｔａ１→Ｘの経路のトランスミッションゲートｐｔｃ２
とを共有化するとともにＢ→ｎｔｃ２→ｎｔａ１→Ｘの
経路のトランスミッションゲートｎｔａ１とＣ→ｎｔａ
２→ｎｔｂ２→Ｘの経路のトランスミッションゲートｎ
ｔａ２を共有化してトランジスタ数を削減している。こ
の場合の動作が図１に示す回路と同様になるのは実施の
形態３で説明したとおりである。この場合において、遅
延の段数は実施の形態１のものと同じであり、実施の形
態１のものよりも素子数が削減され、ノードＸの容量を
低減でき、より高速化・消費電力の低減が達成できる。
また、２つの入力端子Ａ及びＣの入力負荷容量が、（実
施の形態３で説明した場合の入力端子Ｃよりは大きい
が、）入力端子Ｂに比べて低減されるため、半導体集積
回路の設計者が容量負荷を減らしたい信号線を入力端子
ＡやＣに接続することにより、この発明による３入力排
他的否定論理和回路を用いる半導体集積回路全体の高速
化・消費電力の低減効果も期待できる。
態４における３入力排他的否定論理和回路の構成を示す
回路図である。この実施の形態では、図１に示す実施の
形態１における、Ａ→ｐｔｂ１→ｐｔｃ１→Ｘの経路の
トランスミッションゲートｐｔｃ１とＢ→ｐｔｃ２→ｐ
ｔａ１→Ｘの経路のトランスミッションゲートｐｔｃ２
とを共有化するとともにＢ→ｎｔｃ２→ｎｔａ１→Ｘの
経路のトランスミッションゲートｎｔａ１とＣ→ｎｔａ
２→ｎｔｂ２→Ｘの経路のトランスミッションゲートｎ
ｔａ２を共有化してトランジスタ数を削減している。こ
の場合の動作が図１に示す回路と同様になるのは実施の
形態３で説明したとおりである。この場合において、遅
延の段数は実施の形態１のものと同じであり、実施の形
態１のものよりも素子数が削減され、ノードＸの容量を
低減でき、より高速化・消費電力の低減が達成できる。
また、２つの入力端子Ａ及びＣの入力負荷容量が、（実
施の形態３で説明した場合の入力端子Ｃよりは大きい
が、）入力端子Ｂに比べて低減されるため、半導体集積
回路の設計者が容量負荷を減らしたい信号線を入力端子
ＡやＣに接続することにより、この発明による３入力排
他的否定論理和回路を用いる半導体集積回路全体の高速
化・消費電力の低減効果も期待できる。
【００３４】なお、この実施の形態４の場合も実施の形
態２で示したのと同様に、駆動能力の弱いインバータを
出力端子ＹとノードＸの間に挿入することにより貫通電
流を無くすことができる。
態２で示したのと同様に、駆動能力の弱いインバータを
出力端子ＹとノードＸの間に挿入することにより貫通電
流を無くすことができる。
【００３５】
【発明の効果】以上のように、請求項１記載の発明によ
れば、論理構成部の構成が、３つの入力信号各々と３入
力排他的論理和接点との間に、ゲート端子にローレベル
の信号が印加された場合にソース端子とドレイン端子が
導通状態になり、ゲート端子にハイレベルの信号が印加
された場合にソース端子とドレイン端子が非導通状態に
なる第１の導電型トランジスタ２個が直列接続された信
号経路１つずつと、ゲート端子にハイレベルの信号が印
加された場合にソース端子とドレイン端子が導通状態に
なり、ゲート端子にローレベルの信号が印加された場合
にソース端子とドレイン端子が非導通状態になる第２の
導電型トランジスタ２個が直列接続された信号経路１つ
ずつ、都合６つの信号経路を備え、第１乃至第２の導電
型トランジスタ２個が直列接続された信号経路の両端
は、片方のトランジスタのソース端子と他方のトランジ
スタのドレイン端子であって、前者のドレイン端子と後
者のソース端子が互いに接続されており、３つの入力信
号各々と３入力排他的論理和接点との間に形成されたそ
れぞれの信号経路を構成する２つの第１乃至第２の導電
型トランジスタのゲート端子には、その信号経路の片端
に接続されている３つの入力信号の中の１つ以外の２つ
の入力信号が１つずつそれぞれ接続されるように構成し
たので、排他的論理和回路を低消費電力で高速動作を少
ない素子数で実現できる効果がある。
れば、論理構成部の構成が、３つの入力信号各々と３入
力排他的論理和接点との間に、ゲート端子にローレベル
の信号が印加された場合にソース端子とドレイン端子が
導通状態になり、ゲート端子にハイレベルの信号が印加
された場合にソース端子とドレイン端子が非導通状態に
なる第１の導電型トランジスタ２個が直列接続された信
号経路１つずつと、ゲート端子にハイレベルの信号が印
加された場合にソース端子とドレイン端子が導通状態に
なり、ゲート端子にローレベルの信号が印加された場合
にソース端子とドレイン端子が非導通状態になる第２の
導電型トランジスタ２個が直列接続された信号経路１つ
ずつ、都合６つの信号経路を備え、第１乃至第２の導電
型トランジスタ２個が直列接続された信号経路の両端
は、片方のトランジスタのソース端子と他方のトランジ
スタのドレイン端子であって、前者のドレイン端子と後
者のソース端子が互いに接続されており、３つの入力信
号各々と３入力排他的論理和接点との間に形成されたそ
れぞれの信号経路を構成する２つの第１乃至第２の導電
型トランジスタのゲート端子には、その信号経路の片端
に接続されている３つの入力信号の中の１つ以外の２つ
の入力信号が１つずつそれぞれ接続されるように構成し
たので、排他的論理和回路を低消費電力で高速動作を少
ない素子数で実現できる効果がある。
【００３６】請求項２記載の発明によれば、論理構成部
を構成する、前記第１の導電型トランジスタ２個が直列
接続された信号経路３つ、及び、前記第２の導電型トラ
ンジスタ２個が直列接続された信号経路３つが、全て個
別のトランジスタで構成したので、排他的否定論理和回
路を低消費電力で高速動作を少ない素子数で実現できる
効果がある。
を構成する、前記第１の導電型トランジスタ２個が直列
接続された信号経路３つ、及び、前記第２の導電型トラ
ンジスタ２個が直列接続された信号経路３つが、全て個
別のトランジスタで構成したので、排他的否定論理和回
路を低消費電力で高速動作を少ない素子数で実現できる
効果がある。
【００３７】請求項３記載の発明によれば、論理構成部
を構成する、第１の導電型トランジスタ２個が直列接続
された信号経路３つの中の２つの信号経路が、２つの信
号経路各々の片端に接続されていない３つの入力信号の
中の１つの入力信号がゲート端子に接続されている、第
１の導電型トランジスタ１個を共有していて、共有され
ている第１の導電性トランジスタ１個のドレイン端子
が、３入力排他的論理和接点と接続されている、もしく
は、第２の導電型トランジスタ２個が直列接続された信
号経路３つの中の２つの信号経路が、２つの信号経路各
々の片端に接続されていない３つの入力信号の中の１つ
の入力信号がゲート端子に接続されている、第２の導電
型トランジスタ１個を共有していて、共有されている第
２の導電型トランジスタ１個のドレイン端子が、３入力
排他的論理和接点と接続するように構成したので、さら
に、少ない素子数とすることができるとともに入力負荷
容量を低減でき、より高速化を実現することができる効
果がある。
を構成する、第１の導電型トランジスタ２個が直列接続
された信号経路３つの中の２つの信号経路が、２つの信
号経路各々の片端に接続されていない３つの入力信号の
中の１つの入力信号がゲート端子に接続されている、第
１の導電型トランジスタ１個を共有していて、共有され
ている第１の導電性トランジスタ１個のドレイン端子
が、３入力排他的論理和接点と接続されている、もしく
は、第２の導電型トランジスタ２個が直列接続された信
号経路３つの中の２つの信号経路が、２つの信号経路各
々の片端に接続されていない３つの入力信号の中の１つ
の入力信号がゲート端子に接続されている、第２の導電
型トランジスタ１個を共有していて、共有されている第
２の導電型トランジスタ１個のドレイン端子が、３入力
排他的論理和接点と接続するように構成したので、さら
に、少ない素子数とすることができるとともに入力負荷
容量を低減でき、より高速化を実現することができる効
果がある。
【００３８】請求項４記載の発明によれば、論理構成部
を構成する、第１の導電型トランジスタ２個が直列接続
された信号経路３つの中の２つの信号経路が、２つの信
号経路各々の片端に接続されていない３つの入力信号の
中の１つの入力信号がゲート端子に接続されている、第
１の導電型トランジスタ１個を共有し、かつ、第２の導
電型トランジスタ２個が直列接続された信号経路３つの
中の２つの信号経路が、２つの信号経路各々の片端に接
続されていない３つの入力信号の中の１つの入力信号が
ゲート端子に接続されている、第２の導電型トランジス
タ１個を共有しており、共有されている第１の導電型ト
ランジスタのゲート端子に接続されている入力信号と、
共有されている第２の導電型トランジスタのゲート端子
に接続されている入力信号とが同じとなるように構成し
たので、さらに少ない素子数とすることができるととも
に入力負荷容量を低減でき、より高速化を実現すること
ができる効果がある。
を構成する、第１の導電型トランジスタ２個が直列接続
された信号経路３つの中の２つの信号経路が、２つの信
号経路各々の片端に接続されていない３つの入力信号の
中の１つの入力信号がゲート端子に接続されている、第
１の導電型トランジスタ１個を共有し、かつ、第２の導
電型トランジスタ２個が直列接続された信号経路３つの
中の２つの信号経路が、２つの信号経路各々の片端に接
続されていない３つの入力信号の中の１つの入力信号が
ゲート端子に接続されている、第２の導電型トランジス
タ１個を共有しており、共有されている第１の導電型ト
ランジスタのゲート端子に接続されている入力信号と、
共有されている第２の導電型トランジスタのゲート端子
に接続されている入力信号とが同じとなるように構成し
たので、さらに少ない素子数とすることができるととも
に入力負荷容量を低減でき、より高速化を実現すること
ができる効果がある。
【００３９】請求項５記載の発明によれば、論理構成部
を構成する、第１の導電型トランジスタ２個が直列接続
された信号経路３つの中に２つの信号経路が、２つの信
号経路各々の片端に接続されていない３つの入力信号の
中の１つの入力信号がゲート端子に接続されている、第
１の導電型トランジスタ１個を共有し、かつ、第２の導
電型トランジスタ２個が直列接続された信号経路３つの
中の２つの信号経路が、該２つの信号経路各々の片端に
接続されていない３つの入力信号の中の１つの入力信号
がゲート端子に接続されている、第２の導電型トランジ
スタ１個を共有しており、共有されている第１の導電型
トランジスタのゲート端子に接続されている入力信号
と、共有されている第２の導電型トランジスタのゲート
端子に接続されている入力信号とが異なるように構成し
たので、特定の入力信号の容量負荷を減少させることが
でき、少ない素子数で高速化を実現することができる効
果がある。
を構成する、第１の導電型トランジスタ２個が直列接続
された信号経路３つの中に２つの信号経路が、２つの信
号経路各々の片端に接続されていない３つの入力信号の
中の１つの入力信号がゲート端子に接続されている、第
１の導電型トランジスタ１個を共有し、かつ、第２の導
電型トランジスタ２個が直列接続された信号経路３つの
中の２つの信号経路が、該２つの信号経路各々の片端に
接続されていない３つの入力信号の中の１つの入力信号
がゲート端子に接続されている、第２の導電型トランジ
スタ１個を共有しており、共有されている第１の導電型
トランジスタのゲート端子に接続されている入力信号
と、共有されている第２の導電型トランジスタのゲート
端子に接続されている入力信号とが異なるように構成し
たので、特定の入力信号の容量負荷を減少させることが
でき、少ない素子数で高速化を実現することができる効
果がある。
【００４０】請求項６記載の発明によれば、否定論理を
出力する該駆動部の中に、該駆動部の出力を入力とし、
該駆動部の入力を出力とする帰還用の否定論理回路を含
むように構成したので、貫通電流を防止でき、さらに低
消費電力化を達成することができる効果がある。
出力する該駆動部の中に、該駆動部の出力を入力とし、
該駆動部の入力を出力とする帰還用の否定論理回路を含
むように構成したので、貫通電流を防止でき、さらに低
消費電力化を達成することができる効果がある。
【図１】 この発明の実施の形態１の３入力排他的否定
論理和回路を示す回路図である。
論理和回路を示す回路図である。
【図２】 図１に示す３入力排他的否定論理和回路の動
作を説明するための図である。
作を説明するための図である。
【図３】 図１に示す３入力排他的否定論理和回路の動
作を説明するための図である。
作を説明するための図である。
【図４】 この発明の実施の形態２の３入力排他的否定
論理和回路を示す回路図である。
論理和回路を示す回路図である。
【図５】 この発明の実施の形態３の３入力排他的否定
論理和回路を示す回路図である。
論理和回路を示す回路図である。
【図６】 この発明の実施の形態４の３入力排他的否定
論理和回路を示す回路図である。
論理和回路を示す回路図である。
【図７】 ３入力の排他的否定論理和演算の真理値表を
示す図である。
示す図である。
【図８】 従来の２つの２入力排他的論理和回路を用い
て３入力の排他的否定論理和回路を構成した場合の構成
を示す図である。
て３入力の排他的否定論理和回路を構成した場合の構成
を示す図である。
【図９】 図８の３入力の排他的否定論理和回路の詳細
構成を示す図である。
構成を示す図である。
【図１０】 図９の素子数を減らした場合の従来の３入
力の排他的否定論理和回路の回路図である。
力の排他的否定論理和回路の回路図である。
【図１１】 定常的な貫通電流が流れないように図１０
の回路を改良した従来の３入力の排他的論理和回路を示
す図である。
の回路を改良した従来の３入力の排他的論理和回路を示
す図である。
ｐｔａ１，ｐｔａ２，ｐｔｂ１，ｐｔｂ２，ｐｔｃ１，
ｐｔｃ２ ｐ型のトランスミッションゲート、ｎｔａ
１，ｎｔａ２，ｎｔｂ１，ｎｔｂ２，ｎｔｃ１，ｎｔｃ
２ ｎ型のトランスミッションゲート、ｉｎｖ１ イン
バータ、ｉｎｖ２インバータ、Ａ，Ｂ，Ｃ 入力端子、
Ｘ 中間ノード、Ｙ 出力端子。
ｐｔｃ２ ｐ型のトランスミッションゲート、ｎｔａ
１，ｎｔａ２，ｎｔｂ１，ｎｔｂ２，ｎｔｃ１，ｎｔｃ
２ ｎ型のトランスミッションゲート、ｉｎｖ１ イン
バータ、ｉｎｖ２インバータ、Ａ，Ｂ，Ｃ 入力端子、
Ｘ 中間ノード、Ｙ 出力端子。
Claims (6)
- 【請求項１】 ３つの入力信号を入力とし、該３つの入
力の排他的論理和を得る論理構成部と、否定論理を出力
する駆動部から構成され、該論理構成部と該駆動部が３
入力排他的論理和接点を介して接続されている３入力排
他的否定論理和回路であって、該論理構成部の構成が、
該３つの入力信号各々と該３入力排他的論理和接点との
間に、ゲート端子にローレベルの信号が印加された場合
にソース端子とドレイン端子が導通状態になり、ゲート
端子にハイレベルの信号が印加された場合にソース端子
とドレイン端子が非導通状態になる第１の導電型トラン
ジスタ２個が直列接続された信号経路１つずつと、ゲー
ト端子にハイレベルの信号が印加された場合にソース端
子とドレイン端子が導通状態になり、ゲート端子にロー
レベルの信号が印加された場合にソース端子とドレイン
端子が非導通状態になる第２の導電型トランジスタ２個
が直列接続された信号経路１つずつ、都合６つの信号経
路を備え、前記第１乃至第２の導電型トランジスタ２個
が直列接続された信号経路の両端は、片方のトランジス
タのソース端子と他方のトランジスタのドレイン端子で
あって、前者のドレイン端子と後者のソース端子が互い
に接続されており、該３つの入力信号各々と該３入力排
他的論理和接点との間に形成されたそれぞれの信号経路
を構成する２つの第１乃至第２の導電型トランジスタの
ゲート端子には、その信号経路の片端に接続されている
該３つの入力信号の中の１つ以外の２つの入力信号が１
つずつそれぞれ接続されていることを特徴とする３入力
排他的否定論理和回路。 - 【請求項２】 前記論理構成部を構成する、前記第１の
導電型トランジスタ２個が直列接続された信号経路３
つ、及び、前記第２の導電型トランジスタ２個が直列接
続された信号経路３つが、全て個別のトランジスタで構
成されていることを特徴とする請求項１記載の３入力排
他的否定論理和回路。 - 【請求項３】 前記論理構成部を構成する、前記第１の
導電型トランジスタ２個が直列接続された信号経路３つ
の中の２つの信号経路が、該２つの信号経路各々の片端
に接続されていない前記３つの入力信号の中の１つの入
力信号がゲート端子に接続されている、第１の導電型ト
ランジスタ１個を共有していて、該共有されている第１
の導電性トランジスタ１個のドレイン端子が、前記３入
力排他的論理和接点と接続されている、もしくは、前記
第２の導電型トランジスタ２個が直列接続された信号経
路３つの中の２つの信号経路が、該２つの信号経路各々
の片端に接続されていない前記３つの入力信号の中の１
つの入力信号がゲート端子に接続されている、第２の導
電型トランジスタ１個を共有していて、該共有されてい
る第２の導電型トランジスタ１個のドレイン端子が、前
記３入力排他的論理和接点と接続されていることを特徴
とする請求項１記載の３入力排他的否定論理和回路。 - 【請求項４】 前記論理構成部を構成する、前記第１の
導電型トランジスタ２個が直列接続された信号経路３つ
の中の２つの信号経路が、該２つの信号経路各々の片端
に接続されていない前記３つの入力信号の中の１つの入
力信号がゲート端子に接続されている、第１の導電型ト
ランジスタ１個を共有し、かつ、前記第２の導電型トラ
ンジスタ２個が直列接続された信号経路３つの中の２つ
の信号経路が、該２つの信号経路各々の片端に接続され
ていない前記３つの入力信号の中の１つの入力信号がゲ
ート端子に接続されている、第２の導電型トランジスタ
１個を共有しており、該共有されている第１の導電型ト
ランジスタのゲート端子に接続されている入力信号と、
該共有されている第２の導電型トランジスタのゲート端
子に接続されている入力信号とが同じであることを特徴
とする請求項３記載の３入力排他的否定論理和回路。 - 【請求項５】 前記論理構成部を構成する、前記第１の
導電型トランジスタ２個が直列接続された信号経路３つ
の中の２つの信号経路が、該２つの信号経路各々の片端
に接続されていない前記３つの入力信号の中の１つの入
力信号がゲート端子に接続されている、第１の導電型ト
ランジスタ１個を共有し、かつ、前記第２の導電型トラ
ンジスタ２個が直列接続された信号経路３つの中の２つ
の信号経路が、該２つの信号経路各々の片端に接続され
ていない前記３つの入力信号の中の１つの入力信号がゲ
ート端子に接続されている、第２の導電型トランジスタ
１個を共有しており、該共有されている第１の導電型ト
ランジスタのゲート端子に接続されている入力信号と、
該共有されている第２の導電型トランジスタのゲート端
子に接続されている入力信号とが異なることを特徴とす
る請求項３項記載の３入力排他的否定論理和回路。 - 【請求項６】 前記否定論理を出力する該駆動部の中
に、該駆動部の出力を入力とし、該駆動部の入力を出力
とする帰還用の否定論理回路を含んでいることを特徴と
する請求項１から請求項５のうちのいずれか１項記載の
３入力排他的否定論理和回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9106399A JPH10303737A (ja) | 1997-04-23 | 1997-04-23 | ３入力排他的否定論理和回路 |
| US08/931,891 US5936427A (en) | 1997-04-23 | 1997-09-17 | Three-input exclusive NOR circuit |
| KR1019970047865A KR100271012B1 (ko) | 1997-04-23 | 1997-09-20 | 3입력 배타적 부정논리합회로 |
| DE19752627A DE19752627C2 (de) | 1997-04-23 | 1997-11-27 | Exklusiv-NOR-Schaltung mit drei Eingängen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9106399A JPH10303737A (ja) | 1997-04-23 | 1997-04-23 | ３入力排他的否定論理和回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10303737A true JPH10303737A (ja) | 1998-11-13 |
Family
ID=14432621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9106399A Pending JPH10303737A (ja) | 1997-04-23 | 1997-04-23 | ３入力排他的否定論理和回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5936427A (ja) |
| JP (1) | JPH10303737A (ja) |
| KR (1) | KR100271012B1 (ja) |
| DE (1) | DE19752627C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006148805A (ja) * | 2004-11-24 | 2006-06-08 | Nec Electronics Corp | 論理回路 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3468402B2 (ja) * | 1997-12-26 | 2003-11-17 | シャープ株式会社 | パストランジスタ回路 |
| US6356112B1 (en) | 2000-03-28 | 2002-03-12 | Translogic Technology, Inc. | Exclusive or/nor circuit |
| CN100401086C (zh) * | 2002-07-08 | 2008-07-09 | Nxp股份有限公司 | 具有测试单元的电子电路 |
| US7298171B2 (en) * | 2005-07-08 | 2007-11-20 | United Memories, Inc. | Layout area efficient, high speed, dynamic multi-input exclusive or (XOR) and exclusive NOR (XNOR) logic gate circuit designs for integrated circuit devices |
| US11152942B2 (en) * | 2019-11-29 | 2021-10-19 | Samsung Electronics Co., Ltd. | Three-input exclusive NOR/OR gate using a CMOS circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4559609A (en) * | 1983-02-07 | 1985-12-17 | At&T Bell Laboratories | Full adder using transmission gates |
| US4575648A (en) * | 1983-12-23 | 1986-03-11 | At&T Bell Laboratories | Complementary field effect transistor EXCLUSIVE OR logic gates |
| US4749887A (en) * | 1987-06-22 | 1988-06-07 | Ncr Corporation | 3-input Exclusive-OR gate circuit |
| US4888499A (en) * | 1988-10-19 | 1989-12-19 | Ncr Corporation | Three input exclusive OR-NOR gate circuit |
| JP3496103B2 (ja) * | 1995-04-18 | 2004-02-09 | 株式会社ルネサステクノロジ | ３入力排他的否定論理和回路 |
-
1997
- 1997-04-23 JP JP9106399A patent/JPH10303737A/ja active Pending
- 1997-09-17 US US08/931,891 patent/US5936427A/en not_active Expired - Fee Related
- 1997-09-20 KR KR1019970047865A patent/KR100271012B1/ko not_active IP Right Cessation
- 1997-11-27 DE DE19752627A patent/DE19752627C2/de not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006148805A (ja) * | 2004-11-24 | 2006-06-08 | Nec Electronics Corp | 論理回路 |
| JP4587788B2 (ja) * | 2004-11-24 | 2010-11-24 | ルネサスエレクトロニクス株式会社 | 論理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5936427A (en) | 1999-08-10 |
| KR19980079375A (ko) | 1998-11-25 |
| DE19752627C2 (de) | 2001-11-29 |
| KR100271012B1 (ko) | 2000-11-01 |
| DE19752627A1 (de) | 1998-11-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Zhang et al. | A novel hybrid pass logic with static CMOS output drive full-adder cell | |
| US4797580A (en) | Current-mirror-biased pre-charged logic circuit | |
| US6087886A (en) | Hybrid dual threshold transistor multiplexer | |
| US4663584A (en) | Intermediate potential generation circuit | |
| US6060910A (en) | Dynamic logic circuit | |
| Mahmoud et al. | A 10-transistor low-power high-speed full adder cell | |
| US20040178828A1 (en) | Circuit for transforming a differential mode signal into a single ended signal with reduced standby current consumption | |
| US4577124A (en) | CMOS Logic circuit | |
| JP2982196B2 (ja) | 異電源インターフェース回路 | |
| JP2003309462A (ja) | レベルシフト回路 | |
| EP1236278A1 (en) | Method and apparatus for an n-nary logic circuit | |
| KR19980024776A (ko) | 동기형 반도체논리회로 | |
| CA2240288C (en) | Energy economized pass-transistor logic circuit and full adder using the same | |
| JP3436400B2 (ja) | 半導体集積回路装置 | |
| US6437602B1 (en) | Fully dynamic logic network circuits | |
| JPH10303737A (ja) | ３入力排他的否定論理和回路 | |
| JPH0556048B2 (ja) | ||
| WO2001056084A1 (en) | Low power dissipation mos jam latch | |
| Bellaouar et al. | Low-power CMOS/BiCMOS drivers and receivers for on-chip interconnects | |
| JPH0637601A (ja) | 低電力消費のスタチックなエッジトリガされたｄフリップ−フロップ | |
| JPH05890B2 (ja) | ||
| JPWO2006087845A1 (ja) | レベルシフト回路及びこれを備えた半導体集積回路 | |
| JPH05235743A (ja) | 論理回路およびそれを用いたデータ処理装置 | |
| JP2903885B2 (ja) | Ｃｍｏｓ出力バッファ回路 | |
| JP4766813B2 (ja) | Ｎ−ｎａｒｙ論理回路のための方法および装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20060320 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061130 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20061207 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070205 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070313 |
|
| A521 | Written amendment |
Effective date: 20070510 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070612 |
|
| A521 | Written amendment |
Effective date: 20070810 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Effective date: 20070824 Free format text: JAPANESE INTERMEDIATE CODE: A911 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070921 |
|
| A61 | First payment of annual fees (during grant procedure) |
Effective date: 20071002 Free format text: JAPANESE INTERMEDIATE CODE: A61 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20101012 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111012 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |