[go: up one dir, main page]

JPH10289973A - リードフレームの表面処理方法 - Google Patents

リードフレームの表面処理方法

Info

Publication number
JPH10289973A
JPH10289973A JP9917897A JP9917897A JPH10289973A JP H10289973 A JPH10289973 A JP H10289973A JP 9917897 A JP9917897 A JP 9917897A JP 9917897 A JP9917897 A JP 9917897A JP H10289973 A JPH10289973 A JP H10289973A
Authority
JP
Japan
Prior art keywords
lead frame
layer
plating
plating layer
sealing resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9917897A
Other languages
English (en)
Inventor
Toshihiko Minami
俊彦 南
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP9917897A priority Critical patent/JPH10289973A/ja
Publication of JPH10289973A publication Critical patent/JPH10289973A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors

Landscapes

  • Laminated Bodies (AREA)
  • Other Surface Treatments For Metallic Materials (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 信頼性の高いパッケージを得るために好適な
リードフレームの表面処理方法を提供することを目的と
する。 【解決手段】 ダイパッド部を有するリードフレーム素
材上に最外層がAu層4となるようにメッキ処理を施す
メッキ処理工程と、樹脂封止時に封止樹脂と接触するA
u層4上に相対的に封止樹脂と密着性が良い材料の層5
を形成する層形成工程とを具備することを特徴としてい
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体素子を搭載
したパッケージの製造に用いられるリードフレームの表
面処理方法に関する。
【0002】
【従来の技術】IC等の半導体素子をリードフレーム上
に搭載して半導体素子を樹脂封止してなるパッケージの
製造においては、まず、Cu等からなるリードフレーム
素材に必要に応じて所定の表面処理を施し、そのリード
フレームのダイパッド上に半導体素子をAgペーストを
用いてダイボンディングし、半導体素子の電極パッドと
インナーリードとをワイヤボンディングし、その後半導
体素子を樹脂封止する。
【0003】通常、樹脂封止前のリードフレームにおい
ては、半導体素子表面に電極材料であるAlやパッシベ
ーション膜の材料が露出しており、リードフレームのイ
ンナーリード部の表裏面やダイパッド部の裏面(半導体
素子搭載面と反対側の面)にはCuが露出している。
【0004】このような半導体素子を搭載したリードフ
レームを樹脂封止してパッケージを作製し、このパッケ
ージをリフロー工程に供する場合、リードフレーム上に
露出したAlやパッシベーション膜の材料、Cuと封止
樹脂との間の密着性が比較的良いので、別段問題は生じ
ない。
【0005】
【発明が解決しようとする課題】しかしながら、リード
フレーム素材への表面処理において、複数のメッキ処理
がなされ、結果としてAu層が最外層となる場合には、
樹脂封止してもAuと封止樹脂との間の密着性が悪いた
めにAuと封止樹脂との間で湿気を吸収してしまう。こ
のように吸湿した部分を有するリードフレームを用いて
パッケージを作製し、このパッケージをリフロー工程に
供すると、パッケージに膨れやクラックが発生する、い
わゆるポップコーン現象が起こる。このようなパッケー
ジは信頼性に欠け、電気部品として使用できないものと
なる。
【0006】本発明はかかる点に鑑みてなされたもので
あり、信頼性の高いパッケージを得るために好適なリー
ドフレームの表面処理方法を提供することを目的とす
る。
【0007】
【課題を解決するための手段】上記課題を解決するため
に、以下の手段を講じた。本発明は、半導体素子を搭載
して樹脂封止する際に使用されるリードフレームのメッ
キ方法であって、ダイパッド部を有するリードフレーム
素材上に最外層がAu層となるようにメッキ処理を施す
メッキ処理工程と、樹脂封止時に封止樹脂と接触するA
u層上に相対的に封止樹脂と密着性が良い材料の層を形
成する層形成工程とを具備することを特徴とするリード
フレームの表面処理方法を提供する。
【0008】この構成によれば、Au層上に相対的に封
止樹脂の材料と密着性が良い材料の層を形成するので、
Auと封止樹脂とが直接接触することがなく、封止樹脂
の材料と密着性が良い材料と封止樹脂とが接触するの
で、樹脂封止後にリードフレームと封止樹脂との間で吸
湿が起こることを防止する。これにより、リフロー工程
におけるパッケージのポップコーン現象の発生を回避す
ることができる。
【0009】
【発明の実施の形態】以下、本発明のリードフレームの
表面処理方法を添付図面を参照して詳細に説明する。本
発明のリードフレームの表面処理方法は、ダイパッド部
を有するリードフレーム素材上に最外層がAu層となる
ようにメッキ処理を施すメッキ処理工程と、樹脂封止時
に封止樹脂と接触するAu層上に相対的に封止樹脂の材
料と密着性が良い材料の層を形成する層形成工程とを具
備することを特徴としている。
【0010】本発明において、リードフレーム素材とし
ては、Cu材,42アロイ材等を挙げることができる。
また、相対的に封止樹脂と密着性が良い材料としては、
Cu,Ni,Pd等を挙げることができる。また、層形
成工程としては、メッキ処理工程、蒸着工程等を挙げる
ことができる。特に、層形成工程としては、Cuメッキ
処理工程であることが好ましい。この場合、Cuメッキ
処理工程における条件については、通常の条件を採用す
ることができる。なお、本発明において、封止樹脂と密
着性が良いとは、例えば120℃、85%RHで90日
間放置しても半田付け時にポップコーン現象での欠陥が
ないことを意味する。
【0011】なお、形成された層は、相対的に封止樹脂
と密着性が良い材料が存在していれば良いので、非孔質
であっても、多孔質(ポーラス)であっても良い。ま
た、形成された層の厚さには制限はない。
【0012】本発明において、層形成工程において層形
成を行う領域は、封止樹脂と接触する領域、すなわちダ
イパッド部裏面(半導体素子搭載面と反対の面)及びイ
ンナーリード部両面を含むパッケージエリアに設定す
る。特に、Au層が比較的広いダイパッド部裏面に層形
成することが好ましい。
【0013】本発明において、リードフレーム素材上に
最外層がAu層となるようにメッキ処理を施すメッキ処
理工程においては、最外層がAu層となるような処理で
あれば、リードフレーム素材上に複数のメッキ処理を施
しても良い。例えば、リードフレーム素材と最外層であ
るAu層との間にNiメッキ層、Pdメッキ層等を設け
ても良い。この場合、中間の層の順序や厚さに制限はな
い。
【0014】本発明において、封止樹脂としては、エポ
キシ樹脂、ポリイミド樹脂、フェノール樹脂、シリコー
ン樹脂等を挙げることができる。
【0015】次に、本発明の効果を明確にするために行
った実施例について説明する。まず、図1に示すような
ダイパッド部1a及びインナーリード部1bを有するC
u製のリードフレーム素材1全面にNiメッキ処理を施
してリードフレーム素材1上に厚さ1.0μmのNiメ
ッキ層を形成した。この場合のNiメッキ処理は、リー
ドフレーム素材1を処理液に浸漬して通電した状態で4
0〜50℃、5分で行った。なお、前記条件は、形成す
るNiメッキ層の厚さや処理液の濃度に応じて適宜変更
する。
【0016】次いで、Niメッキ層を有するリードフレ
ーム素材1全面にPdメッキ処理を施してNiメッキ層
上に厚さ0.1μmのPdメッキ層を形成した。この場
合のPdメッキ処理は、Niメッキ層を有するリードフ
レーム素材を処理液に浸漬して通電した状態で60℃、
1分で行った。なお、前記条件は、形成するPdメッキ
層の厚さや処理液の濃度に応じて適宜変更する。
【0017】次いで、Niメッキ層及びPdメッキ層を
有するリードフレーム素材1全面にAuメッキ処理を施
してPdメッキ層上に厚さ0.005μmのAuメッキ
層を形成した。この場合のAuメッキ処理は、Niメッ
キ層及びPdメッキ層を有するリードフレーム素材を処
理液に浸漬して通電した状態で40℃、0.5分で行っ
た。なお、前記条件は、形成するAuメッキ層の厚さや
処理液の濃度に応じて適宜変更する。
【0018】次いで、Niメッキ層、Pdメッキ層、及
びAuメッキ層を有するリードフレーム素材1のダイパ
ッド部1aの裏面及びインナーリード部1bの両面にス
ポットCuメッキ処理を施してAuメッキ層上に厚さ
1.0μmのCuメッキ層を形成した。この場合のCu
メッキ処理は、Niメッキ層、Pdメッキ層、及びAu
メッキ層を有するリードフレーム素材を処理液に浸漬し
て通電した状態で60℃、3分で行った。なお、前記条
件は、形成するCuメッキ層の厚さや処理液の濃度に応
じて適宜変更する。このCuメッキ層は、相対的に封止
樹脂と密着性が良い材料の層である。
【0019】このようにして得られたリードフレームの
ダイパッド部の裏面及びインナーリード部の両面は、そ
れぞれ図2に示すように、リードフレーム素材1上に、
Niメッキ層2、Pdメッキ層3、Auメッキ層4、及
びCuメッキ層5が順次形成された構成を有している。
【0020】次いで、図3に示すように、得られたリー
ドフレーム6ダイパッド部にAgペースト7を供給し、
その上に半導体素子であるチップ8を搭載し、チップ8
の電極パッド(図示せず)とリードフレーム6のインナ
ーリード部との間をワイヤ9を用いてワイヤボンディン
グし、封止樹脂10により樹脂封止してパッケージを作
製した。なお、樹脂封止は図1に示すモールドエリアX
に対して行った。
【0021】このようにして作製されたパッケージをプ
リント配線板に搭載してリフロー工程に供したところ、
封止樹脂10とCuメッキ層5との間の密着性が良好で
あるために、両者の間に湿気が吸収されておらず、ポッ
プコーン現象は確認されず、プリント配線板上にパッケ
ージを良好に実装することができた。なお、リードフレ
ームのダイパッド部の表面には、Cuメッキ層5が形成
されていないが、電極材料であるAlやパッシベーショ
ン膜の材料が露出しており、封止樹脂と密着性が良好で
あるので、吸湿によるポップコーン現象は起こらない。
【0022】実際に、本発明の表面処理方法で得られた
リードフレームを用いて作製されたパッケージは、最外
層のAuメッキ層上にCuメッキ層を設けないで得られ
たリードフレームを用いて作製されたパッケージに比べ
てポップコーン現象による不良率が100%程度低減さ
れた。
【0023】上記実施形態においては、相対的に封止樹
脂と密着性が良好である層としてCuメッキ層を用いた
場合について説明しているが、本発明はこれに限定され
ず、相対的に封止樹脂と密着性が良好である層としてN
iメッキ層、Pdメッキ層等のメッキ層や蒸着等の方法
で形成された層を用いた場合にも同様に適用することが
できる。
【0024】上記実施形態においては、Cu製リードフ
レーム素材上にNiメッキ層、Pdメッキ層、及びAu
メッキ層を設けた場合について説明しているが、本発明
はこれに限定されず、リードフレーム素材として、42
アロイ材等を用いても良く、Auメッキ層の下地層とし
て、Ni層等を用いても良い。また、下地層の形成順序
の特に制限されない。
【0025】
【発明の効果】以上説明したように本発明のリードフレ
ームの表面処理方法によれば、ダイパッド部を有するリ
ードフレーム素材上に最外層がAu層となるようにメッ
キ処理を施し、樹脂封止時に封止樹脂と接触するAu層
上に相対的に封止樹脂と密着性が良い材料の層を形成す
るので、Auと封止樹脂とが直接接触することがなく、
封止樹脂の材料と密着性が良い材料と封止樹脂とが接触
する。これにより、樹脂封止後にリードフレームと封止
樹脂との間で吸湿が起こることを防止し、リフロー工程
におけるパッケージのポップコーン現象の発生を回避す
ることができる。
【図面の簡単な説明】
【図1】半導体素子を搭載したパッケージの製造に用い
られるリードフレームを示す平面図である。
【図2】本発明の表面処理を施したリードフレームを示
す断面図である。
【図3】本発明の表面処理を施したリードフレームに半
導体素子を搭載し、樹脂封止してなるパッケージを示す
断面図である。
【符号の説明】
1…リードフレーム素材、1a…ダイパッド部、1b…
インナーリード部、2…Niメッキ層、3…Pdメッキ
層、4…Auメッキ層、5…Cuメッキ層、6…リード
フレーム、7…Agペースト、8…チップ、9…ワイ
ヤ、10…封止樹脂。

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 半導体素子を搭載して樹脂封止する際に
    使用されるリードフレームのメッキ方法であって、ダイ
    パッド部を有するリードフレーム素材上に最外層がAu
    層となるようにメッキ処理を施すメッキ処理工程と、樹
    脂封止時に封止樹脂と接触するAu層上に相対的に封止
    樹脂と密着性が良い材料の層を形成する層形成工程とを
    具備することを特徴とするリードフレームの表面処理方
    法。
  2. 【請求項2】 少なくとも前記ダイパッド部の半導体素
    子搭載面と反対の面に前記Cuメッキ処理を施すことを
    特徴とする請求項1に記載のリードフレームの表面処理
    方法。
  3. 【請求項3】 メッキ処理工程は、リードフレーム素材
    上に複数のメッキ処理を施す工程であることを特徴とす
    る請求項1または請求項2に記載のリードフレームの表
    面処理方法。
JP9917897A 1997-04-16 1997-04-16 リードフレームの表面処理方法 Pending JPH10289973A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9917897A JPH10289973A (ja) 1997-04-16 1997-04-16 リードフレームの表面処理方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9917897A JPH10289973A (ja) 1997-04-16 1997-04-16 リードフレームの表面処理方法

Publications (1)

Publication Number Publication Date
JPH10289973A true JPH10289973A (ja) 1998-10-27

Family

ID=14240406

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9917897A Pending JPH10289973A (ja) 1997-04-16 1997-04-16 リードフレームの表面処理方法

Country Status (1)

Country Link
JP (1) JPH10289973A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6376901B1 (en) * 1999-06-08 2002-04-23 Texas Instruments Incorporated Palladium-spot leadframes for solder plated semiconductor devices and method of fabrication
JP2007063042A (ja) * 2005-08-30 2007-03-15 Hitachi Metals Ltd セラミクス基板およびセラミクス基板を用いた電子部品
US10048750B2 (en) 2013-08-30 2018-08-14 Beijing Zhigu Rui Tuo Tech Co., Ltd Content projection system and content projection method

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6376901B1 (en) * 1999-06-08 2002-04-23 Texas Instruments Incorporated Palladium-spot leadframes for solder plated semiconductor devices and method of fabrication
JP2007063042A (ja) * 2005-08-30 2007-03-15 Hitachi Metals Ltd セラミクス基板およびセラミクス基板を用いた電子部品
US10048750B2 (en) 2013-08-30 2018-08-14 Beijing Zhigu Rui Tuo Tech Co., Ltd Content projection system and content projection method

Similar Documents

Publication Publication Date Title
US8003444B2 (en) Semiconductor device and manufacturing method thereof
KR960002495B1 (ko) 개량된 리드를 갖는 반도체장치
JP3062086B2 (ja) Icパッケージ
JP3760075B2 (ja) 半導体パッケージ用リードフレーム
JPH07169901A (ja) 集積回路パッケージとリードフレーム
US6664175B2 (en) Method of forming ruthenium interconnect for an integrated circuit
JP3150926B2 (ja) 集積回路パッケージのリードフレーム及びその製造方法
JPH10163401A (ja) リードフレーム、半導体パッケージ及び半導体パッケージの製造方法
JP4032063B2 (ja) 半導体装置の製造方法
JP2009141274A (ja) 半導体装置およびその製造方法、ならびに半導体装置用基板およびその製造方法
US7125750B2 (en) Leadframe with enhanced encapsulation adhesion
JP2000195984A (ja) 半導体装置用キャリア基板及びその製造方法及び半導体装置及びその製造方法
US7309909B2 (en) Leadframes for improved moisture reliability of semiconductor devices
JPH09307050A (ja) リードフレームとこれを用いた半導体装置
US7268021B2 (en) Lead frame and method of manufacturing the same
JP2011108818A (ja) リードフレームの製造方法および半導体装置の製造方法
JPH10289973A (ja) リードフレームの表面処理方法
JP2003046034A (ja) 樹脂封止型半導体装置
JP3618316B2 (ja) 半導体装置の製造方法
JPH1074879A (ja) 半導体装置用リードフレーム
JP3566269B2 (ja) リードフレーム及びその製造方法、及び半導体装置。
TW200901422A (en) Pre-plated leadframe having enhanced encapsulation adhesion
JP2000068303A (ja) 半導体装置の製造方法
JPH0536754A (ja) 半導体装置
JPS62196840A (ja) 半導体装置及びその製造方法