[go: up one dir, main page]

JPH10289650A - 電界電子放出素子及びその製造方法並びに電界電子放出型ディスプレイ装置 - Google Patents

電界電子放出素子及びその製造方法並びに電界電子放出型ディスプレイ装置

Info

Publication number
JPH10289650A
JPH10289650A JP9366997A JP9366997A JPH10289650A JP H10289650 A JPH10289650 A JP H10289650A JP 9366997 A JP9366997 A JP 9366997A JP 9366997 A JP9366997 A JP 9366997A JP H10289650 A JPH10289650 A JP H10289650A
Authority
JP
Japan
Prior art keywords
hole
electrode
insulating layer
opening
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9366997A
Other languages
English (en)
Inventor
Yuichi Iwase
祐一 岩瀬
Masami Okita
昌海 沖田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP9366997A priority Critical patent/JPH10289650A/ja
Priority to US09/056,937 priority patent/US6522053B1/en
Priority to EP98400893A priority patent/EP0871195A1/en
Priority to KR1019980012766A priority patent/KR19980081291A/ko
Publication of JPH10289650A publication Critical patent/JPH10289650A/ja
Priority to US09/430,126 priority patent/US6135839A/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J9/00—Apparatus or processes specially adapted for the manufacture, installation, removal, maintenance of electric discharge tubes, discharge lamps, or parts thereof; Recovery of material from discharge tubes or lamps
    • H01J9/02—Manufacture of electrodes or electrode systems
    • H01J9/022—Manufacture of electrodes or electrode systems of cold cathodes
    • H01J9/025—Manufacture of electrodes or electrode systems of cold cathodes of field emission cathodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J3/00—Details of electron-optical or ion-optical arrangements or of ion traps common to two or more basic types of discharge tubes or lamps
    • H01J3/02—Electron guns
    • H01J3/021—Electron guns using a field emission, photo emission, or secondary emission electron source
    • H01J3/022—Electron guns using a field emission, photo emission, or secondary emission electron source with microengineered cathode, e.g. Spindt-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2201/00—Electrodes common to discharge tubes
    • H01J2201/30—Cold cathodes
    • H01J2201/304—Field emission cathodes
    • H01J2201/30403—Field emission cathodes characterised by the emitter shape
    • H01J2201/30423—Microengineered edge emitters

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Cold Cathode And The Manufacture (AREA)
  • Cathode-Ray Tubes And Fluorescent Screens For Display (AREA)
  • Electrodes For Cathode-Ray Tubes (AREA)

Abstract

(57)【要約】 【課題】簡単な構造でゲート電極とカソード電極の電子
放出部との間の距離を正確に制御できる電界電子放出素
子を提供する。 【解決手段】カソード電極２とゲート電極４を絶縁層３
を介して積層し、ゲート電極４の開口７、絶縁層３の貫
通孔８及びカソード電極２の孔９をエッチングにより連
続的に形成する。絶縁層３のサイドエッチにより露出し
たカソード電極２の孔９のほぼ直角のエッジ部分から電
子を放出させる。必要に応じ、カソード電極２の下側に
絶縁層１７を介して第２ゲート電極１６を設け、電子放
出効率を向上させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電界電子放出現象
を利用して金属や半導体の表面から電子を放出させる電
界電子放出素子及びその製造方法並びにそれらの電界電
子放出素子を用いた電界電子放出型ディスプレイ装置に
関する。
【０００２】
【従来の技術】電界電子放出素子は、熱的励起によらず
に電子を固体から放出させることができる素子で、例え
ば、ＦＥＤ（Field Emission Display：電子放出型ディ
スプレイ）の駆動電子源に用いられている。
【０００３】この電界電子放出素子としては、電子を放
出する冷陰極を四角錐や円錐形状に構成したスピント
（Spindt) 型のものが、従来、良く知られている。
【０００４】図２７及び図２８を参照して、この従来の
スピント型の電界電子放出素子の製造方法を説明する。
【０００５】まず、図２７（ａ）に示すように、ガラス
基板１００上に、クロム（Ｃｒ）、ニオブ（Ｎｂ）、タ
ンタル（Ｔａ）、タングステン（Ｗ）等からなるカソー
ド電極１０１を所定パターンに形成し、その上に、酸化
シリコン（ＳｉＯ2 ）膜１０２を介して、やはりＣｒ、
Ｎｂ、Ｔａ、Ｗ等からなるゲート電極１０３をカソード
電極１０１と交差するパターンに形成する。次に、ゲー
ト電極１０３上にレジスト膜１０４を形成し、フォトリ
ソグラフィーにより、このレジスト膜１０４の所定位置
に開口１０５を形成する。次に、このレジスト膜１０４
をエッチングマスクとして用いて、ゲート電極１０３を
エッチングし、ゲート電極１０３に、直径１μｍ程度の
開口１０６を形成する。
【０００６】次に、図２７（ｂ）に示すように、ゲート
電極１０３の開口１０６を通じてＳｉＯ2 膜１０２をエ
ッチングし、ＳｉＯ2 膜１０２に貫通孔１０７を形成す
る。この時、ＳｉＯ2 膜１０２はサイドエッチされて、
図示の如く、貫通孔１０７がゲート電極１０３の開口１
０６よりも若干広めに形成される。
【０００７】次に、図２７（ｃ）に示すように、レジス
ト膜１０４を除去した後、斜め蒸着法により、アルミニ
ウム（Ａｌ）等からなる剥離層１０８をゲート電極１０
３上に形成する。
【０００８】次に、図２８（ａ）に示すように、基板１
００に対しほぼ垂直な方向から、モリブデン（Ｍｏ）、
Ｗ等の金属材料又はダイヤモンド等の半導体材料を蒸着
し、ゲート電極１０３上に蒸着層１０９を形成するとと
もに、ゲート電極１０３の開口１０６を通じてＳｉＯ2
膜１０２の貫通孔１０７内のカソード電極１０１上に、
上述の材料からなるカソードコーン（又はエミッタコー
ン）１１０を形成する。
【０００９】次に、図２８（ｂ）に示すように、剥離層
１０８を溶解除去することにより、ゲート電極１０３上
の蒸着層１０９を剥離除去する。
【００１０】以上の工程により、ゲート電極１０３に形
成された微小な開口１０６内に、電子放出源としてカソ
ードコーン１１０が設けられたスピント型の電界電子放
出素子が形成される。
【００１１】このようにして形成された電界電子放出素
子は、例えば、ＦＥＤのようなディスプレイ装置の駆動
電子源として用いられる。
【００１２】例えば、図２９に示すように、各画素に対
応してマトリクス状に配列された電界電子放出素子のう
ちの選択された電界電子放出素子のゲート電極１０３と
カソード電極１０１間に所定の電圧Ｖg を印加する。す
ると、カソードコーン１１０の尖端部で電界集中が起こ
り、このカソードコーン１１０の尖端部から電子が放出
される。この放出された電子は、ゲート電極１０３とア
ノードである透明電極１１１との間に印加された電圧Ｖ
a により加速され、蛍光面１１２に衝突してこれを発光
させる。
【００１３】
【発明が解決しようとする課題】上述した従来のスピン
ト型の電界電子放出素子では、電子放出特性は、ゲート
電極１０３の開口１０６とカソードコーン１１０の尖端
部との距離に大きく左右される。一方、この距離は、蒸
着層１０９の成膜膜厚の面内均一性に依存し、その成膜
膜厚の不均一さをより増幅した形のばらつきを生じる。
従って、例えば、電子放出特性が均一なディスプレイを
作製するためには、上述した蒸着層１０９の成膜工程を
基板全面に対してかなりの精度で均一に行う必要が有
る。
【００１４】しかしながら、この蒸着層１０９の成膜工
程を、大面積の基板に対して高い精度で均一に行うこと
は極めて難しく、このため、従来は、高性能の大面積デ
ィスプレイを実現することができなかった。
【００１５】また、従来は、蒸着層１０９を剥離する際
の素子汚染の問題により、素子製造の歩留りが悪かっ
た。
【００１６】そこで、本発明の目的は、ゲート電極とカ
ソード電極の電子放出部との距離を比較的容易且つ均一
に制御することが可能な構造の電界電子放出素子及びそ
の製造方法並びにそれらの電界電子放出素子を用いた電
界電子放出型ディスプレイ装置を提供することである。
【００１７】また、本発明の別の目的は、蒸着層の剥離
工程を必要としない構造の電界電子放出素子及びその製
造方法並びにそれらの電界電子放出素子を用いた電界電
子放出型ディスプレイ装置を提供することである。
【００１８】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の電界電子放出素子では、第１の電極と
第２の電極が絶縁層を介して互いに積層され、前記第１
の電極に開口が形成され、前記第２の電極において前記
開口と整合する位置に、前記開口に対応した平面形状を
有する穴が設けられ、前記穴の上縁部が、断面形状にお
いて、８０〜１００°の範囲のエッジ角度を有してお
り、前記絶縁層に、前記開口及び前記穴と連続する貫通
孔が設けられ、前記貫通孔内に前記穴の前記上縁部の少
なくとも一部が露出し、前記第１及び第２の電極間に所
定の電圧を印加することにより、前記貫通孔内に露出し
た前記穴の前記上縁部を通じて前記第２の電極から電子
を放出させる。
【００１９】また、本発明の電界電子放出素子の製造方
法は、絶縁基板上に第１の電極層を形成する工程と、前
記第１の電極層の上に絶縁層を形成する工程と、前記絶
縁層の上に第２の電極層を形成する工程と、前記第２の
電極層の所定位置に開口を形成する工程と、前記第２の
電極層の前記開口を通じて前記絶縁層をエッチングし、
前記絶縁層に前記第２の電極層の前記開口に連続し且つ
前記開口よりも広い貫通孔を形成する工程と、前記第２
の電極層の前記開口及び前記絶縁層の前記貫通孔を通じ
て前記第１の電極層を異方性エッチングし、前記第１の
電極層に、前記絶縁層の前記貫通孔に連続し且つ前記第
２の電極層の前記開口と実質的に同一の平面形状を有す
る穴を形成する工程と、を有する。
【００２０】また、本発明の別の態様による電界電子放
出素子の製造方法は、導電基板又は半導体基板の上に第
１の絶縁層を形成する工程と、前記第１の絶縁層の上に
第１の電極層を形成する工程と、前記第１の電極層の上
に第２の絶縁層を形成する工程と、前記第２の絶縁層の
上に第２の電極層を形成する工程と、前記第２の電極層
の所定位置に開口を形成する工程と、前記第２の電極層
の前記開口を通じて前記第２の絶縁層をエッチングし、
前記第２の絶縁層に前記第２の電極層の前記開口に連続
し且つ前記開口よりも広い貫通孔を形成する工程と、前
記第２の電極層の前記開口及び前記第２の絶縁層の前記
貫通孔を通じて前記第１の電極層を異方性エッチング
し、前記第１の電極層に、前記第２の絶縁層の前記貫通
孔に連続し且つ前記第２の電極層の前記開口と実質的に
同一の平面形状を有する穴を形成する工程と、を有す
る。
【００２１】また、本発明の別の態様による電界電子放
出素子では、第１の電極と第２の電極が第１の絶縁層を
介して互いに積層され、第２の電極と第３の電極が第２
の絶縁層を介して互いに積層され、前記第１の電極に開
口が形成され、前記第２の電極において前記開口と整合
する位置に、前記開口に対応した平面形状を有する穴が
設けられ、前記第１の絶縁層に、前記開口及び前記穴と
連続する貫通孔が設けられ、前記貫通孔内に前記穴の前
記上縁部の少なくとも一部が露出し、前記第１及び第２
の電極間に第１の電圧を印加し且つ前記第２及び第３の
電極間に前記第１の電圧に等しいか又は前記第１の電圧
よりも低い第２の電圧を印加することにより、前記貫通
孔内に露出した前記穴の前記上縁部を通じて前記第２の
電極から電子を放出させる。
【００２２】また、本発明のこの態様による電界電子放
出素子の製造方法は、絶縁基板上に第１の電極層を形成
する工程と、前記第１の電極層の上に第１の絶縁層を形
成する工程と、前記第１の絶縁層の上に第２の電極層を
形成する工程と、前記第２の電極層の上に第２の絶縁層
を形成する工程と、前記第２の絶縁層の上に第３の電極
層を形成する工程と、前記第３の電極層の所定位置に開
口を形成する工程と、前記第３の電極層の前記開口を通
じて前記第２の絶縁層をエッチングし、前記第２の絶縁
層に前記第３の電極層の前記開口に連続し且つ前記開口
よりも広い貫通孔を形成する工程と、前記第３の電極層
の前記開口及び前記第２の絶縁層の前記貫通孔を通じて
前記第２の電極層を異方性エッチングし、前記第２の電
極層に、前記第２の絶縁層の前記貫通孔に連続し且つ前
記第３の電極層の前記開口と実質的に同一の平面形状を
有する穴を形成する工程と、を有する。
【００２３】また、本発明の更に別の態様による電界電
子放出素子では、第１の電極と第２の電極が絶縁層を介
して互いに積層され、前記第１の電極に開口が形成さ
れ、前記第２の電極において前記開口と整合する位置
に、前記開口を包含し且つ一部において前記開口と重な
る平面形状を有する穴が設けられ、前記絶縁層に、前記
開口及び前記穴と連続する貫通孔が設けられ、前記貫通
孔内に前記穴の前記上縁部の少なくとも一部が露出し、
前記第１及び第２の電極間に所定の電圧を印加すること
により、前記貫通孔内に露出した前記穴の前記上縁部を
通じて前記第２の電極から電子を放出させる。
【００２４】また、本発明のこの態様による電界電子放
出素子の製造方法は、絶縁基板上に第１の電極層を形成
する工程と、前記第１の電極層の所定位置に所定平面形
状の第１の穴を形成する工程と、前記第１の電極層の上
に絶縁層を形成する工程と、前記絶縁層の上に第２の電
極層を形成する工程と、前記第２の電極層の所定位置
に、前記第１の電極層の前記第１の穴と一部が重なる平
面形状の開口を形成する工程と、前記第２の電極層の前
記開口を通じて前記絶縁層をエッチングし、前記絶縁層
に前記第２の電極層の前記開口に連続し且つ前記開口よ
りも広い貫通孔を形成する工程と、前記第２の電極層の
前記開口及び前記絶縁層の前記貫通孔を通じて前記第１
の電極層を異方性エッチングし、前記第１の電極層に、
前記絶縁層の前記貫通孔に連続し且つ前記第２の電極層
の前記開口と実質的に同一の平面形状を有する第２の穴
を形成する工程と、を有する。
【００２５】また、本発明の更に別の態様による電界電
子放出素子では、第１の電極と第２の電極が第１の絶縁
層を介して互いに積層され、第２の電極と第３の電極が
第２の絶縁層を介して互いに積層され、前記第１の電極
に開口が形成され、前記第２の電極において前記開口と
整合する位置に、前記開口を包含し且つ一部において前
記開口と重なる平面形状を有する穴が設けられ、前記第
１の絶縁層に、前記開口及び前記穴と連続する貫通孔が
設けられ、前記貫通孔内に前記穴の前記上縁部の少なく
とも一部が露出し、前記第１及び第２の電極間に第１の
電圧を印加し且つ前記第２及び第３の電極間に前記第１
の電圧に等しいか又は前記第１の電圧よりも低い第２の
電圧を印加することにより、前記貫通孔内に露出した前
記穴の前記上縁部を通じて前記第２の電極から電子を放
出させる。
【００２６】また、本発明のこの態様による電界電子放
出素子の製造方法は、絶縁基板上に第１の電極層を形成
する工程と、前記第１の電極層の上に第１の絶縁層を形
成する工程と、前記第１の絶縁層の上に第２の電極層を
形成する工程と、前記第２の電極層の所定位置に所定平
面形状の第１の穴を形成する工程と、前記第２の電極層
の上に第２の絶縁層を形成する工程と、前記第２の絶縁
層の上に第３の電極層を形成する工程と、前記第３の電
極層の所定位置に、前記第２の電極層の前記第１の穴と
一部が重なる平面形状の開口を形成する工程と、前記第
３の電極層の前記開口を通じて前記第２の絶縁層をエッ
チングし、前記第２の絶縁層に前記第３の電極層の前記
開口に連続し且つ前記開口よりも広い貫通孔を形成する
工程と、前記第３の電極層の前記開口及び前記第２の絶
縁層の前記貫通孔を通じて前記第２の電極層を異方性エ
ッチングし、前記第２の電極層に、前記第２の絶縁層の
前記貫通孔に連続し且つ前記第３の電極層の前記開口と
実質的に同一の平面形状を有する第２の穴を形成する工
程と、を有する。
【００２７】
【発明の実施の形態】以下、本発明を好ましい実施の形
態に従い説明する。
【００２８】〔第１の実施の形態〕図１に、本発明の第
１の実施の形態による電界電子放出素子の断面構造を示
す。また、図２に、ゲート電極の開口形状を示す。な
お、図１は、図２のＩ−Ｉ線に沿った断面に対応する。
【００２９】まず、図４を参照して、この第１の実施の
形態による電界電子放出素子の製造方法を説明する。
【００３０】まず、図４（ａ）に示すように、例えば、
ガラス基板等の絶縁基板１上に、Ｗ、Ｎｂ、Ｔａ、Ｍ
ｏ、Ｃｒ等の金属材料又はダイヤモンド等の半導体材料
からなる所定パターンのカソード電極２を、化学的気相
成長（ＣＶＤ）法又はスパッタ法により、例えば、５０
〜３００ｎｍ程度の膜厚に形成する。次に、このカソー
ド電極２の上に、酸化シリコンや窒化シリコン等からな
る絶縁層３を、ＣＶＤ法により、例えば、２００ｎｍ〜
１μｍ程度の膜厚に形成する。次に、この絶縁層３の上
に、Ｗ、Ｎｂ、Ｔａ、Ｍｏ、Ｃｒ等の金属材料からなる
ゲート電極４を、ＣＶＤ法又はスパッタ法により、例え
ば、５０〜３００ｎｍ程度の膜厚に形成し、更に、これ
をカソード電極２と交差する所定パターンに加工する。
【００３１】しかる後、ゲート電極４上にレジスト膜５
を形成し、フォトリソグラフィーにより、このレジスト
膜５に所定形状の開口６を形成する。この開口６は、後
にゲート電極４に形成される開口と同じ形状を有し、例
えば、長辺が１〜２００μｍ程度の長方形や長径が１〜
２００μｍ程度の楕円形に形成する。勿論、これ以外の
形状でも良い。
【００３２】次に、図４（ｂ）に示すように、開口６の
形成されたレジスト膜５をエッチングマスクとして用い
て、例えば、ＲＩＥ（Reactive Ion Etching：反応性イ
オンエッチング）により、ゲート電極４をエッチング
し、ゲート電極４に、レジスト膜５の開口６に対応した
形状の開口７を形成する。
【００３３】次に、図４（ｃ）に示すように、レジスト
膜５の開口６及びゲート電極４の開口７を通じて、例え
ば、ＲＩＥ又はフッ酸によるエッチングにより、絶縁層
３をエッチングし、絶縁層３に、カソード電極２に達す
る貫通孔８を形成する。この時、絶縁層３が多少サイド
エッチされることにより、図示の如く、貫通孔８はゲー
ト電極４の開口７よりも若干広く形成される。
【００３４】次に、図４（ｄ）に示すように、レジスト
膜５の開口６、ゲート電極４の開口７及び絶縁層３の貫
通孔８を通じて、例えば、ＲＩＥにより、カソード電極
２をエッチングする。この時、例えば、ＲＩＥのような
異方性の強いエッチングを行うことにより、カソード電
極２には、ゲート電極４の開口７と実質的に同一平面形
状の孔９が形成される。また、孔９におけるカソード電
極２の上縁部のエッジがほぼ垂直形状に形成される。
【００３５】また、この時、上述した如く、絶縁層３の
貫通孔８がゲート電極４の開口７よりも若干広く形成さ
れているため、電子放出部である孔９におけるカソード
電極２の上縁部は絶縁層３の貫通孔８内に露出した形で
形成される。なお、この後、フッ酸による絶縁層３のウ
ェットエッチングを行って、孔９におけるカソード電極
２の上縁部を確実に露出させるようにしても良い。この
カソード電極２の上縁部は、絶縁層３から０．３μｍ程
度以上露出しているのが好ましい。
【００３６】また、絶縁層３を形成する際にＣＶＤ装置
の真空度を調整して、カソード電極２と絶縁層３の密着
度を悪くしておくことにより、図１に一点鎖線１０で示
すように、絶縁層３を逆テーパー状にサイドエッチする
ことができる。これにより、孔９におけるカソード電極
２の上縁部をより確実に露出させることができる。
【００３７】なお、カソード電極２には、図示の例のよ
うなカソード電極２を貫通した孔９に限らず、カソード
電極２を貫通しない窪み状の穴（本明細書では、貫通し
た孔と貫通しない窪み状のものを総称して「穴」と言
う。）が形成されても良い。
【００３８】この後、レジスト膜５を、アッシング等に
より除去して、図１及び図２に示した構造を得る。
【００３９】なお、この電界電子放出素子を、例えば、
図２９に示すようなＦＥＤの駆動電子源として用いる場
合には、図１及び図２に示す構造を、ＦＥＤの各画素に
対応させてマトリクス状に配列して形成する。
【００４０】図１に示すように、この第１の実施の形態
では、ゲート電極４の開口７と孔９におけるカソード電
極２の上縁部とが所定距離を置いて互いに対向する。従
って、図示の如く、カソード電極２とゲート電極４の間
に所定の電圧Ｖg を印加することにより、カソード電極
２の上縁部のエッジ部分で電界集中が起こり、その部分
から電子が放出される。
【００４１】この時、ゲート電極４の開口７とカソード
電極２の孔９とが自己整合的にほぼ同一形状に形成され
るので、ゲート電極４とカソード電極２の上縁部との距
離は絶縁層３の膜厚のみで比較的容易且つ均一に制御可
能である。
【００４２】図５に、この電界電子放出をシミュレーシ
ョンした結果を示すが、例えば、Ｖg ＝６０〜１２０
〔Ｖ〕で、図示の如く、等電位面１０が形成され、電界
集中の起こったカソード電極２の上縁部から電子１１が
放出される。なお、図では、カソード電極２の一方の上
縁部からのみ電子１１が放出されているが、他方の上縁
部からも電子が放出される。
【００４３】このように、ゲート電極４の開口７に対向
したカソード電極２の上縁部から電子を効率的に放出さ
せるためには、そのカソード電極２の上縁部の断面形状
が重要である。
【００４４】即ち、図３に示すように、カソード電極２
の上縁部のエッジ角度θは、ほぼ９０°であるのが良
く、図示のように、このエッジ角度がθ1 のように鈍角
側に変化した場合は勿論、θ2 のように鋭角側に変化し
た場合でも、電子の放出効率は低下する。従って、良好
な電子の放出効率を得るためには、この上縁部のエッジ
角度θは、８０〜１００°の範囲であるのが好ましい。
【００４５】なお、上述した製造方法のように、異方性
の強いエッチングでカソード電極２の孔９を形成すれ
ば、ほぼ９０°のエッジ角度θが得られる。
【００４６】図６に、実際に作成した素子の断面ＳＥＭ
写真を図にしたものを示す。
【００４７】サンプルの作成方法は、次の通りである。
まず、絶縁層を介して交差するゲート電極とカソード電
極との交点位置のレジストに開口パターンとしてホール
パターンを形成した。この時、ホールパターン内のレジ
ストの側壁を垂直に形成した。次に、Ｃｒからなるゲー
ト電極を、Ｃｌ2 とＯ2 の混合ガスにより、ＲＦパワー
２００Ｗ、圧力１０Ｐａでエッチングした。続いて、Ｓ
ｉＯ2 からなる絶縁層を、ＣＨＦ3 とＯ2 の混合ガスに
より、ＲＦパワー２００Ｗ、圧力５Ｐａでエッチングし
た。更に、Ｗからなるカソード電極を、ＳＦ6 により、
ＲＦパワー２００Ｗ、圧力５Ｐａでエッチングした。し
かる後、フッ酸により絶縁層の側壁をエッチングし、カ
ソード電極のエッジ部分を露出させ、レジストを除去し
た。
【００４８】このようにして作成したサンプルの断面Ｓ
ＥＭ写真に基づく図を図６（ａ）に示すが、カソード電
極の上縁部のエッジはほぼ直角に形成されている。
【００４９】なお、図６（ｂ）に示すように、比較のた
めに、カソード電極の露出端面にテーパーを形成したも
の（即ち、カソード電極の上縁部のエッジ角度が鈍角の
もの）も作製したが、この構造では、電子の放出効率が
比較的悪かった。
【００５０】以上に説明したように、この第１の実施の
形態では、ゲート電極４、絶縁層３及びカソード電極２
に連続的に孔を形成した比較的簡単な構造で、効率良く
電子を放出させることができる。この時、ゲート電極４
と電子放出部である孔９におけるカソード電極２の上縁
部との距離は絶縁層３の膜厚のみで比較的容易且つ均一
に制御可能であるため、この電界電子放出素子を、例え
ば、大面積のディスプレイ装置に好適に用いることがで
きる。
【００５１】また、素子を製造する際に、従来のような
金属蒸着層の剥離を行う必要が無いので、その剥離に伴
う素子汚染の問題を生じることが無く、この結果、製造
歩留りが向上して、コスト減を達成することができる。
【００５２】更に、ゲート電極４と電子放出部である孔
９におけるカソード電極２の上縁部との距離が絶縁層３
の膜厚のみで制御されるので、例えば、絶縁層３の膜厚
を変更することで、容易に設計変更が可能である。従っ
て、素子設計の自由度が向上する。
【００５３】なお、上述した第１の実施の形態におい
て、ゲート電極４とカソード電極２は逆に配置すること
も可能である。即ち、基板１側にゲート電極４を形成
し、そのゲート電極４上に絶縁層３を介してカソード電
極２を積層配置しても良い。この場合、カソード電極２
から放出された電子は基板１側に向かうので、例えば、
基板１に設けられた貫通孔１２（図に一点鎖線で示
す。）を通じて、例えば、基板１の裏側位置に設けられ
た蛍光面に衝突するように構成される。
【００５４】〔第２の実施の形態〕図７に、本発明の第
２の実施の形態による電界電子放出素子の断面構造を示
す。なお、この第２の実施の形態において、上述した第
１の実施の形態に対応する部位には、上述した第１の実
施の形態と同一の符号を付す。
【００５５】図示の如く、この第２の実施の形態では、
金属等の導電基板又はシリコン等の半導体基板１３の上
に、絶縁層１４を介して、上述した第１の実施の形態と
同様のカソード電極２、絶縁層３及びゲート電極４から
なる積層構造が形成されている。従って、電界電子放出
素子としては、上述した第１の実施の形態の場合と実質
的に同様の作用及び効果を有する。
【００５６】この第２の実施の形態によれば、電界電子
放出素子のオンチップ形成が可能となり、例えば、ＦＥ
Ｄの制御回路等とのワンチップ化が可能となる。
【００５７】〔第３の実施の形態〕図８に、本発明の第
３の実施の形態による電界電子放出素子の断面構造を示
す。なお、この第３の実施の形態において、上述した第
１及び第２の実施の形態に対応する部位には、上述した
第１及び第２の実施の形態と同一の符号を付す。
【００５８】図示の如く、この第３の実施の形態では、
上述した第２の実施の形態の絶縁層１４にも、カソード
電極２の孔９の下に孔１５が形成されている。これによ
り、ゲート電極４からの電界による等電位面が、カソー
ド電極２の下側においてもほぼ均一に形成され、電子放
出の効率が向上する。
【００５９】なお、絶縁層１４の孔１５は、絶縁層１４
を貫通しない穴であっても良い。
【００６０】また、この第３の実施の形態においても、
上述した第１の実施の形態と同様、ゲート電極４とカソ
ード電極２を逆に配置することは可能である。
【００６１】次に、図９を参照して、この第３の実施の
形態の構造の製造方法を説明する。
【００６２】まず、図９（ａ）に示すように、金属等の
導電基板又は単結晶シリコン半導体基板等の半導体基板
１４上に、酸化シリコンや窒化シリコン等からなる絶縁
層１４を、ＣＶＤ法により、例えば、２００ｎｍ〜１μ
ｍ程度の膜厚に形成する。次に、この絶縁層１４上に、
Ｗ、Ｎｂ、Ｔａ、Ｍｏ、Ｃｒ等の金属材料又はダイヤモ
ンド等の半導体材料からなる所定パターンのカソード電
極２を、ＣＶＤ法又はスパッタ法により、例えば、５０
〜３００ｎｍ程度の膜厚に形成する。次に、このカソー
ド電極２の上に、酸化シリコンや窒化シリコン等からな
る絶縁層３を、ＣＶＤ法により、例えば、２００ｎｍ〜
１μｍ程度の膜厚に形成する。次に、この絶縁層３の上
に、Ｗ、Ｎｂ、Ｔａ、Ｍｏ、Ｃｒ等の金属材料からなる
ゲート電極４を、ＣＶＤ法又はスパッタ法により、例え
ば、５０〜３００ｎｍ程度の膜厚に形成し、更に、これ
をカソード電極２と交差する所定パターンに加工する。
【００６３】しかる後、ゲート電極４上にレジスト膜５
を形成し、フォトリソグラフィーにより、このレジスト
膜５に所定形状の開口６を形成する。
【００６４】次に、図９（ｂ）に示すように、開口６の
形成されたレジスト膜５をエッチングマスクとして用い
て、例えば、ＲＩＥにより、ゲート電極４をエッチング
し、ゲート電極４に、レジスト膜５の開口６に対応した
形状の開口７を形成する。
【００６５】次に、図９（ｃ）に示すように、レジスト
膜５の開口６及びゲート電極４の開口７を通じて、例え
ば、ＲＩＥ又はフッ酸によるエッチングにより、絶縁層
３をエッチングし、絶縁層３に、カソード電極２に達す
る貫通孔８を形成する。この時、絶縁層３が多少サイド
エッチされることにより、図示の如く、貫通孔８はゲー
ト電極４の開口７よりも若干広く形成される。
【００６６】次に、図９（ｄ）に示すように、レジスト
膜５の開口６、ゲート電極４の開口７及び絶縁層３の貫
通孔８を通じて、例えば、ＲＩＥにより、カソード電極
２をエッチングする。この時、例えば、ＲＩＥのような
異方性の強いエッチングを行うことにより、カソード電
極２には、ゲート電極４の開口７と実質的に同一平面形
状の孔９が形成される。また、孔９におけるカソード電
極２の上縁部のエッジがほぼ垂直形状に形成される。
【００６７】この図９（ｄ）までの工程で、図７に示す
第２の実施の形態の構造が得られる。
【００６８】次に、図９（ｅ）に示すように、レジスト
膜５の開口６、ゲート電極４の開口７、絶縁層３の貫通
孔８及びカソード電極２の孔９を通じて、例えば、ＲＩ
Ｅ又はフッ酸によるエッチングにより、絶縁層１４をエ
ッチングし、絶縁層１４に孔１５を形成する。この時、
絶縁層１４が多少サイドエッチされることにより、図示
の如く、孔１５はカソード電極２の孔９よりも若干広く
形成される。
【００６９】この後、レジスト膜５を、アッシング等に
より除去して、図８に示す第３の実施の形態の構造を得
る。
【００７０】〔第４の実施の形態〕図１０に、本発明の
第４の実施の形態による電界電子放出素子の断面構造を
示す。なお、この第４の実施の形態において、上述した
第１の実施の形態に対応する部位には、上述した第１の
実施の形態と同一の符号を付す。
【００７１】図示の如く、この第４の実施の形態におい
ては、絶縁基板１上に、Ｗ、Ｎｂ、Ｔａ、Ｍｏ、Ｃｒ等
の金属材料からなる第２ゲート電極１６が設けられ、こ
の第２ゲート電極１６上に、絶縁層１７を介して、上述
した第１の実施の形態と同様のカソード電極２、絶縁層
３及びゲート電極４からなる積層構造が形成されてい
る。
【００７２】この第４の実施の形態では、カソード電極
２から電子を放出させる際、図示の如く、カソード電極
２と第２ゲート電極１６との間にも、第２ゲート電極１
６を陽極、カソード電極２を陰極とする向きに所定の電
圧Ｖg ′（但し、０＜｜Ｖg′｜≦｜Ｖg ｜）を印加す
る。これにより、カソード電極２からの電子の放出効率
が向上し、カソード電極２から放出されたより多量の電
子が、例えば、ＦＥＤの図示省略したアノード（図２９
参照）との間の電界により、蛍光面に導かれる。従っ
て、この第４の実施の形態では、電界電子放出素子のよ
り低電圧での駆動が可能となる。
【００７３】〔第５の実施の形態〕図１１に、本発明の
第５の実施の形態による電界電子放出素子の断面構造を
示す。なお、この第５の実施の形態において、上述した
第１及び第４の実施の形態に対応する部位には、上述し
た第１及び第４の実施の形態と同一の符号を付す。
【００７４】図示の如く、この第５の実施の形態では、
上述した第４の実施の形態の絶縁層１７にも、カソード
電極２の孔９の下に孔１８が形成されている。これによ
り、ゲート電極４及び第２ゲート電極１６からの電界に
よる等電位面が、カソード電極２の下側においてもほぼ
均一に形成され、電子放出の効率が向上する。
【００７５】なお、絶縁層１７の孔１８は、絶縁層１７
を貫通しない穴であっても良い。
【００７６】〔第６の実施の形態〕図１２に、本発明の
第６の実施の形態による電界電子放出素子の断面構造を
示す。なお、この第６の実施の形態において、上述した
第１、第４及び第５の実施の形態に対応する部位には、
上述した第１、第４及び第５の実施の形態と同一の符号
を付す。
【００７７】図示の如く、この第６の実施の形態では、
上述した第５の実施の形態の第２ゲート電極１６にも、
絶縁層１７の孔１８に連続した孔１９が形成されてい
る。これにより、カソード電極２の上下の構成がほぼ対
称となるので、ゲート電極４及び第２ゲート電極１６か
らの電界による等電位面が、カソード電極２の上下でほ
ぼ対称に形成され、電子放出の効率が向上する。
【００７８】なお、第２ゲート電極１６の孔１９は、第
２ゲート電極１６を貫通しない穴であっても良い。
【００７９】次に、図１３を参照して、この第６の実施
の形態の構造の製造方法を説明する。
【００８０】まず、図１３（ａ）に示すように、ガラス
基板等の絶縁基板１上に、Ｗ、Ｎｂ、Ｔａ、Ｍｏ、Ｃｒ
等の金属材料からなる所定パターンの第２ゲート電極１
６を、ＣＶＤ法又はスパッタ法により、例えば、５０〜
３００ｎｍ程度の膜厚に形成する。次に、この第２ゲー
ト電極１６上に、酸化シリコンや窒化シリコン等からな
る絶縁層１７を、ＣＶＤ法により、例えば、２００ｎｍ
〜１μｍ程度の膜厚に形成する。次に、この絶縁層１７
上に、Ｗ、Ｎｂ、Ｔａ、Ｍｏ、Ｃｒ等の金属材料又はダ
イヤモンド等の半導体材料からなる所定パターンのカソ
ード電極２を、ＣＶＤ法又はスパッタ法により、例え
ば、５０〜３００ｎｍ程度の膜厚に形成する。次に、こ
のカソード電極２の上に、酸化シリコンや窒化シリコン
等からなる絶縁層３を、ＣＶＤ法により、例えば、２０
０ｎｍ〜１μｍ程度の膜厚に形成する。次に、この絶縁
層３の上に、Ｗ、Ｎｂ、Ｔａ、Ｍｏ、Ｃｒ等の金属材料
からなるゲート電極４を、ＣＶＤ法又はスパッタ法によ
り、例えば、５０〜３００ｎｍ程度の膜厚に形成し、更
に、これをカソード電極２と交差する所定パターンに加
工する。
【００８１】しかる後、ゲート電極４上にレジスト膜５
を形成し、フォトリソグラフィーにより、このレジスト
膜５に所定形状の開口６を形成する。
【００８２】次に、図１３（ｂ）に示すように、開口６
の形成されたレジスト膜５をエッチングマスクとして用
いて、例えば、ＲＩＥにより、ゲート電極４をエッチン
グし、ゲート電極４に、レジスト膜５の開口６に対応し
た形状の開口７を形成する。次に、レジスト膜５の開口
６及びゲート電極４の開口７を通じて、例えば、ＲＩＥ
又はフッ酸によるエッチングにより、絶縁層３をエッチ
ングし、絶縁層３に、カソード電極２に達する貫通孔８
を形成する。この時、絶縁層３が多少サイドエッチされ
ることにより、図示の如く、貫通孔８はゲート電極４の
開口７よりも若干広く形成される。次に、レジスト膜５
の開口６、ゲート電極４の開口７及び絶縁層３の貫通孔
８を通じて、例えば、ＲＩＥにより、カソード電極２を
エッチングする。この時、例えば、ＲＩＥのような異方
性の強いエッチングを行うことにより、カソード電極２
には、ゲート電極４の開口７と実質的に同一平面形状の
孔９が形成される。また、孔９におけるカソード電極２
の上縁部のエッジがほぼ垂直形状に形成される。
【００８３】この図１３（ｂ）までの工程で、図１０に
示す第４の実施の形態の構造が得られる。
【００８４】次に、図１３（ｃ）に示すように、レジス
ト膜５の開口６、ゲート電極４の開口７、絶縁層３の貫
通孔８及びカソード電極２の孔９を通じて、例えば、Ｒ
ＩＥ又はフッ酸によるエッチングにより、絶縁層１７を
エッチングし、絶縁層１７に孔１８を形成する。この
時、絶縁層１７が多少サイドエッチされることにより、
図示の如く、孔１８はカソード電極２の孔９よりも若干
広く形成される。
【００８５】この図１３（ｃ）までの工程で、図１１に
示す第５の実施の形態の構造が得られる。
【００８６】次に、図１３（ｄ）に示すように、レジス
ト膜５の開口６、ゲート電極４の開口７、絶縁層３の貫
通孔８、カソード電極２の孔９及び絶縁層１７の孔１８
を通じて、例えば、ＲＩＥにより、第２ゲート電極１６
をエッチングする。この時、例えば、ＲＩＥのような異
方性の強いエッチングを行うことにより、第２ゲート電
極１６には、ゲート電極４の開口７及びカソード電極２
の孔９と実質的に同一平面形状の孔１９が形成される。
【００８７】この後、レジスト膜５を、アッシング等に
より除去して、図１２に示す第６の実施の形態の構造を
得る。
【００８８】〔第７の実施の形態〕図１４に、本発明の
第７の実施の形態による電界電子放出素子の断面構造を
示す。なお、この第７の実施の形態において、上述した
第２の実施の形態に対応する部位には、上述した第２の
実施の形態と同一の符号を付す。
【００８９】図示の如く、この第７の実施の形態では、
図７に示す第２の実施の形態と同様の構造において、導
電基板又は半導体基板１３を、上述した第４〜第６の実
施の形態の第２ゲート電極１６の代わりに用いている。
即ち、カソード電極２から電子を放出させる際、カソー
ド電極２と基板１３との間にも、基板１３を陽極、カソ
ード電極２を陰極とする向きに所定の電圧Ｖg ′（但
し、０＜｜Ｖg ′｜≦｜Ｖg ｜）を印加する。これによ
り、カソード電極２からの電子の放出効率が向上し、カ
ソード電極２から放出されたより多量の電子が、例え
ば、ＦＥＤの図示省略したアノード（図２９参照）との
間の電界により、蛍光面に導かれる。
【００９０】従って、この第７の実施の形態では、特に
第２ゲート電極を設けなくても、上述した第４の実施の
形態と同様の効果が得られる。
【００９１】〔第８の実施の形態〕図１５に、本発明の
第８の実施の形態による電界電子放出素子の断面構造を
示す。なお、この第８の実施の形態において、上述した
第３の実施の形態に対応する部位には、上述した第３の
実施の形態と同一の符号を付す。
【００９２】図示の如く、この第８の実施の形態では、
図８に示す第３の実施の形態と同様の構造において、導
電基板又は半導体基板１３を、上述した第４〜第６の実
施の形態の第２ゲート電極１６の代わりに用いている。
即ち、カソード電極２から電子を放出させる際、カソー
ド電極２と基板１３との間にも、基板１３を陽極、カソ
ード電極２を陰極とする向きに所定の電圧Ｖg ′（但
し、０＜｜Ｖg ′｜≦｜Ｖg ｜）を印加する。これによ
り、カソード電極２からの電子の放出効率が向上し、カ
ソード電極２から放出されたより多量の電子が、例え
ば、ＦＥＤの図示省略したアノード（図２９参照）との
間の電界により、蛍光面に導かれる。
【００９３】従って、この第８の実施の形態では、特に
第２ゲート電極を設けなくても、上述した第５の実施の
形態と同様の効果が得られる。
【００９４】〔第９の実施の形態〕図１６に、本発明の
第９の実施の形態による電界電子放出素子の断面構造を
示す。また、図１７に、そのゲート電極の開口形状を示
す。なお、図１６（ａ）は、図１７のＸＶＩ−ＸＶＩ線
に沿った断面に対応する。また、この第９の実施の形態
において、上述した第１の実施の形態に対応する部位に
は、上述した第１の実施の形態と同一の符号を付す。
【００９５】まず、図１８を参照して、この第９の実施
の形態による電界電子放出素子の製造方法を説明する。
【００９６】まず、図１８（ａ−１）に示すように、ガ
ラス基板等の絶縁基板１上に、Ｗ、Ｎｂ、Ｔａ、Ｍｏ、
Ｃｒ等の金属材料又はダイヤモンド等の半導体材料から
なる所定パターンのカソード電極２を、ＣＶＤ法又はス
パッタ法により、例えば、５０〜３００ｎｍ程度の膜厚
に形成する。
【００９７】次に、この第９の実施の形態では、カソー
ド電極２上にレジスト膜２０を形成し、フォトリソグラ
フィーにより、このレジスト膜２０に所定形状、例え
ば、図１８（ａ−２）の平面図に示すように、長方形状
の開口２１を形成する。しかる後、この開口２１の形成
されたレジスト膜２０をエッチングマスクとして用い
て、例えば、ＲＩＥにより、ゲート電極４をエッチング
し、カソード電極２に、レジスト膜２０の開口２１に対
応した形状の孔９ａを形成する。この時、例えば、ＲＩ
Ｅのような異方性の強いエッチングを行うことにより、
孔９ａにおけるカソード電極２の上縁部のエッジがほぼ
垂直形状に形成される。
【００９８】次に、図１８（ｂ−１）に示すように、レ
ジスト膜２０を除去した後、カソード電極２の上に、酸
化シリコンや窒化シリコン等からなる絶縁層３を、ＣＶ
Ｄ法により、例えば、２００ｎｍ〜１μｍ程度の膜厚に
形成する。次に、この絶縁層３の上に、Ｗ、Ｎｂ、Ｔ
ａ、Ｍｏ、Ｃｒ等の金属材料からなるゲート電極４を、
ＣＶＤ法又はスパッタ法により、例えば、５０〜３００
ｎｍ程度の膜厚に形成し、更に、これをカソード電極２
と交差する所定パターンに加工する。
【００９９】次に、ゲート電極４上にレジスト膜５を形
成し、フォトリソグラフィーにより、このレジスト膜５
に所定形状の開口６を形成する。この時、開口６は、例
えば、図１８（ｂ−２）の平面図に示すように、カソー
ド電極２の孔９ａと交差する長方形状に形成する。
【０１００】しかる後、図１８（ｃ−１）に示すよう
に、開口６の形成されたレジスト膜５をエッチングマス
クとして用いて、例えば、ＲＩＥにより、ゲート電極４
をエッチングし、ゲート電極４に、レジスト膜５の開口
６に対応した形状の開口７を形成する。続いて、レジス
ト膜５の開口６及びゲート電極４の開口７を通じて、例
えば、ＲＩＥ又はフッ酸によるエッチングにより、絶縁
層３をエッチングし、絶縁層３に、図外の位置（図１６
（ａ）参照）でカソード電極２に達する貫通孔８を形成
する。なお、図１８（ｃ−１）は、カソード電極２の孔
９ａの部分の断面を示しており、この部分では、絶縁層
３の貫通孔８は絶縁基板１に達して形成される。この
時、絶縁層３が多少サイドエッチされることにより、図
示の如く、貫通孔８はゲート電極４の開口７よりも若干
広く形成される。
【０１０１】更に、続いて、レジスト膜５の開口６、ゲ
ート電極４の開口７及び絶縁層３の貫通孔８を通じて、
そこに露出しているカソード電極２を、例えば、ＲＩＥ
によりエッチングし、図１８（ｃ−２）に示すように、
ゲート電極４の開口７と実質的に同一平面形状の孔９ｂ
をカソード電極２に形成する。これにより、カソード電
極２には、図１６（ｂ）に示すように、孔９ａと孔９ｂ
が複合したほぼ十字形の孔が形成される。この時、例え
ば、ＲＩＥのような異方性の強いエッチングを行うこと
により、カソード電極２に、ゲート電極４の開口７と実
質的に同一平面形状の孔９ｂを形成することができ、且
つ、その孔９ｂにおけるカソード電極２の上縁部のエッ
ジをほぼ垂直形状に形成できる。
【０１０２】また、この時、上述した如く、絶縁層３の
貫通孔８がゲート電極４の開口７よりも若干広く形成さ
れているため、既述した第１の実施の形態の場合と同
様、孔９ｂにおけるカソード電極２の上縁部は絶縁層３
の貫通孔８内に露出した形で形成される。即ち、この第
９の実施の形態では、図１６（ａ）に示すように、孔９
ａと孔９ｂが重なってできた角の部分が絶縁層３の貫通
孔８内に露出する。この角の部分は、カソード電極２の
断面方向のみならず平面方向にも角度を有しているた
め、電界集中がより起こり易く、従って、この部分から
より効率的に電子が放出される。
【０１０３】なお、カソード電極２に形成される孔９
ａ、孔９ｂは、いずれも、カソード電極２を貫通しない
穴であっても良い。
【０１０４】また、孔９ａ、９ｂの形状は、夫々、図示
の例のような長方形状に限られず、重なり部分に角部が
形成されるような形状であれば、例えば、楕円形状等、
種々に変更が可能である。
【０１０５】この後、レジスト膜５を、アッシング等に
より除去して、図１６に示した構造を得る。
【０１０６】この第９の実施の形態では、上述したよう
に、断面方向だけでなく平面方向にも角度を有する角の
部分のカソード電極２から電子が放出されるので、電子
の放出効率が良くなり、その結果、電界電子放出素子の
より低電圧での駆動が可能となる。
【０１０７】〔第１０の実施の形態〕図１９に、本発明
の第１０の実施の形態による電界電子放出素子の断面構
造を示す。なお、この第１０の実施の形態において、上
述した第２及び第９の実施の形態に対応する部位には、
上述した第２及び第９の実施の形態と同一の符号を付
す。
【０１０８】図示の如く、この第１０の実施の形態で
は、図７に示す第２の実施の形態と同様、金属等の導電
基板又はシリコン等の半導体基板１３の上に、絶縁層１
４を介して、上述した第９の実施の形態と同様のカソー
ド電極２、絶縁層３及びゲート電極４からなる積層構造
が形成されている。
【０１０９】従って、この第１０の実施の形態は、上述
した第２及び第９の実施の形態の効果を合わせ持つ。
【０１１０】〔第１１の実施の形態〕図２０に、本発明
の第１１の実施の形態による電界電子放出素子の断面構
造を示す。なお、この第１１の実施の形態において、上
述した第３及び第１０の実施の形態に対応する部位に
は、上述した第２及び第１０の実施の形態と同一の符号
を付す。
【０１１１】図示の如く、この第１１の実施の形態で
は、上述した第１０の実施の形態の絶縁層１４に、図８
に示す第３の実施の形態と同様の孔１５が設けられてい
る。
【０１１２】従って、この第１１の実施の形態は、上述
した第３及び第１０の実施の形態の効果を合わせ持つ。
【０１１３】なお、絶縁層１４の孔１５は、絶縁層１４
を貫通しない穴であっても良い。
【０１１４】〔第１２の実施の形態〕図２１に、本発明
の第１２の実施の形態による電界電子放出素子の断面構
造を示す。なお、この第１２の実施の形態において、上
述した第４及び第９の実施の形態に対応する部位には、
上述した第４及び第９の実施の形態と同一の符号を付
す。
【０１１５】図示の如く、この第１２の実施の形態で
は、図１０に示す第４の実施の形態と同様、絶縁基板１
上に、Ｗ、Ｎｂ、Ｔａ、Ｍｏ、Ｃｒ等の金属材料からな
る第２ゲート電極１６が設けられ、この第２ゲート電極
１６上に、絶縁層１７を介して、上述した第９の実施の
形態と同様のカソード電極２、絶縁層３及びゲート電極
４からなる積層構造が形成されている。
【０１１６】従って、この第１２の実施の形態は、上述
した第４及び第９の実施の形態の効果を合わせ持ち、電
界電子放出素子の更に低電圧での駆動が可能となる。
【０１１７】〔第１３の実施の形態〕図２２に、本発明
の第１３の実施の形態による電界電子放出素子の断面構
造を示す。なお、この第１３の実施の形態において、上
述した第５及び第９の実施の形態に対応する部位には、
上述した第５及び第９の実施の形態と同一の符号を付
す。
【０１１８】図示の如く、この第１３の実施の形態で
は、図１１に示す第５の実施の形態と同様、上述した第
１２の実施の形態の絶縁層１７にも、カソード電極２の
孔９ａ、９ｂの下に孔１８が形成されている。
【０１１９】従って、この第１３の実施の形態は、上述
した第５及び第９の実施の形態の効果を合わせ持つ。
【０１２０】なお、絶縁層１７の孔１８は、絶縁層１７
を貫通しない穴であっても良い。
【０１２１】〔第１４の実施の形態〕図２３に、本発明
の第１４の実施の形態による電界電子放出素子の断面構
造を示す。なお、この第１４の実施の形態において、上
述した第６及び第１３の実施の形態に対応する部位に
は、上述した第６及び第１３の実施の形態と同一の符号
を付す。
【０１２２】図示の如く、この第１４の実施の形態で
は、図１２に示す第６の実施の形態と同様、上述した第
１３の実施の形態の第２ゲート電極１６にも、絶縁層１
７の孔１８に連続した孔１９が形成されている。
【０１２３】従って、この第１４の実施の形態は、上述
した第６及び第１３の実施の形態の効果を合わせ持つ。
【０１２４】なお、第２ゲート電極１６の孔１９は、第
２ゲート電極１６を貫通しない穴であっても良い。
【０１２５】次に、図２４を参照して、この第１４の実
施の形態の構造の製造方法を説明する。
【０１２６】まず、図２４（ａ）に示すように、ガラス
基板等の絶縁基板１上に、Ｗ、Ｎｂ、Ｔａ、Ｍｏ、Ｃｒ
等の金属材料からなる所定パターンの第２ゲート電極１
６を、ＣＶＤ法又はスパッタ法により、例えば、５０〜
３００ｎｍ程度の膜厚に形成する。次に、この第２ゲー
ト電極１６上に、酸化シリコンや窒化シリコン等からな
る絶縁層１７を、ＣＶＤ法により、例えば、２００ｎｍ
〜１μｍ程度の膜厚に形成する。次に、この絶縁層１７
上に、Ｗ、Ｎｂ、Ｔａ、Ｍｏ、Ｃｒ等の金属材料又はダ
イヤモンド等の半導体材料からなる所定パターンのカソ
ード電極２を、ＣＶＤ法又はスパッタ法により、例え
ば、５０〜３００ｎｍ程度の膜厚に形成する。
【０１２７】次に、既述した図１８（ａ−１）（ａ−
２）と同様、カソード電極２上にレジスト膜２０を形成
し、フォトリソグラフィーにより、このレジスト膜２０
に所定形状の開口２１を形成する。
【０１２８】しかる後、図２４（ｂ）に示すように、こ
の開口２１の形成されたレジスト膜２０をエッチングマ
スクとして用いて、例えば、ＲＩＥにより、ゲート電極
４をエッチングし、カソード電極２に、レジスト膜２０
の開口２１に対応した形状の孔９ａを形成する。この
時、例えば、ＲＩＥのような異方性の強いエッチングを
行うことにより、孔９ａにおけるカソード電極２の上縁
部のエッジがほぼ垂直形状に形成される。
【０１２９】次に、図２４（ｃ）に示すように、このカ
ソード電極２の上に、酸化シリコンや窒化シリコン等か
らなる絶縁層３を、ＣＶＤ法により、例えば、２００ｎ
ｍ〜１μｍ程度の膜厚に形成する。次に、この絶縁層３
の上に、Ｗ、Ｎｂ、Ｔａ、Ｍｏ、Ｃｒ等の金属材料から
なるゲート電極４を、ＣＶＤ法又はスパッタ法により、
例えば、５０〜３００ｎｍ程度の膜厚に形成し、更に、
これをカソード電極２と交差する所定パターンに加工す
る。
【０１３０】次に、既述した図１８（ｂ−１）（ｂ−
２）と同様、ゲート電極４上にレジスト膜５を形成し、
フォトリソグラフィーにより、このレジスト膜５に所定
形状の開口６を形成する。
【０１３１】しかる後、図２４（ｄ）に示すように、開
口６の形成されたレジスト膜５をエッチングマスクとし
て用いて、例えば、ＲＩＥにより、ゲート電極４をエッ
チングし、ゲート電極４に、レジスト膜５の開口６に対
応した形状の開口７を形成する。続いて、レジスト膜５
の開口６及びゲート電極４の開口７を通じて、例えば、
ＲＩＥ又はフッ酸によるエッチングにより、絶縁層３を
エッチングし、絶縁層３に、図外の位置でカソード電極
２に達する貫通孔８を形成する。この時、絶縁層３が多
少サイドエッチされることにより、図示の如く、貫通孔
８はゲート電極４の開口７よりも若干広く形成される。
【０１３２】更に、続いて、レジスト膜５の開口６、ゲ
ート電極４の開口７及び絶縁層３の貫通孔８を通じて、
そこに露出しているカソード電極２を、例えば、ＲＩＥ
によりエッチングし、ゲート電極４の開口７と実質的に
同一平面形状の孔９ｂをカソード電極２に形成して、カ
ソード電極２に、孔９ａと孔９ｂが複合した、例えば、
ほぼ十字形の孔を形成する。この時、例えば、ＲＩＥの
ような異方性の強いエッチングを行うことにより、カソ
ード電極２に、ゲート電極４の開口７と実質的に同一平
面形状の孔９ｂを形成することができ、且つ、その孔９
ｂにおけるカソード電極２の上縁部のエッジをほぼ垂直
形状に形成できる。
【０１３３】以上の工程により、図２１に示す第１２の
実施の形態の構造が得られる。
【０１３４】次に、図２４（ｅ）に示すように、レジス
ト膜５の開口６、ゲート電極４の開口７、絶縁層３の貫
通孔８及びカソード電極２の孔９ａ、９ｂを通じて、例
えば、ＲＩＥ又はフッ酸によるエッチングにより、絶縁
層１７をエッチングし、絶縁層１７に孔１８を形成す
る。この時、絶縁層１７が多少サイドエッチされること
により、図示の如く、孔１８はカソード電極２の孔９よ
りも若干広く形成される。
【０１３５】この図２４（ｅ）までの工程で、図２２に
示す第１３の実施の形態の構造が得られる。
【０１３６】次に、図２４（ｆ）に示すように、レジス
ト膜５の開口６、ゲート電極４の開口７、絶縁層３の貫
通孔８、カソード電極２の孔９ａ、９ｂ及び絶縁層１７
の孔１８を通じて、例えば、ＲＩＥにより、第２ゲート
電極１６をエッチングする。この時、例えば、ＲＩＥの
ような異方性の強いエッチングを行うことにより、第２
ゲート電極１６には、ゲート電極４の開口７及びカソー
ド電極２の孔９ｂと実質的に同一平面形状の孔１９が形
成される。
【０１３７】この後、レジスト膜５を、アッシング等に
より除去して、図２３に示す第１４の実施の形態の構造
を得る。
【０１３８】〔第１５の実施の形態〕図２５に、本発明
の第１５の実施の形態による電界電子放出素子の断面構
造を示す。なお、この第１５の実施の形態において、上
述した第１０の実施の形態に対応する部位には、上述し
た第１０の実施の形態と同一の符号を付す。
【０１３９】図示の如く、この第１５の実施の形態で
は、図１９に示す第１０の実施の形態と同様の構造にお
いて、導電基板又は半導体基板１３を、上述した第１２
〜第１４の実施の形態の第２ゲート電極１６の代わりに
用いている。
【０１４０】従って、この第１５の実施の形態では、特
に第２ゲート電極を設けなくても、上述した第１２の実
施の形態と同様の効果が得られる。
【０１４１】〔第１６の実施の形態〕図２６に、本発明
の第１６の実施の形態による電界電子放出素子の断面構
造を示す。なお、この第１６の実施の形態において、上
述した第１１の実施の形態に対応する部位には、上述し
た第１１の実施の形態と同一の符号を付す。
【０１４２】図示の如く、この第１６の実施の形態で
は、図２０に示す第１１の実施の形態と同様の構造にお
いて、導電基板又は半導体基板１３を、上述した第１２
〜第１４の実施の形態の第２ゲート電極１６の代わりに
用いている。
【０１４３】従って、この第１６の実施の形態では、特
に第２ゲート電極を設けなくても、上述した第１３の実
施の形態と同様の効果が得られる。
【０１４４】
【発明の効果】本発明の電界電子放出素子においては、
第１の電極と第２の電極を絶縁層を介して互いに積層
し、第１の電極に設けた開口に対応した平面形状を有す
る穴を第２の電極に設け、その穴を構成する第２の電極
の上縁部から電子を放出させる。
【０１４５】従って、第１の電極の開口部分と第２の電
極の電子放出部との距離を、その間の絶縁層の膜厚のみ
で簡便且つ均一に制御することがきるので、本発明の電
界電子放出素子は、例えば、大画面のディスプレイ装置
の駆動電子源としても好適に用いることができる。
【０１４６】また、第２の電極の穴は、例えば、第１の
電極の開口を通じて、その開口に対し自己整合的に形成
することができるので、本発明の電界電子放出素子は、
その製造方法が極めて簡単である。また、従来のスピン
ト型の素子のように金属蒸着層の剥離工程を必要としな
いので、その金属蒸着層の剥離に起因する素子汚染の問
題が生じず、製品の歩留りが向上する。
【０１４７】更に、第２の電極の第１の電極とは反対側
に第３の電極を設けて、この第３の電極を第２ゲート電
極として用いるか、或いは、第２の電極の第１の電極と
は反対側に設けた導電基板又は半導体基板を第２ゲート
電極として用いることにより、第２の電極からの電子放
出効率を向上させることができるので、電界電子放出素
子の駆動電源の低電圧化を達成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による電界電子放出
素子の構造を示す断面図である。
【図２】本発明の第１の実施の形態による電界電子放出
素子のゲート電極の開口形状を示す斜視図である。
【図３】本発明の第１の実施の形態による電界電子放出
素子のエッジ角度を説明するための断面図である。
【図４】本発明の第１の実施の形態による電界電子放出
素子の製造方法を工程順に示す断面図である。
【図５】本発明の第１の実施の形態による電界電子放出
素子の電子放出をシミュレーション実験した結果を示す
概略図である。
【図６】カソード電極のエッジをほぼ垂直に形成した電
界電子放出素子とカソード電極のエッジ部分にテーパー
を形成した電界電子放出素子の夫々の電子顕微鏡写真に
基づいて作成した図である。
【図７】本発明の第２の実施の形態による電界電子放出
素子の構造を示す断面図である。
【図８】本発明の第３の実施の形態による電界電子放出
素子の構造を示す断面図である。
【図９】本発明の第３の実施の形態による電界電子放出
素子の製造方法を工程順に示す断面図である。
【図１０】本発明の第４の実施の形態による電界電子放
出素子の構造を示す断面図である。
【図１１】本発明の第５の実施の形態による電界電子放
出素子の構造を示す断面図である。
【図１２】本発明の第６の実施の形態による電界電子放
出素子の構造を示す断面図である。
【図１３】本発明の第６の実施の形態による電界電子放
出素子の製造方法を工程順に示す断面図である。
【図１４】本発明の第７の実施の形態による電界電子放
出素子の構造を示す断面図である。
【図１５】本発明の第８の実施の形態による電界電子放
出素子の構造を示す断面図である。
【図１６】本発明の第９の実施の形態による電界電子放
出素子の構造を示す断面図及び分解図である。
【図１７】本発明の第９の実施の形態による電界電子放
出素子のゲート電極の開口形状を示す斜視図である。
【図１８】本発明の第９の実施の形態による電界電子放
出素子の製造方法を工程順に示す断面図及び平面図であ
る。
【図１９】本発明の第１０の実施の形態による電界電子
放出素子の構造を示す断面図である。
【図２０】本発明の第１１の実施の形態による電界電子
放出素子の構造を示す断面図である。
【図２１】本発明の第１２の実施の形態による電界電子
放出素子の構造を示す断面図である。
【図２２】本発明の第１３の実施の形態による電界電子
放出素子の構造を示す断面図である。
【図２３】本発明の第１４の実施の形態による電界電子
放出素子の構造を示す断面図である。
【図２４】本発明の第１４の実施の形態による電界電子
放出素子の製造方法を工程順に示す断面図である。
【図２５】本発明の第１５の実施の形態による電界電子
放出素子の構造を示す断面図である。
【図２６】本発明の第１６の実施の形態による電界電子
放出素子の構造を示す断面図である。
【図２７】従来のスピント型の電界電子放出素子の製造
方法を工程順に示す断面図である。
【図２８】従来のスピント型の電界電子放出素子の製造
方法を工程順に示す断面図である。
【図２９】従来のスピント型の電界電子放出素子を駆動
電子源に用いたＦＥＤの要部を示す概略断面図である。
【符号の説明】
１…絶縁基板、２…カソード電極、３、１４、１７…絶
縁層、４…ゲート電極、７…開口、８…貫通孔、９、９
ａ、９ｂ、１５、１８、１９…孔、１３…導電基板又は
半導体基板、１６…第２ゲート電極

Claims (36)

    【特許請求の範囲】
  1. 【請求項１】 第１の電極と第２の電極が絶縁層を介し
    て互いに積層され、前記第１の電極に開口が形成され、 前記第２の電極において前記開口と整合する位置に、前
    記開口に対応した平面形状を有する穴が設けられ、 前記穴の上縁部が、断面形状において、８０〜１００°
    の範囲のエッジ角度を有しており、 前記絶縁層に、前記開口及び前記穴と連続する貫通孔が
    設けられ、 前記貫通孔内に前記穴の前記上縁部の少なくとも一部が
    露出し、 前記第１及び第２の電極間に所定の電圧を印加すること
    により、前記貫通孔内に露出した前記穴の前記上縁部を
    通じて前記第２の電極から電子を放出させる、電界電子
    放出素子。
  2. 【請求項２】 前記第２の電極の前記穴が、前記第１の
    電極の前記開口と実質的に同一の平面形状を有する、請
    求項１に記載の電界電子放出素子。
  3. 【請求項３】 前記第１及び第２の電極の一方が、絶縁
    基板上に形成されている、請求項１に記載の電界電子放
    出素子。
  4. 【請求項４】 前記第１及び第２の電極の一方が、導電
    基板又は半導体基板上に形成された第２の絶縁層上に形
    成されている、請求項１に記載の電界電子放出素子。
  5. 【請求項５】 前記第２の電極が前記第２の絶縁層上に
    形成されており、前記第２の電極から電子を放出させる
    際、前記第２の電極と前記導電基板又は半導体基板との
    間に前記所定の電圧に等しいか又は前記所定の電圧より
    も低い第２の電圧を印加する、請求項４に記載の電界電
    子放出素子。
  6. 【請求項６】 前記第２の電極が前記第２の絶縁層上に
    形成され、前記第２の電極の前記穴が前記第２の電極を
    貫通した孔として形成され、前記第２の絶縁層に前記第
    ２の電極の前記孔と連続する穴が形成されている、請求
    項４に記載の電界電子放出素子。
  7. 【請求項７】 前記第２の電極から電子を放出させる
    際、前記第２の電極と前記導電基板又は半導体基板との
    間に前記所定の電圧に等しいか又は前記所定の電圧より
    も低い第２の電圧を印加する、請求項６に記載の電界電
    子放出素子。
  8. 【請求項８】 絶縁基板上に第１の電極層を形成する工
    程と、 前記第１の電極層の上に絶縁層を形成する工程と、 前記絶縁層の上に第２の電極層を形成する工程と、 前記第２の電極層の所定位置に開口を形成する工程と、 前記第２の電極層の前記開口を通じて前記絶縁層をエッ
    チングし、前記絶縁層に前記第２の電極層の前記開口に
    連続し且つ前記開口よりも広い貫通孔を形成する工程
    と、 前記第２の電極層の前記開口及び前記絶縁層の前記貫通
    孔を通じて前記第１の電極層を異方性エッチングし、前
    記第１の電極層に、前記絶縁層の前記貫通孔に連続し且
    つ前記第２の電極層の前記開口と実質的に同一の平面形
    状を有する穴を形成する工程と、 を有する電界電子放出素子の製造方法。
  9. 【請求項９】 導電基板又は半導体基板の上に第１の絶
    縁層を形成する工程と、 前記第１の絶縁層の上に第１の電極層を形成する工程
    と、 前記第１の電極層の上に第２の絶縁層を形成する工程
    と、 前記第２の絶縁層の上に第２の電極層を形成する工程
    と、 前記第２の電極層の所定位置に開口を形成する工程と、 前記第２の電極層の前記開口を通じて前記第２の絶縁層
    をエッチングし、前記第２の絶縁層に前記第２の電極層
    の前記開口に連続し且つ前記開口よりも広い貫通孔を形
    成する工程と、 前記第２の電極層の前記開口及び前記第２の絶縁層の前
    記貫通孔を通じて前記第１の電極層を異方性エッチング
    し、前記第１の電極層に、前記第２の絶縁層の前記貫通
    孔に連続し且つ前記第２の電極層の前記開口と実質的に
    同一の平面形状を有する穴を形成する工程と、 を有する電界電子放出素子の製造方法。
  10. 【請求項１０】 前記第１の電極層に前記穴として孔を
    形成した後、前記第２の電極層の前記開口、前記第２の
    絶縁層の前記貫通孔及び前記第１の電極層の前記孔を通
    じて前記第１の絶縁層をエッチングし、前記第１の絶縁
    層に前記第１の電極層の前記孔と連続する穴を形成する
    工程を更に有する、請求項９に記載の電界電子放出素子
    の製造方法。
  11. 【請求項１１】 第１の電極と第２の電極が第１の絶縁
    層を介して互いに積層され、 第２の電極と第３の電極が第２の絶縁層を介して互いに
    積層され、 前記第１の電極に開口が形成され、 前記第２の電極において前記開口と整合する位置に、前
    記開口に対応した平面形状を有する穴が設けられ、 前記第１の絶縁層に、前記開口及び前記穴と連続する貫
    通孔が設けられ、 前記貫通孔内に前記穴の前記上縁部の少なくとも一部が
    露出し、 前記第１及び第２の電極間に第１の電圧を印加し且つ前
    記第２及び第３の電極間に前記第１の電圧に等しいか又
    は前記第１の電圧よりも低い第２の電圧を印加すること
    により、前記貫通孔内に露出した前記穴の前記上縁部を
    通じて前記第２の電極から電子を放出させる、電界電子
    放出素子。
  12. 【請求項１２】 前記第２の電極の前記穴が、前記第１
    の電極の前記開口と実質的に同一の平面形状を有する、
    請求項１１に記載の電界電子放出素子。
  13. 【請求項１３】 前記第２の電極の前記穴の前記上縁部
    が、断面形状において、８０〜１００°の範囲のエッジ
    角度を有している。請求項１１に記載の電界電子放出素
    子。
  14. 【請求項１４】 前記第２の電極の前記穴が前記第２の
    電極を貫通した孔として形成され、前記第２の絶縁層に
    前記第２の電極の前記孔と連続する穴が形成されてい
    る、請求項１１に記載の電界電子放出素子。
  15. 【請求項１５】 前記第２の絶縁層の前記穴が前記第２
    の絶縁層を貫通した孔として形成され、前記第３の電極
    に前記第２の絶縁層の前記孔と連続する穴が形成されて
    いる、請求項１４に記載の電界電子放出素子。
  16. 【請求項１６】 前記第３の電極が、絶縁基板上に形成
    されている、請求項１１に記載の電界電子放出素子。
  17. 【請求項１７】 絶縁基板上に第１の電極層を形成する
    工程と、 前記第１の電極層の上に第１の絶縁層を形成する工程
    と、 前記第１の絶縁層の上に第２の電極層を形成する工程
    と、 前記第２の電極層の上に第２の絶縁層を形成する工程
    と、 前記第２の絶縁層の上に第３の電極層を形成する工程
    と、 前記第３の電極層の所定位置に開口を形成する工程と、 前記第３の電極層の前記開口を通じて前記第２の絶縁層
    をエッチングし、前記第２の絶縁層に前記第３の電極層
    の前記開口に連続し且つ前記開口よりも広い貫通孔を形
    成する工程と、 前記第３の電極層の前記開口及び前記第２の絶縁層の前
    記貫通孔を通じて前記第２の電極層を異方性エッチング
    し、前記第２の電極層に、前記第２の絶縁層の前記貫通
    孔に連続し且つ前記第３の電極層の前記開口と実質的に
    同一の平面形状を有する穴を形成する工程と、を有する
    電界電子放出素子の製造方法。
  18. 【請求項１８】 前記第２の電極層に前記穴として孔を
    形成した後、前記第３の電極層の前記開口、前記第２の
    絶縁層の前記貫通孔及び前記第２の電極層の前記孔を通
    じて前記第１の絶縁層をエッチングし、前記第１の絶縁
    層に前記第２の電極層の前記孔と連続する穴を形成する
    工程を更に有する、請求項１７に記載の電界電子放出素
    子の製造方法。
  19. 【請求項１９】 前記第１の絶縁層に前記穴として貫通
    孔を形成した後、前記第３の電極層の前記開口、前記第
    ２の絶縁層の前記貫通孔、前記第２の電極層の前記孔及
    び前記第１の絶縁層の前記貫通孔を通じて前記第１の電
    極層をエッチングし、前記第１の電極層に、前記第１の
    絶縁層の前記孔と連続し且つ前記第３の電極層の前記開
    口及び前記第２の電極層の前記孔と実質的に同一の平面
    形状を有する穴を形成する工程を更に有する、請求項１
    ８に記載の電界電子放出素子の製造方法。
  20. 【請求項２０】 第１の電極と第２の電極が絶縁層を介
    して互いに積層され、 前記第１の電極に開口が形成され、 前記第２の電極において前記開口と整合する位置に、前
    記開口を包含し且つ一部において前記開口と重なる平面
    形状を有する穴が設けられ、 前記絶縁層に、前記開口及び前記穴と連続する貫通孔が
    設けられ、 前記貫通孔内に前記穴の前記上縁部の少なくとも一部が
    露出し、 前記第１及び第２の電極間に所定の電圧を印加すること
    により、前記貫通孔内に露出した前記穴の前記上縁部を
    通じて前記第２の電極から電子を放出させる、電界電子
    放出素子。
  21. 【請求項２１】 前記第２の電極の前記穴の前記上縁部
    が、断面形状において、８０〜１００°の範囲のエッジ
    角度を有している。請求項２０に記載の電界電子放出素
    子。
  22. 【請求項２２】 前記第１及び第２の電極の一方が、絶
    縁基板上に形成されている、請求項２０に記載の電界電
    子放出素子。
  23. 【請求項２３】 前記第１及び第２の電極の一方が、導
    電基板又は半導体基板上に形成された第２の絶縁層上に
    形成されている、請求項２０に記載の電界電子放出素
    子。
  24. 【請求項２４】 前記第２の電極が前記第２の絶縁層上
    に形成されており、前記第２の電極から電子を放出させ
    る際、前記第２の電極と前記導電基板又は半導体基板と
    の間に前記所定の電圧に等しいか又は前記所定の電圧よ
    りも低い第２の電圧を印加する、請求項２３に記載の電
    界電子放出素子。
  25. 【請求項２５】 前記第２の電極が前記第２の絶縁層上
    に形成され、前記第２の電極の前記穴が前記第２の電極
    を貫通した孔として形成され、前記第２の絶縁層に前記
    第２の電極の前記孔と連続する穴が形成されている、請
    求項２３に記載の電界電子放出素子。
  26. 【請求項２６】 前記第２の電極から電子を放出させる
    際、前記第２の電極と前記導電基板又は半導体基板との
    間に前記所定の電圧に等しいか又は前記所定の電圧より
    も低い第２の電圧を印加する、請求項２５に記載の電界
    電子放出素子。
  27. 【請求項２７】 絶縁基板上に第１の電極層を形成する
    工程と、 前記第１の電極層の所定位置に所定平面形状の第１の穴
    を形成する工程と、 前記第１の電極層の上に絶縁層を形成する工程と、 前記絶縁層の上に第２の電極層を形成する工程と、 前記第２の電極層の所定位置に、前記第１の電極層の前
    記第１の穴と一部が重なる平面形状の開口を形成する工
    程と、 前記第２の電極層の前記開口を通じて前記絶縁層をエッ
    チングし、前記絶縁層に前記第２の電極層の前記開口に
    連続し且つ前記開口よりも広い貫通孔を形成する工程
    と、 前記第２の電極層の前記開口及び前記絶縁層の前記貫通
    孔を通じて前記第１の電極層を異方性エッチングし、前
    記第１の電極層に、前記絶縁層の前記貫通孔に連続し且
    つ前記第２の電極層の前記開口と実質的に同一の平面形
    状を有する第２の穴を形成する工程と、を有する電界電
    子放出素子の製造方法。
  28. 【請求項２８】 第１の電極と第２の電極が第１の絶縁
    層を介して互いに積層され、 第２の電極と第３の電極が第２の絶縁層を介して互いに
    積層され、 前記第１の電極に開口が形成され、 前記第２の電極において前記開口と整合する位置に、前
    記開口を包含し且つ一部において前記開口と重なる平面
    形状を有する穴が設けられ、 前記第１の絶縁層に、前記開口及び前記穴と連続する貫
    通孔が設けられ、 前記貫通孔内に前記穴の前記上縁部の少なくとも一部が
    露出し、 前記第１及び第２の電極間に第１の電圧を印加し且つ前
    記第２及び第３の電極間に前記第１の電圧に等しいか又
    は前記第１の電圧よりも低い第２の電圧を印加すること
    により、前記貫通孔内に露出した前記穴の前記上縁部を
    通じて前記第２の電極から電子を放出させる、電界電子
    放出素子。
  29. 【請求項２９】 前記第２の電極の前記穴の前記上縁部
    が、断面形状において、８０〜１００°の範囲のエッジ
    角度を有している。請求項２８に記載の電界電子放出素
    子。
  30. 【請求項３０】 前記第２の電極の前記穴が前記第２の
    電極を貫通した孔として形成され、前記第２の絶縁層に
    前記第２の電極の前記孔と連続する穴が形成されてい
    る、請求項２８に記載の電界電子放出素子。
  31. 【請求項３１】 前記第２の絶縁層の前記穴が前記第２
    の絶縁層を貫通した孔として形成され、前記第３の電極
    に前記第２の絶縁層の前記孔と連続する穴が形成されて
    いる、請求項３０に記載の電界電子放出素子。
  32. 【請求項３２】 前記第３の電極が、絶縁基板上に形成
    されている、請求項２８に記載の電界電子放出素子。
  33. 【請求項３３】 絶縁基板上に第１の電極層を形成する
    工程と、 前記第１の電極層の上に第１の絶縁層を形成する工程
    と、 前記第１の絶縁層の上に第２の電極層を形成する工程
    と、 前記第２の電極層の所定位置に所定平面形状の第１の穴
    を形成する工程と、 前記第２の電極層の上に第２の絶縁層を形成する工程
    と、 前記第２の絶縁層の上に第３の電極層を形成する工程
    と、 前記第３の電極層の所定位置に、前記第２の電極層の前
    記第１の穴と一部が重なる平面形状の開口を形成する工
    程と、 前記第３の電極層の前記開口を通じて前記第２の絶縁層
    をエッチングし、前記第２の絶縁層に前記第３の電極層
    の前記開口に連続し且つ前記開口よりも広い貫通孔を形
    成する工程と、 前記第３の電極層の前記開口及び前記第２の絶縁層の前
    記貫通孔を通じて前記第２の電極層を異方性エッチング
    し、前記第２の電極層に、前記第２の絶縁層の前記貫通
    孔に連続し且つ前記第３の電極層の前記開口と実質的に
    同一の平面形状を有する第２の穴を形成する工程と、を
    有する電界電子放出素子の製造方法。
  34. 【請求項３４】 前記第２の電極層に、少なくとも前記
    第２の穴として孔を形成した後、前記第３の電極層の前
    記開口、前記第２の絶縁層の前記貫通孔及び前記第２の
    電極層の前記孔を通じて前記第１の絶縁層をエッチング
    し、前記第１の絶縁層に前記第２の電極層の前記孔と連
    続する穴を形成する工程を更に有する、請求項３３に記
    載の電界電子放出素子の製造方法。
  35. 【請求項３５】 前記第１の絶縁層に前記穴として貫通
    孔を形成した後、前記第３の電極層の前記開口、前記第
    ２の絶縁層の前記貫通孔、前記第２の電極層の前記孔及
    び前記第１の絶縁層の前記貫通孔を通じて前記第１の電
    極層をエッチングし、前記第１の電極層に、前記第１の
    絶縁層の前記孔と連続し且つ前記第３の電極層の前記開
    口及び前記第２の電極層の前記孔と実質的に同一の平面
    形状を有する穴を形成する工程を更に有する、請求項３
    ４に記載の電界電子放出素子の製造方法。
  36. 【請求項３６】 請求項１、１１、２０又は２８に記載
    の電界電子放出素子を有する電界電子放出型ディスプレ
    イ装置。
JP9366997A 1997-04-11 1997-04-11 電界電子放出素子及びその製造方法並びに電界電子放出型ディスプレイ装置 Pending JPH10289650A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP9366997A JPH10289650A (ja) 1997-04-11 1997-04-11 電界電子放出素子及びその製造方法並びに電界電子放出型ディスプレイ装置
US09/056,937 US6522053B1 (en) 1997-04-11 1998-04-08 Field emission element, fabrication method thereof, and field emission display
EP98400893A EP0871195A1 (en) 1997-04-11 1998-04-10 Field emission element, fabrication method thereof, and field emission display
KR1019980012766A KR19980081291A (ko) 1997-04-11 1998-04-10 전계방출소자 및 그 제조방법, 및 전계방출디스플레이
US09/430,126 US6135839A (en) 1997-04-11 1999-10-29 Method of fabricating edge type field emission element

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9366997A JPH10289650A (ja) 1997-04-11 1997-04-11 電界電子放出素子及びその製造方法並びに電界電子放出型ディスプレイ装置

Publications (1)

Publication Number Publication Date
JPH10289650A true JPH10289650A (ja) 1998-10-27

Family

ID=14088818

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9366997A Pending JPH10289650A (ja) 1997-04-11 1997-04-11 電界電子放出素子及びその製造方法並びに電界電子放出型ディスプレイ装置

Country Status (4)

Country Link
US (2) US6522053B1 (ja)
EP (1) EP0871195A1 (ja)
JP (1) JPH10289650A (ja)
KR (1) KR19980081291A (ja)

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1113478A1 (en) * 1999-12-30 2001-07-04 Samsung SDI Co., Ltd. Triode structure field emission device
JP2002208346A (ja) * 2000-11-13 2002-07-26 Sony Corp 冷陰極電界電子放出素子の製造方法
US6624589B2 (en) 2000-05-30 2003-09-23 Canon Kabushiki Kaisha Electron emitting device, electron source, and image forming apparatus
US6683408B2 (en) 2000-09-14 2004-01-27 Canon Kabushiki Kaisha Electron-emitting device, electron source and image-forming apparatus
US6848962B2 (en) 2000-09-01 2005-02-01 Canon Kabushiki Kaisha Electron-emitting device, electron source, image-forming apparatus, and method for producing electron-emitting device and electron-emitting apparatus
US6853126B2 (en) 2000-09-22 2005-02-08 Canon Kabushiki Kaisha Electron-emitting device, electron source, image forming apparatus, and electron-emitting apparatus
US6858990B2 (en) 2001-09-07 2005-02-22 Canon Kabushiki Kaisha Electron-emitting device, electron source, image forming apparatus, and method of manufacturing electron-emitting device and electron source
US6948995B2 (en) 2001-09-10 2005-09-27 Canon Kabushiki Kaisha Manufacture method for electron-emitting device, electron source, light-emitting apparatus, and image forming apparatus
JP2005340220A (ja) * 2004-05-29 2005-12-08 Samsung Sdi Co Ltd 電界放出表示装置及びその製造方法
US7012362B2 (en) 2000-09-01 2006-03-14 Canon Kabushiki Kaisha Electron-emitting devices, electron sources, and image-forming apparatus
JP2006073526A (ja) * 2004-08-30 2006-03-16 Samsung Sdi Co Ltd 電子放出素子および電子放出の製造方法
US7034444B2 (en) 2000-09-01 2006-04-25 Canon Kabushiki Kaisha Electron-emitting device, electron source and image-forming apparatus, and method for manufacturing electron emitting device
US7074105B2 (en) 2001-03-27 2006-07-11 Canon Kabushiki Kaisha Catalyst used to form carbon fiber, method of making the same and electron emitting device, electron source, image forming apparatus, secondary battery and body for storing hydrogen
US7186160B2 (en) 2000-09-01 2007-03-06 Canon Kabushiki Kaisha Electron-emitting device, electron-emitting apparatus, image display apparatus, and light-emitting apparatus
JP2007273270A (ja) * 2006-03-31 2007-10-18 Mitsubishi Electric Corp 電界放出型表示装置およびその製造方法
JP2008294000A (ja) * 1999-01-21 2008-12-04 Sony Corp 冷陰極電界電子放出素子及びその製造方法、並びに、冷陰極電界電子放出表示装置
JP2016100121A (ja) * 2014-11-19 2016-05-30 株式会社豊田中央研究所 電子放出装置及びそれを備えるトランジスタ

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW403931B (en) * 1998-01-16 2000-09-01 Sony Corp Electron emitting apparatus, manufacturing method therefor and method of operating electron emitting apparatus
JP4253416B2 (ja) * 2000-01-14 2009-04-15 パイオニア株式会社 電子放出素子を用いた撮像素子
JP3667256B2 (ja) * 2000-06-30 2005-07-06 キヤノン株式会社 電子源の製造装置
JP4312937B2 (ja) * 2000-08-29 2009-08-12 株式会社ノリタケカンパニーリミテド 蛍光表示管
FR2836279B1 (fr) * 2002-02-19 2004-09-24 Commissariat Energie Atomique Structure de cathode pour ecran emissif
KR100445419B1 (ko) * 2002-02-25 2004-08-25 삼성에스디아이 주식회사 냉음극 전자원
KR20050111706A (ko) * 2004-05-22 2005-11-28 삼성에스디아이 주식회사 전계방출 표시소자 및 그 제조방법
KR100745737B1 (ko) * 2006-04-19 2007-08-02 삼성에스디아이 주식회사 하프 톤 포토마스크를 이용한 전계방출 표시소자의제조방법
KR20100126775A (ko) * 2008-04-03 2010-12-02 칼 짜이스 에스엠테 아게 세척 모듈 및 세척 모듈을 갖는 ｅｕｖ 리소그래피 장치
US9331189B2 (en) * 2012-05-09 2016-05-03 University of Pittsburgh—of the Commonwealth System of Higher Education Low voltage nanoscale vacuum electronic devices
KR101455262B1 (ko) * 2013-09-03 2014-10-31 고려대학교 산학협력단 수직형 진공 전자 소자, 그 제조방법 및 집적 소자
US10658144B2 (en) * 2017-07-22 2020-05-19 Modern Electron, LLC Shadowed grid structures for electrodes in vacuum electronics

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5079476A (en) 1990-02-09 1992-01-07 Motorola, Inc. Encapsulated field emission device
US5214347A (en) 1990-06-08 1993-05-25 The United States Of America As Represented By The Secretary Of The Navy Layered thin-edged field-emitter device
US5266155A (en) 1990-06-08 1993-11-30 The United States Of America As Represented By The Secretary Of The Navy Method for making a symmetrical layered thin film edge field-emitter-array
DE69027611T2 (de) * 1990-07-18 1997-01-23 Ibm Herstellungsverfahren und struktur einer integrierten vakuum-mikroelektronischen vorrichtung
US5136764A (en) 1990-09-27 1992-08-11 Motorola, Inc. Method for forming a field emission device
CA2060809A1 (en) 1991-03-01 1992-09-02 Raytheon Company Electron emitting structure and manufacturing method
DE69204629T2 (de) * 1991-11-29 1996-04-18 Motorola Inc Herstellungsverfahren einer Feldemissionsvorrichtung mit integraler elektrostatischer Linsenanordnung.
JP2635879B2 (ja) 1992-02-07 1997-07-30 株式会社東芝 電子放出素子及びこれを用いた平面ディスプレイ装置
US5559389A (en) 1993-09-08 1996-09-24 Silicon Video Corporation Electron-emitting devices having variously constituted electron-emissive elements, including cones or pedestals
JP3413504B2 (ja) 1993-10-29 2003-06-03 独立行政法人産業技術総合研究所 電子放出素子およびその製造方法

Cited By (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008294000A (ja) * 1999-01-21 2008-12-04 Sony Corp 冷陰極電界電子放出素子及びその製造方法、並びに、冷陰極電界電子放出表示装置
US6420726B2 (en) 1999-12-30 2002-07-16 Samsung Sdi Co., Ltd. Triode structure field emission device
EP1113478A1 (en) * 1999-12-30 2001-07-04 Samsung SDI Co., Ltd. Triode structure field emission device
US6933664B2 (en) 2000-05-30 2005-08-23 Canon Kabushiki Kaisha Electron emitting device, electron source, and image forming apparatus
US6624589B2 (en) 2000-05-30 2003-09-23 Canon Kabushiki Kaisha Electron emitting device, electron source, and image forming apparatus
US7582001B2 (en) 2000-09-01 2009-09-01 Canon Kabushiki Kaisha Method for producing electron-emitting device and electron-emitting apparatus
US6848962B2 (en) 2000-09-01 2005-02-01 Canon Kabushiki Kaisha Electron-emitting device, electron source, image-forming apparatus, and method for producing electron-emitting device and electron-emitting apparatus
US7611394B2 (en) 2000-09-01 2009-11-03 Canon Kabushiki Kaisha Method of manufacturing electron-emitting element using catalyst to grow carbon fibers between opposite electrodes
US7459844B2 (en) 2000-09-01 2008-12-02 Canon Kabushiki Kaisha Electron-emitting device, electron-emitting apparatus, image display apparatus, and light-emitting apparatus
US7591701B2 (en) 2000-09-01 2009-09-22 Canon Kabushiki Kaisha Electron-emitting device, electron source and image-forming apparatus, and method for manufacturing electron emitting device
US7276842B2 (en) 2000-09-01 2007-10-02 Canon Kabushiki Kaisha Electron-emitting device, electron source and image-forming apparatus, and method for manufacturing electron emitting device
US7012362B2 (en) 2000-09-01 2006-03-14 Canon Kabushiki Kaisha Electron-emitting devices, electron sources, and image-forming apparatus
US7227311B2 (en) 2000-09-01 2007-06-05 Canon Kabushiki Kaisha Electron-emitting device, electron-emitting apparatus, image display apparatus, and light-emitting apparatus
US7034444B2 (en) 2000-09-01 2006-04-25 Canon Kabushiki Kaisha Electron-emitting device, electron source and image-forming apparatus, and method for manufacturing electron emitting device
US7198966B2 (en) 2000-09-01 2007-04-03 Canon Kabushiki Kaisha Electron-emitting device, electron source, image-forming apparatus, and method for producing electron-emitting device and electron-emitting apparatus
US7186160B2 (en) 2000-09-01 2007-03-06 Canon Kabushiki Kaisha Electron-emitting device, electron-emitting apparatus, image display apparatus, and light-emitting apparatus
US6683408B2 (en) 2000-09-14 2004-01-27 Canon Kabushiki Kaisha Electron-emitting device, electron source and image-forming apparatus
US6853126B2 (en) 2000-09-22 2005-02-08 Canon Kabushiki Kaisha Electron-emitting device, electron source, image forming apparatus, and electron-emitting apparatus
JP2002208346A (ja) * 2000-11-13 2002-07-26 Sony Corp 冷陰極電界電子放出素子の製造方法
US7074105B2 (en) 2001-03-27 2006-07-11 Canon Kabushiki Kaisha Catalyst used to form carbon fiber, method of making the same and electron emitting device, electron source, image forming apparatus, secondary battery and body for storing hydrogen
US7399215B2 (en) 2001-09-07 2008-07-15 Canon Kabushiki Kaisha Method of manufacturing electron-emitting device and electron source
US6858990B2 (en) 2001-09-07 2005-02-22 Canon Kabushiki Kaisha Electron-emitting device, electron source, image forming apparatus, and method of manufacturing electron-emitting device and electron source
US6948995B2 (en) 2001-09-10 2005-09-27 Canon Kabushiki Kaisha Manufacture method for electron-emitting device, electron source, light-emitting apparatus, and image forming apparatus
JP2005340220A (ja) * 2004-05-29 2005-12-08 Samsung Sdi Co Ltd 電界放出表示装置及びその製造方法
JP2006073526A (ja) * 2004-08-30 2006-03-16 Samsung Sdi Co Ltd 電子放出素子および電子放出の製造方法
JP2007273270A (ja) * 2006-03-31 2007-10-18 Mitsubishi Electric Corp 電界放出型表示装置およびその製造方法
JP2016100121A (ja) * 2014-11-19 2016-05-30 株式会社豊田中央研究所 電子放出装置及びそれを備えるトランジスタ
US9779906B2 (en) 2014-11-19 2017-10-03 Kabushiki Kaisha Toyota Chuo Kenkyusho Electron emission device and transistor provided with the same

Also Published As

Publication number Publication date
EP0871195A1 (en) 1998-10-14
US6135839A (en) 2000-10-24
US6522053B1 (en) 2003-02-18
KR19980081291A (ko) 1998-11-25

Similar Documents

Publication Publication Date Title
JPH10289650A (ja) 電界電子放出素子及びその製造方法並びに電界電子放出型ディスプレイ装置
JP3895796B2 (ja) 多重チップ電界効果電子放出素子の製造方法
US5675210A (en) Method of fabricating a field emission device
KR100343222B1 (ko) 전계방출표시소자의제조방법
JPH04284327A (ja) 平面型電子放出素子の製造方法及び平面型電子放出素子
US5719466A (en) Field emission display provided with repair capability of defects
JP3898243B2 (ja) 電界効果電子放出用マイクロ・チップ及びその製造方法
JP2969081B2 (ja) 水平電界効果を有する電子放出素子及びその製造方法
JPH0896704A (ja) 粒子放出装置、電界放出型装置及びこれらの製造方法
JPH03225721A (ja) 電界電子放出素子およびその製造方法
JP2001351512A (ja) 電界放出陰極の製造方法
JPH06111713A (ja) 電子放出素子
KR100257568B1 (ko) 전계방출표시 소자의 필드 에미터 어레이 형성방법
JP3086445B2 (ja) 電界放出素子の形成方法
JP3184890B2 (ja) 電子放出素子及びその製造方法
JPH07282720A (ja) 電子放出源の製造方法
KR940011723B1 (ko) Fed의 제조방법
KR100569269B1 (ko) 전계방출 표시소자의 제조방법
KR100343206B1 (ko) 수평전계효과전자방출소자및그제조방법
KR100292829B1 (ko) 3극구조의몰리브덴팁전계효과전자방출표시소자제조방법
JPH11162326A (ja) 電界電子放出素子
JP3826539B2 (ja) 冷電子放出素子の製造方法
KR100262199B1 (ko) 전계방출 캐소드 및 이의 제조방법
JP2000173512A (ja) 電界イオン放出方式表示装置及びその駆動方法
JPH09139173A (ja) 電子放出素子およびその製造方法