JPH10282938A

JPH10282938A - 表示制御回路及び画像表示装置並びにそれを備えた電子機器

Info

Publication number: JPH10282938A
Application number: JP9103908A
Authority: JP
Inventors: Tomokazu Kono; 友和河野
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1997-04-07
Filing date: 1997-04-07
Publication date: 1998-10-23
Anticipated expiration: 2017-04-07
Also published as: JP3919877B2

Abstract

(57)【要約】【課題】表示データの転送方式を改善し、低消費電力
で、動作速度、アクセススピードの高速化が図れる表示
制御回路及び画像表示装置並びにそれを備えた電子機器
を提供すること。【解決手段】ＭＰＵ１０側のシステムより表示データ
ＬＤｎが転送され、表示部に表示データを表示制御する
表示制御回路である。ＭＰＵ１０からのコマンドに従い
表示データがＭＰＵからアクセス要求される第１の期間
にライトされ、直後の１フレーム期間内にリードされる
ＲＡＭ１８を有する。リードされた表示データを、リー
ドライトする表示データＲＡＭ１００を含む駆動手段４
０・５０を有する。ＲＡＭ１８のリードライト制御する
制御手段２０を有する。制御手段２０は、ＭＰＵ１０の
アクセス要求に応じて常時ＶＲＡＭ１２からＲＡＭ１８
へ表示データをライトする第１のモード、ＲＡＭ１８か
ら表示データＲＡＭ１００へ表示データの転送を行う第
２のモード、のいずれかのモードに切換選択する選択手
段２５を有する。これにより、ＭＰＵ１０に制限は加わ
らず、高速動作が可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
シングユニット（ＭＰＵ）により表示データが転送さ
れ、液晶表示部等の表示部に表示データを表示制御する
表示制御回路並びにそれを用いた画像表示装置及び電子
機器に関する。

【０００２】

【背景技術及び発明が解決しようとする課題】従来よ
り、この種の液晶表示装置において、ＭＰＵ側から表示
データをＬＣＤモジュール（ＬＣＤパネル）、走査電極
駆動回路（Ｙドライバ）、信号電極駆動回路（Ｘドライ
バ）等へ転送する方式として、マトリックス型液晶表示
素子モジュール・コントローラ（以下モジュールコント
ローラと言う）を用いる方式と、ＲＡＭ（読み出し専用
メモリ）内蔵型Ｘドライバを用いる方式と、に大別でき
る。

【０００３】前者の方式は、ＣＲＴを用いた表示装置と
同様、システムバスに繋がるモジュールコントローラが
表示データを記憶しているビデオＲＡＭ（ＶＲＡＭ）か
ら表示データを読出し、これをＬＣＤモジュールに対し
高周波のクロックで転送して表示リフレッシュ動作を行
うものである。

【０００４】後者の方式は、Ｘドライバ内に内蔵ＲＡＭ
（フレームメモリ）を持ち、ＭＰＵがデータバス、コン
トロールバス又はアドレスバスを介して表示タイミング
と無関係に直接内蔵ＲＡＭにアクセスし、１フレーム分
の表示データを内蔵ＲＡＭに転送し、ＲＡＭ内の表示デ
ータを変更し、Ｘドライバ内で所要の制御信号を生成し
て、内蔵ＲＡＭから表示データを順次読出し、表示リフ
レッシュ動作を行うものである。

【０００５】また、前者の方式の変形例として、ＭＰＵ
とドライバとの間のＭＰＵ側にフレームバッファを持つ
場合が考えられる。この場合、フレームバッファからＬ
ＣＤドライバへデータを転送する際に、ＬＣＤドライバ
側の動作クロックに基づいて転送させていた。

【０００６】しかしながら、表示リフレッシュ動作に
は、前者の方式あってはＶＲＡＭに対して、後者の方式
にあっては内蔵ＲＡＭに対して、前者の変形の方式にあ
っては、フレームバッファに対して、ＬＣＤからのアク
セスとＭＰＵ側からのアクセスとが競合する。

【０００７】この点について詳述すると、図２１（Ｃ）
に示すように、ＲＡＭが１ポートの場合に、ＭＰＵ側の
ポートの接続とＬＣＤ側のポートの接続とをスイッチを
用いて時分割に切換る。ここで、図２１（Ａ）のＴ期間
のように、ＬＣＤアクセスとＭＰＵアクセスとが競合し
た場合には、いずれかのアクセスを優先的に処理するい
わゆる調定が必要となる。

【０００８】具体的には、例えば前者の方式の変形例の
場合を例に採ると、図２１（Ｂ）に示すように、ＭＰＵ
アクセスは、ＭＰＵ側にて設定された動作周波数（例え
ばｔ１＝５００ｎｓ）を用い、期間ｔ１の間に一ライン
分のＲＡＭへの書込がなされる。ＲＡＭからＬＣＤ側へ
データを読出して、データ転送を行う場合は、ＬＣＤ側
にて設定された動作周波数（例えばｔ２＝６６．６μ
ｓ）に基づいたクロックを用い、一ライン分読み出す。
そして、最初のＭＰＵアクセス終了後、期間ｔ３の間隔
をおいてＬＣＤアクセスを実施し、ＬＣＤへのデータ転
送が期間ｔ２にて行われ、データ転送処理が完了するま
で待って、次のＭＰＵアクセスを実施する。この期間ｔ
３は、上記動作周波数の相違により生じるものである。
また、ＭＰＵのアクセスがある場合とは、表示画面上の
スクロール又は新たな情報が更新される場合等を言う。

【０００９】このような上記時分割駆動の場合には、Ｍ
ＰＵアクセス終了後、次のＭＰＵアクセスを実施するま
でに、ｔ２＋ｔ３のかなり多くの時間がかかる。特に、
１フィールド期間ともなると、その期間は膨大となり、
更新が遅れ表示処理を高速化できないという課題があ
る。

【００１０】また、このような処理では、ＭＰＵ処理能
力に制約が付くと共に、ＭＰＵの性能（高周波数化）が
向上すると、ＬＣＤの動作クロックとの格差（上記時間
ｔ２＋ｔ３）が増大し、ＭＰＵの処理能力を低下させて
しまう。しかも、ＭＰＵの性能が向上しても、処理速度
等の表示性能が変わらず、ＭＰＵの高性能化に追従でき
ない。さらに、上記のように処理時間が長くなるため、
消費電力が大きくなるという問題点がある。

【００１１】一方、上記いずれの方式であっても、ＭＬ
Ｓ駆動等では、ＰＣの場合と表示マッピングが違うた
め、ＶＲＡＭ内のアドレス空間とＲＡＭのアドレス空間
とが異なるマッピング状態にあり、ＲＡＭ構造が、図２
０に示すように、ＭＰＵからのＷ／Ｒの方向とＬＣＤ側
へリードするＲ方向とが同じであると、メモリセルの選
択効率が悪く、時間がかかると共に、消費電力が大きく
なる。

【００１２】また、内蔵ＲＡＭドライバをＩＣチップと
して構成する場合、表示パネルの大型化と共に横方向に
チップが長くなる為、内蔵ＲＡＭの構成上、Ｂ、／Ｂの
ライン構成が複雑になり、アクセス、動作速度が遅くな
る問題点がある。さらに、高耐圧に形成しなければなら
ず、自ずとデバイス構造においてチャネル長の長い構造
となるため、高電圧駆動となり消費電力が大きくなる。
加えて、単純なLOGICICと異なり周辺回路もＩＣ中に組
み込まれていることから、低電圧対応の最新のメモリを
該ＩＣ内に組み込むことができず、高速化に限界があっ
た。

【００１３】本発明は、上記した技術の課題を解決する
ためになされたものであり、その目的とするところは、
表示データの転送方式を改善し、低消費電力でありなが
ら、動作速度、アクセススピードの高速化を図ることの
できる表示制御回路及び画像表示装置並びにそれを備え
た電子機器を提供することにある。

【００１４】

【課題を解決するための手段】請求項１に記載の発明に
係る表示制御回路は、マイクロプロセッサユニットとの
間で表示データが入出力され、表示部に表示データを表
示制御する表示制御回路であって、前記マイクロプロセ
ッサユニット側からの前記表示データがリードライトさ
れる第１の記憶手段と、前記第１の記憶手段よりリード
された前記表示データがライトされ、ライトされた前記
表示データが前記表示部へ向けてリードされる第２の記
憶手段と、前記第２の記憶手段のリードライト制御及び
前記表示データを前記表示部に表示駆動制御する駆動手
段と、前記マイクロプロセッサユニットからのコマンド
に基づいて、前記マイクロプロセッサユニット側からの
前記表示データを前記第１の記憶手段へ向けてリード制
御し、前記第１の記憶手段の表示データを前記第２の記
憶手段へ向けてライト制御する制御手段と、を有し、前
記制御手段は、前記マイクロプロセッサユニットから前
記第１の記憶手段へのアクセスが、所定の時期に要求さ
れる第１の期間に、前記第１の記憶手段に前記表示デー
タをライトする第１のモードと、所定の時期に前記アク
セスが要求されなかった時であって前記第１の記憶手段
内の前記表示データがリードされる第２の期間中に、前
記第１の記憶手段から前記第２の記憶手段への前記表示
データの転送を行う第２のモードと、のいずれかのモー
ドに切換選択する選択手段を有することを特徴とする。

【００１５】請求項１に記載の発明によれば、制御手段
は、第１の期間において、表示部を更新させる場合等の
マイクロプロセッサユニット（以下ＭＰＵという）のア
クセス要求をすべて実施し、この期間内で表示データを
例えば１フレーム分すべて第１の記憶手段へ記憶させて
しまう。その後、選択手段の切換により、前記アクセス
要求がなされた第１の期間の後の第２の期間例えば１フ
レーム期間内で、第１の記憶手段にライトされた表示デ
ータを全て駆動手段へ転送させることができる。このた
め、従来のような、スイッチングを１回のアクセス要求
毎に切換る調定作業が一切不要となる。

【００１６】また、従来のように例えば第２の記憶手段
が１ポートの入出力ポートの場合であって、ＭＰＵから
のアクセスとＬＣＤからのアクセスとが競合するケース
は一切存在しなくなる。

【００１７】さらに、従来のような待ち時間もなくなる
ことから、処理速度が大幅に向上し、消費電力も大幅に
低減できる。この時、第１の記憶手段のリード・ライト
は、ＭＰＵのクロックに基づいて行われ、従来のような
表示部側への転送にも表示部側のクロックを用いていな
いので、従来のようなアクセスの遅延を低減して、ＭＰ
Ｕの処理の高速化を確保できる。従って、ＭＰＵの高速
化に伴い、ＭＰＵの動作速度が変化しても使用可能とな
る。

【００１８】また、いわゆるフレームバッファとして機
能する第１の記憶手段が駆動手段と独立して形成される
ので、第１の記憶手段の構成は、例えばＬＯＧＩＣＩ
Ｃのみで形成できる。このため、第２の記憶手段より高
速化を図ることができ、例えば第１の記憶手段を外付け
の増設用のＲＡＭを用いたとするならば、最新の高速、
低電圧化が図られたメモリを用いることができ、ＬＯＧ
ＩＣＩＣの世代交代に伴い、第１の記憶手段として使
用可能となる。

【００１９】請求項２に記載の発明に係る表示制御回路
は、請求項１において、前記制御手段の前記第２のモー
ドは、前記マイクロプロセッサユニットから出力されて
前記表示データの転送を開始させる転送開始命令に基づ
いて開始されることを特徴とする。

【００２０】請求項２に記載の発明によれば、転送制御
手段をＭＰＵの命令に基づいて制御することで、ＭＰＵ
対応の表示制御回路が提供でき、表示部の動作クロック
に拘わらずデータ更新のデータ転送ができる。

【００２１】請求項３に記載の発明に係る表示制御回路
は、請求項２において、前記制御手段は、前記転送開始
命令を受領するフラグレジスタと、前記転送開始命令に
よる前記フラグレジスタに基づいて、前記第１の記憶手
段のアドレスを指定するアドレス指定信号を出力し、前
記選択手段を前記第２のモードに設定して、前記第１の
記憶手段より前記表示データをリードしてデータ転送す
る転送制御手段と、を有することを特徴とする。

【００２２】請求項３に記載の発明によれば、表示デー
タの転送を制御する転送制御手段は、ＭＰＵの転送開始
命令に応じて、アクティブ動作を行い、選択手段を第２
のモードに切換ることができる。そして、アドレス指定
信号を出力することで、第１のモード時に、第１の記憶
手段へＭＰＵから供給されるアドレスは停止され、アド
レス選択をＭＰＵの制御に基づいて、容易にかつ高速に
行うことができる。

【００２３】請求項４に記載の発明に係る表示制御回路
は、請求項２又は請求項３において、前記制御手段は、
前記表示部への表示走査を一フレーム毎に開始せしめる
フレームスタート信号を生成する信号生成手段を有し、
前記第２のモードは、前記転送開始命令及び前記フレー
ムスタート信号に基づいて開始されることを特徴とす
る。

【００２４】請求項４に記載の発明によれば、第２のモ
ードの開始は、ＭＰＵの転送開始命令にて行われるが、
これに加えてフレームスタート信号を基準として第２モ
ードの開始を行うことで、少なくともフレーム単位で定
期的に第２の記憶手段へのデータ転送を行うことがで
き、更新等の遅延を防止している。尚、通常、更新に伴
い転送されるデータ量は、１フレーム期間内で充分に転
送できるデータ量であることから、第２の期間として１
フレームを設定することが好ましい。

【００２５】請求項５に記載の発明に係る表示制御回路
は、請求項４において、前記制御手段は、前記第１のモ
ードがｎ（ｎは１以上の整数）フレーム期間を要する場
合、前記転送開始命令を出力させる割込信号を、前記マ
イクロプロセッサユニットに向けて生成出力する割込信
号出力手段を有することを特徴とする。

【００２６】請求項５に記載の発明によれば、第１のモ
ードから第２のモードに切換る前に、割込信号をＭＰＵ
に向けて送信し、これを受けたＭＰＵは転送開始命令を
制御手段へ向け送る。命令を受取ると、制御手段は、選
択手段を第２のモードに切換る。

【００２７】このように、第１のモードから第２のモー
ドへの切換を、周期的に発振される制御信号に基づいた
クロックで生成された割込信号を用いて行うことで、万
が一、制御手段が第１の記憶手段のライト制御を実行せ
しめている場合でも、強制的にデータ転送に切換ること
ができる。尚、この割込信号の基準となる基準クロック
は、データ転送用の高周波の発振手段等を用いる必要は
なく、フレーム信号等を生成する低周波の発振手段で足
りる。

【００２８】請求項６に記載の発明に係る表示制御回路
は、請求項５において、前記割込信号出力手段の前記割
込信号は、前記フレームスタート信号に基づいて出力さ
れることを特徴とする。

【００２９】請求項６に記載の発明よれば、割込信号を
フレームスタート信号を基準として生成することで、各
フレーム単位で第１の記憶手段に書き込まれた表示デー
タを、好適タイミングで駆動手段に内蔵された第２の記
憶手段にデータ転送できる。

【００３０】こうすると、ＭＰＵアクセス終了後の、１
フレーム期間を利用し、表示データを転送することで、
表示部の表示画面の更新が遅れずに表示できる。

【００３１】請求項７及び請求項８に記載の発明は、請
求項１乃至６のいずれかに記載の表示制御回路を用いた
画像表示装置及び電子機器を定義している。

【００３２】特に、請求項７では、第３の記憶手段及び
第１の記憶手段が、ＭＰＵ内の各記憶手段上のアドレス
に順次指定される構成であるため、ＭＰＵ側から見た場
合には、第１の記憶手段をＭＰＵシステム内のアドレス
として容易に受領でき、ＭＰＵのアドレス指定に基づい
て、フレームバッファとして機能する第１の記憶手段を
制御でき、表示制御を完全にＭＰＵに従属でき、ＭＰＵ
の動作速度が低下することはない。

【００３３】

【発明の実施の形態】以下、本発明を液晶表示装置に適
用した実施の形態について、図面を参照して具体的に説
明する。

【００３４】［実施の形態１］（システムの全体構成）図１は、液晶表示パネル及びそ
の表示制御回路を含む液晶表示装置を示している。本例
の液晶表示装置は、大別してマイクロコンピュータ１と
表示制御回路２よりなる。表示制御回路２は、外付けＲ
ＡＭ１８（第１の記憶手段）、制御手段（モジュールコ
ントローラ）２０、信号線ドライバ４０及び走査線ドラ
イバ５０（駆動手段）、液晶表示パネル６０（表示
部）、電源回路８０及び発振用外付け回路７０よりな
る。尚、駆動手段及び液晶表示パネルとをＬＣＤモジュ
ールとしても良い。

【００３５】また、各ドライバ４０、５０は、液晶表示
パネル６０のＭＬＳ駆動のための専用のＩＣを一又は複
数配設して構成され、液晶表示パネル６０が搭載される
電子機器に内蔵されるマイクロコンピュータ１と接続さ
れて使用される。このマイクロコンピュータ１も半導体
集積回路化されている。

【００３６】図１において、マイクロコンピュータ１
は、プログラムされた８ビットのＭＰＵ（Microcompute
r Processing Unit）１０と、データが転送されるデー
タバス１０Ａと、アドレス又は制御信号が転送されるア
ドレスバス１０Ｂと、ＭＰＵ１０のワーキングメモリで
あってプログラム命令が格納されるシステムメモリ１１
及びＲＯＭ１４と、システムメモリ１１と同一のアドレ
ス空間に表示データを格納するビデオＲＡＭ（ＶＲＡ
Ｍ）１２と、データ及び音声情報等を記憶する補助記憶
装置１３等を有する。尚、システムメモリ１１、ＶＲＡ
Ｍ１２、補助記憶装置１３、ＲＯＭ１４をまとめて、又
はいずれかを第３の記憶手段として良い。

【００３７】図１の液晶表示装置は、このマイクロコン
ピュータに加え、データバス１０Ａ及びアドレスバス１
０Ｂに繋がる制御手段２０と、制御手段２０により表示
制御される液晶表示パネル６０と、液晶表示パネル６０
の複数の走査電極Ｙ１〜Ｙｍを選択する走査線ドライバ
５０と、液晶表示パネル６０の複数の信号電極Ｘ１〜Ｘ
ｎに表示データを供給する信号線ドライバ４０とを有す
る。尚、データバス１０Ａには、通信制御装置や他の表
示装置等の周辺装置を必要に応じて接続できる。

【００３８】システムメモリ１１（第３の記憶手段）
は、ＭＰＵ１０と表示制御回路との間を接続するデータ
バス１０Ａに接続されて、ＭＰＵ１０を動作させるプロ
グラム命令が格納される。尚、ＭＰＵ１０は、スクロー
ル動作等の表示画面全体の更新時には、アドレスの連続
性を確保する為、アドレス対応付けの処理を高速で行
う。この時、図４（Ｂ）に示すように、ＭＰＵ１０の内
部メモリ空間上のアドレスは、最上位ビットにシステム
メモリ１１に対応するアドレスが指定され、中位ビット
にＲＡＭ１８及び内蔵ＲＡＭ１００（後述）に対応する
アドレスが指定され、最下位ビットにＲＯＭ１４に対応
するアドレスが指定される。

【００３９】また、液晶表示パネル６０上には、例え
ば、電磁式の入力用タッチセンサ１６が設けられてお
り、ＭＰＵ１０は、タッチセンサコントロール回路１５
を介してタッチ検出ができる。このタッチ検出は、液晶
に電圧が印加されないブランク期間に、高精度に行え
る。

【００４０】各ドライバ４０、５０は、液晶表示パネル
６０の大きさに応じてＸＹ各々一又は複数例えば２個形
成され、表示データを表示部に表示駆動制御し、その内
部には第２の記憶手段としての表示データＲＡＭ１００
（フレームバッファ）が内蔵されている。表示データＲ
ＡＭ１００は、リードされた表示部の少なくとも一部に
対応する表示データを、フレーム信号ＹＤ等に基づい
て、リードライトされる。

【００４１】また、表示データＬＤｎは、シフトクロッ
クＸＳＣＬにより順次信号線ドライバ４０に転送され、
この表示データを一旦内蔵の表示データＲＡＭ１００に
書込む。この表示データＲＡＭ１００から一又は複数走
査ライン分の表示データを同時に読出して表示動作が行
われる。このため、表示変化がない場合、信号線ドライ
バ４０に新たに表示データを転送しなくても、内蔵ＲＡ
Ｍから表示データを読出すことで表示リフレッシュが行
え、低消費電力となる。

【００４２】さらに、制御手段２０の外部には、第１の
記憶手段としてのＲＡＭ１８（ＳＲＡＭ）が接続されて
いる。尚、ＲＡＭ１８は、その構成上、表示データＲＡ
Ｍ１００よりも動作速度が高速になるよう通常のＬＯＧ
ＩＣＩＣにて構成される。すなわち、外付のＲＡＭで
ある為、低消費電力化、高速化された最新のＲＡＭを取
付けることができる。

【００４３】ＲＡＭ１８は、ＭＰＵ１０からのコマンド
に従って、表示データがＭＰＵ１０からアクセス要求さ
れる第１の期間（図８のＴ₁ ）にライトされ、第１の期
間直後に生成するフレーム信号ＹＤの少なくとも１フレ
ームの第２の期間（図８のＴ₂ ）内にリードされる。

【００４４】ＲＡＭ１８にＭＰＵ１０からの表示データ
が記憶される場合、ＭＰＵ１０からの更新命令（ライト
開始命令）に基づいて、制御手段２０は、ＲＡＭ１８へ
向けてアドレスを指定するようアドレッシングを行う。
表示データＲＡＭ１００にＲＡＭ１８からの表示データ
が記憶される場合、ＭＰＵ１０からの転送開始命令に基
づいて、制御手段２０は、表示データＲＡＭ１００へデ
ータ転送を行う。

【００４５】このように本例装置では、ＲＡＭ１８への
リード制御を、ＭＰＵ１０の動作に依存して行うことが
できる。しかも、ＭＰＵ１０の性能例えば高周波数化し
て動作速度の高速化が図られたとしても、その性能を制
限することなく追従させて、液晶表示パネル６０の駆動
をＭＰＵ１０の性能に拘わらず駆動できる。

【００４６】ここで、各ドライバ内蔵の表示データＲＡ
Ｍ１００は、高耐圧化にて形成されるため動作速度はや
や遅くなる。しかし、本例では、外部のＲＡＭ１８を用
い、これにいわゆるフレームバッファとしての機能を持
たせ、表示データＲＡＭ１００自体は、ＭＬＳ駆動のた
めの分散計算等に用いることができる。そして、ＭＰＵ
１０側からＲＡＭ１８のメモリ上のアドレス空間を見た
場合、ＭＰＵ内のアドレス空間の中に組み込まれて、完
全にＭＰＵに従属させることができ、フレームバッファ
が完全にＳＲＡＭにように見える。このため、ドライバ
のクロックを用いず、ＬＣＤアクセスとＭＰＵアクセス
とが競合することなくライト及びデータ転送を行うこと
ができる。

【００４７】尚、本例のＲＡＭ１８は、図７に示すよう
に、ＭＰＵアクセスのメモリセルの選択順序（Ｗ／Ｒの
方向）と、ＬＣＤアクセスのメモリセルの選択順序（リ
ードＲ方向）とが９０度異なる方向にある為、ＭＬＳ駆
動における選択での、表示マッピングを変更する場合に
おいて、好都合となる。

【００４８】乃ち、ＭＬＳ駆動では、図２０に示す従来
装置では、ＭＰＵアクセスで選択される順序（Ｒ／Ｗ方
向）と、ＬＣＤアクセスで選択される順序（リードＲ方
向）とが同じであった。このため、ＭＬＳ駆動では、図
２０では、ライトされたＡ１、Ａ２、Ａ３・・のメモリ
セルを、リード時にＡ１、Ｂ１、Ｃ１・・のように選択
する必要があり、このために、Ａ１、Ａ２、Ａ３・・を
走査してＡ１を選択し、Ｂ１、Ｂ２、Ｂ３・・を走査し
てＢ１を選択し、という具合に、１ライン毎にメモリセ
ル選択位置まで走査を待ねばならず、大幅な処理時間が
かかっていた。

【００４９】これに対し、本例では、Ｒ／Ｗ方向と、Ｒ
方向とが異なる方向にあることから、図７に示すＡ１、
Ｂ１、Ｃ１・・でライトされたメモリセルを、Ａ１、Ａ
２、Ａ３・・のように効率良く選択でき、処理速度の向
上及び消費電力の低減が図れる。

【００５０】液晶表示パネル６０は、例えば３２０×２
４０の画素を備え、３２０本の信号線と２４０本の走査
線との交差によって形成される画素位置には、例えばス
ッチング素子と液晶とが直列に接続されて画素が形成さ
れる。尚、液晶表示パネル６０は、画素位置の各液晶層
に例えばＴＦＴ等の３端子型スイッチング素子、又はＭ
ＩＭ等の２端子型スイッチング素子を接続したアクティ
ブマトリックス型でも、単純マトリックス型でもよい。

【００５１】信号線ドライバ４０は、３２０本の信号線
にデータ信号を供給するもので、第１、第２の信号線ド
ライブＩＣ４２、４４を有する。第１の信号線ドライブ
ＩＣ４２は１〜１６０本目の信号線に、第２の信号線ド
ライブＩＣ４４は１６１〜３２０本目の信号線に、デー
タ信号を供給する。尚、最大で４つの信号線ドライブＩ
Ｃがカスケード接続可能であり、最大で６４０本の信号
線を駆動できる。

【００５２】第１，第２の信号線ドライブＩＣ４２，４
４は共に同一の構成を有する。カスケード接続可能な最
大４つの信号線ドライブＩＣを第１段〜第４段にて使い
分けるために、各ＩＣにＬＲ０，ＬＲ１の２つの外部端
子を設け、各外部端子の印加電位の組合せを異ならせて
いる。第１段目の第１の信号線ドライブＩＣ４２を、Ｌ
Ｒ０＝ＬＲ１＝Ｌ、第２段目の第２の信号線ドライブＩ
Ｃ４４を、ＬＲ０＝Ｌ、ＬＲ１＝Ｈに設定する。図１で
は示していないが、第３段目の信号線ドライブＩＣは、
ＬＲ０＝Ｈ、ＬＲ１＝Ｌに、第４段目の信号線ドライブ
ＩＣは、ＬＲ０＝ＬＲ１＝Ｈに設定される。

【００５３】走査線ドライバ（Ｙドライバ）５０は、２
４０本の走査線に走査信号を供給するもので、第１、第
２の走査線ドライブＩＣ５２、５４を有する。第１の走
査線ドライブＩＣ５２は１〜１２０本目の走査線に、第
２の走査線ドライブＩＣ５４は１２１〜２４０本目の走
査線に走査信号を供給する。尚、図１中、走査線ドライ
バ５０，信号線ドライバ４０は、各々同じ機能をもつ複
数のＩＣをカスケード接続して構成しているが、一つの
ＩＣとして構成しても良い。複数のＩＣをカスケード接
続して一つのドライバとする場合、各ＩＣの表示データ
ＲＡＭのメモリ容量は、１個のＩＣが担当する表示領域
分の容量であり、信号線駆動電圧は、一つのＩＣが担当
する表示領域の信号線についての駆動電圧となる。これ
ら信号線ドライバ４０及び走査線ドライバ５０には、電
源回路８０より電力が供給され、制御手段２０からの表
示データＬＤｎが供給される。

【００５４】（制御手段の説明）マルチライン駆動法を
採用し、外部接続ＲＡＭ１８へのライト及び内蔵ＲＡＭ
１００へのデータ転送を適宜切換ることができる制御手
段の構成について、図２を用い説明する。図２は、制御
手段の概略を示すブロック図である。

【００５５】制御手段２０は、ＭＰＵ１０からのコマン
ドに基づいて、ＲＡＭ１８のリードライトを制御する機
能を有し、３２ｋＨｚ〜５１２ｋＨｚ程度の振動子を持
ち低周波クロックを常時発振する低周波発振手段２１
と、その低周波クロックを基に、信号線ドライバ４０に
必要な走査スタート信号（フレーム開始信号）ＹＤ、転
送表示データの直並列変換用のラインラッチ信号（ラッ
チパルス）ＬＰ、液晶交流化信号ＦＲ等のタイミング制
御信号を生成する信号生成手段２３と、低周波クロック
に位相同期する高周波クロックを作成する高周波発振手
段２２と、ＭＰＵと１０の間の情報の授受を行うインタ
ーフェース回路２６と、ＭＰＵ１０がＶＲＡＭ１２のう
ち信号線ドライバ４０のＲＡＭ１００の該当領域に表示
データの変更を加えた時、ＭＰＵ１０によって転送指示
フラグが立つフラグレジスタ２７と、高速のクロックＸ
ＳＣＬを専用バスに出力して、フラグレジスタ２７に当
該フラグアドレス信号及びフラグリセット信号を送り、
ＶＲＡＭ１２内の書換えアドレスの表示データをバス１
０Ａを介して読出データとして取込み、読出データをシ
フトクロックＸＳＣＬを用いてデータバスのビット数又
はフォーマットに変換して得られた表示データＬＤｎ及
びシフトクロックＸＳＣＬをデータバスを介して信号線
ドライバ４０へ転送する制御部２４（転送制御手段）
と、選択手段２５と、割込信号出力手段２８とを有す
る。

【００５６】制御手段２０は、ＭＰＵ１０からのアクセ
ス要求を受けると、ＶＲＡＭ１２からシステムバス１０
Ａを介して、アクセス要求分例えば１フレーム分の表示
データを、ＲＡＭ１８に送る。

【００５７】信号生成手段２３は、ＭＰＵ１０からの表
示部の表示データを更新する更新命令に基づいて、各種
制御信号ＹＤ等を生成する機能を有し、低周波クロック
を基に１フレーム期間内にＮ例えば２４０発のラッチパ
ルス（ラインラッチ信号）ＬＰを生成する分周器と、ラ
ッチパルスＬＰを計数して走査電極の順番（行アドレ
ス）を指定するための行アドレス信号、フレーム開始信
号ＹＤ等を生成する垂直カウンタ２３−１と、フレーム
開始信号ＹＤ及び垂直カウンタのカウント値に基づき、
液晶交流化信号ＦＲを生成するフレームカウンタ２３−
２を有している。また、信号生成手段２３より、該当す
る信号線の駆動出力を電圧レベルＶｃに固定し、表示オ
フモードの画面に制御する表示制御信号を出力しても良
い。尚、電源回路８０、信号線ドライバ４０、走査線ド
ライバ５０に所定の電圧も供給する。

【００５８】インタフェース回路２６に入力されたＭＰ
Ｕ１０からの更新命令、転送開始命令等は、コマンドデ
コーダ（コマンド解読回路）で解読され、その内容や必
要な制御データ等が制御部２４に送られる。

【００５９】制御部２４（転送制御手段）は、制御デー
タ例えばイネーブル信号等に基づいて、ＲＡＭ１８のア
ドレス指定信号を出力し、選択手段２５を第１のモード
に設定制御し、転送開始命令に基づいて、ＲＡＭ１８へ
ライトする表示データを入力し、ＲＡＭ１８より表示デ
ータをリードしてデータ転送する。

【００６０】選択手段２５は、ＭＰＵ１０のアクセス要
求に応じて常時ＭＰＵからのコマンドに従って、第１の
期間（図８Ｔ₁ ）中に、ＭＰＵ１０側からＲＡＭ１８へ
表示データをライトする第１のモードと、第１の期間の
後の第２の期間中（図８Ｔ₂）に、ＲＡＭ１８から表示
データＲＡＭ１００への表示データの転送を行う第２の
モードと、のいずれかのモードに切換選択する機能を有
する。そして、ＭＰＵ１０のアクセスに応じて表示デー
タを一時的にライトし、ライト後の１フレーム期間を利
用してデータ転送を行う。

【００６１】フラグレジスタ２７は、第１のモード終了
直前に第２のモードを開始させるＭＰＵ１０のコマンド
の受領を許容する。また、ＭＰＵ１０からのライト開始
命令に基づいて、イネーブル信号を出力する。

【００６２】割込信号出力手段２８は、表示データのＲ
ＡＭ１８へのライト終了直前に、ＭＰＵ１０から出力さ
れ、ＲＡＭ１８から表示データＲＡＭ１００への表示デ
ータの転送を開始させる転送開始命令を、出力させる割
込信号を、制御信号に基づいてＭＰＵ１０に向けて生成
出力する。ＭＰＵ１０は、割込を受けた時点で転送命令
を送る。また、データ転送に際し、バスホールダを適宜
に用いて転送タイミングを微調整することができる。こ
のため、ＭＰＵ１０は、内部と外部を特に意識すること
なく表示データの転送開始命令を出すことができる。

【００６３】尚、本例では、図示しない出力制御手段を
有しても良い。出力制御手段は、第２のモードがｎフレ
ーム期間を要する場合、ＭＰＵ１０のクロックタイマー
に基づいて、少なくとも２フレーム期間終了前毎に、ｎ
番目のフレーム期間中でのデータ転送を終了させ、ＭＰ
Ｕ１０からの更新命令を出力させるように制御する。こ
れにより、万が一、更新命令があったにも拘わらず、何
フレームもデータ転送（第２のモード）状態であった場
合には、出力制御手段によりＭＰＵより更新命令を出さ
せて、ＲＡＭ１８へのライト動作を行うことができる。

【００６４】次に制御手段２０の動作について図２、図
８〜図１０を用いて説明する。

【００６５】制御手段２０のうち、低周波発振手段２１
及び信号発生手段４３は常時動作しているが、高周波発
振手段２２は、データ転送時に間欠動作する。低周波発
振手段２１は、低周波クロックを常時出力し、信号発生
手段２３の分周器は、低周波クロックを所定の分周比で
分周してラッチパルスＬＰを生成する。ラッチパルスＬ
Ｐは、１水平期間でＮ回発生し、３２〜８０ｋＨｚ程度
である。尚、垂直カウンタ２３−１は、ラッチパルスＬ
Ｐを計数して行アドレス信号及びフレーム開始信号ＹＤ
を生成し、フレームカウンタ２３−２は、フレーム開始
信号ＹＤを計数して液晶交流化信号ＦＲ等を作成する。
クロックＸＳＣＬは、高周波クロックであり、制御部２
４からの表示データの読込及び転送に利用される。ＭＰ
Ｕアクセスは、５００ｎＳであり、２ＭＨｚのアクセス
周波数とする。

【００６６】ＭＰＵ１０がＶＲＡＭ１２の表示データを
リフレッシュ動作時に全体的に変更する時や、フレーム
間引き方式で階調表示する際に部分的に変更する時は、
ＭＰＵ１０から更新命令（ライト開始命令）が入力さ
れ、ＭＰＵ１０は、随時データバス１０Ａ及びアドレス
バス１０Ｂを介してアドレス信号及び表示データをＲＡ
Ｍ１８にライトする。この時、選択手段２５は第１のモ
ードに設定されている。これにより、ＶＲＡＭ１２内の
書換アドレスの表示データ（更新データ）が、読出デー
タとして取込れる。

【００６７】そして、第１のモードから第２のモードに
切換る図８の期間Ｔ₁ の終了前に、定期的に出力する信
号ＹＤに基づいて割込信号出力手段２８は、割込信号Ｉ
ＲをＭＰＵ１０へ向け出力する。これを受けたＭＰＵ１
０は転送開始命令を制御手段２０へ向け送る。この転送
開始命令により、ＭＰＵ１０がインターフェース２６を
介してフラグレジスタ２７の該当アドレスに転送指示フ
ラグを立てる。また、制御部２４は、加算器及びオフセ
ットカウンターを有し、アドレスとデータの転送を行う
機能を有し、転送開始命令が入ると、このフラグを叩い
て制御部２４よりアドレス指定信号がＲＡＭ１８の選択
手段２５に向け出力される。

【００６８】すると、制御部２０は、選択手段２５を第
２のモードに切換て、読出用のアドレス指定信号により
ＲＡＭ１８内の表示データを高速クロックでリードし、
ＲＡＭ１８より制御部２４を介し、表示データＬＤｎを
ドライバ４０へと転送させる。

【００６９】ここで、アドレスの発生により、ＭＰＵ１
０からのアドレスは伝達されず、ＭＰＵ１０からのデー
タはライトされない。この時、制御部２４は、信号生成
手段２３のシフトクロックＸＳＣＬを高速クロックで出
力する。そして、データバスのビット数又はフォーマッ
トに変換され、１フレーム期間（図８のＴ₂ ）の間、高
速クロックのＸＳＣＬに基づいて表示データＬＤｎを専
用バスへ出力して転送し、ドライバ４０内のＲＡＭ１０
０へライトする。尚、２フレームの間を転送期間として
も良い。

【００７０】ここで、図９（Ａ）に示すように、ＭＰＵ
アクセスがＹＤの立上りの前で終了した場合には、次の
立上りまで待機することとなる。また、図９（Ｂ）に示
すように、仮にデータ転送が１フレームを超え、なおか
つＭＰＵアクセスが生じた場合には、ＭＰＵアクセスが
優先し、データ転送を切っても良い。

【００７１】加えて、本例では、第１のモードから第２
のモードへの切換を、周期的に発振される制御信号例え
ばＹＤに基づいたクロックで生成された割込信号ＩＲを
用いて行うこともできる。この場合、万が一、制御手段
２０がＲＡＭ１８のライト制御を実行せしめている場合
でも、強制的にデータ転送に切換ることができる。

【００７２】また、１フレーム期間が完了すると、フラ
グレジスタ２７にフラグアドレス信号及びフラグリセッ
ト信号を送り、フラグアドレス内の転送指示フラグを倒
すようにしても良い。そして、次のアドレス指定信号が
発生すると、高速クロックによって上記動作が繰り換え
され、１フレーム期間でＮ走査ライン分の表示データＬ
Ｄｎの転送が完了する。尚、１ライン選択の場合は、Ｌ
Ｐ１を１Ｈ（１フィールド期間）とし、２ライン同時選
択の場合は、ＬＰ１・ＬＰ２を１Ｈとし、３ラインの場
合は、ＬＰ１・ＬＰ２・ＬＰ３を１Ｈとする。ＬＰ１内
は、３６０本の線に併せて３６０発のＸＳＣＬ、ＬＰ２
４０発を発生させる。

【００７３】１フレーム期間の表示データＬＤｎの転送
中は、表示動作が一時中止されるが、シフトクロックＸ
ＳＣＬを１フレーム期間停止しても、表示に影響を及ぼ
すことはない。乃ち、１〜２フレームの画面の抜けは、
１６ｍｓと人間の目に確認できず、表示に影響を及ぼさ
ず、かえって無駄な画面を省く分低消費電力化が図れ
る。

【００７４】このように、制御手段２０により、ＭＰＵ
アクセス時（ＶＲＡＭ１２の表示データの変更時）に
は、常時表示データをＲＡＭ１８にライトできる。これ
により、ＭＰＵ１０は、内部バスに接続された自己が管
理するメモリやレジスタ等にデータ転送をするのと同様
に、ＲＡＭ１８等のマルチライン駆動用の表示データメ
モリや制御回路にデータ転送できる。マルチライン駆動
の処理もＭＰＵ内部と同様に行われるため、パイプライ
ン的処理が実現され、データ転送のタイミング制御に関
する整合性もよく、ＭＰＵ１０に特別な負担がかからな
い。

【００７５】尚、本例の制御手段内には、図示しないＭ
ＰＵ内部データバスに直結され、表示データの授受を行
う入出力バッファと、データを一時的に蓄積するバスホ
ールダと、コマンドの解読を行うコマンドデコーダとを
有することが好ましい。

【００７６】（信号線ドライバの説明）複数の信号線ド
ライブＩＣ４２、４４は共に同一構成の半導体集積回路
で、相互にチップイネーブル出力ＣＥＯとチップイネー
ブル入力ＣＥＩを介してカスケード接続されている。い
ずれの信号線ドライブＩＣも、ＭＰＵ１０に直結するシ
ステムバスを共有せず、データバスを介して制御手段２
０に繋がるだけである。

【００７７】この第１，第２の信号線ドライブＩＣ４
２，４４の具体的構成について、図３を参照して説明す
る。図３は信号線ドライブＩＣに共通な構成を示してい
る。

【００７８】信号線ドライブＩＣ４２は、表示データを
記憶するスタティックＲＡＭ及びその周辺回路で構成さ
れ、例えば１６０セグメント×２４０ラインの容量で形
成された表示データＲＡＭ１００と、表示データＲＡＭ
１００に対して例えば１バイト単位で表示データのリー
ドライトを制御し、表示データＲＡＭ１００より例えば
４ライン分の表示データを読出し、４ライン同時選択の
ＭＬＳ駆動を可能とするＬＣＤ制御回路１３０、カラム
アドレス制御回路１２０、ロウアドレス制御回路１４
０、Ｉ／Ｏバッファ１２２及びラッチ回路１３２と、選
択電圧パターンと表示データの不一致を検出して印加電
圧を決定するマルチライン用のデコード回路１３４及び
レベルシフタ１３５と、決定された電圧を選択して出力
する電圧セレクタとしての液晶駆動回路１３６と、制御
手段２０から供給される信号を基に所要のタイミング信
号等を形成する内部発振回路１５０を有する。

【００７９】ＩＣ内部のバスライン１１０には、バス接
続用端子として、Ｄ７〜Ｄ０が入出力回路１１１を介し
て接続されている。入出力回路１１１を介して入出力さ
れる制御データ、表示データは、バスライン１１１を介
して図示しないバスホールダにて保持可能である。制御
データは、ＬＣＤ制御回路１３０内に供給される。

【００８０】ＬＣＤ制御回路１３０は、外部端子ＬＰ、
ＹＤ、／ＤＯＦＦ、ＦＲ、ＸＳＣＬ、ＣＡ、／ＣＳ及び
Ｍ／Ｓと接続され、内部発振回路１５０に接続されてい
る。

【００８１】このＬＣＤ制御回路１３０は、カラムアド
レス制御回路１２０、ロウアドレス制御回路１４０、Ｒ
ＡＭ用Ｉ／Ｏバッファを制御して表示データＲＡＭ１０
０に対してライトするライト制御手段として機能すると
共に、ラッチ回路１３２及びデコード回路１３４をも駆
動制御して表示データをリードするリード制御手段とし
ても機能する。すなわち、ライトする場合、ＸＳＣＬの
立下る度に、制御手段２０から転送される表示データ
（１バイト）をＩ／Ｏバッファ１２２へ順次取り込み、
リードする場合、４ライン分の表示データをＲＡＭ１Ｏ
Ｏより読出し、液晶駆動回路１３６を介して、液晶表示
パネル６０の信号線に、ＭＬＳ駆動用のデータ信号を供
給する。また、ＬＣＤ制御回路１３０は、印加電圧の決
定動作タイミング、セルフリフレッシュモードの判定、
デコード回路１３４のフィールド等も制御する。

【００８２】Ｉ／Ｏバッファ１２２は、１走査ライン分
の表示データＬＤｎをラッチパルスＬＰの立ち下がりで
一括ラッチし、１シフトクロックＸＳＣＬ以上の書込時
間で表示データＲＡＭ１００に書込む。尚、ラッチする
順番を例えばＳＨＬ信号にて規定するよう構成しても良
い。

【００８３】ロウアドレス制御回路１４０は、書込制御
信号ＷＲ又は読出制御信号ＲＤの印加の度に、ＲＡＭ１
００内の配置に合わせたロウアドレスを出力し、走査ス
タート信号ＹＤにより選択アドレスを初期化し、ロウア
ドレスに基づいてワード線を順次選択する。選択アドレ
スは、ＬＰ信号の立ち下がりエッジ後、表示データＲＡ
Ｍ１００へのデータ書込が終了するとインクリメントさ
れる。

【００８４】ラッチ回路１３２は、ローアドレス制御回
路１４０で選択されたローアドレスの表示データを、Ｌ
Ｐ信号の立ち下がりエッジで表示データＲＡＭ１００か
ら読出す。デコード回路１３４は、表示データＲＡＭ１
００よりの表示データと走査線の列パターンとの組から
対応する信号線の駆動電圧情報を割出す信号パルス割出
回路として機能し、ＭＬＳ駆動を行うために必要なドラ
イバ制御信号を出力する。制御信号は、表示データとＦ
Ｒ、／ＤＯＦＦ及びＬＣＤ制御回路３２０から与えられ
るフィールド情報により決定される。また、信号電圧レ
ベルをロジック系電源レベル（Ｖ_DD、Ｖ_SS）から、液晶
駆動系電源レベル（Ｖ₀〜Ｖ₅）に変換する回路である。
レベルシフタ１３５は、デコード回路１３４からの低論
理振幅レベルの信号を高論理振幅レベルの信号に変換す
るレベル変換を行うレベルインターフェース回路であ
る。

【００８５】液晶駆動回路１３６は、デコード回路１３
４から出力される高論理振幅レベルの電圧選択コード信
号により電圧Ｖ２、Ｖ１、Ｖｃ（例えば０）、−Ｖ１、
−Ｖ２のいずれかを選択して各信号線Ｘ１〜Ｘｎに液晶
印加電圧を印加する。いずれを選択するかは、表示デー
タと液晶駆動を交流化するための信号であるＦＲ信号と
により決定される。

【００８６】ドライブＩＣ４２（４４）は、ＭＰＵ１０
の内部データバスに直結しており、８ビットのＭＰＵ１
０から表示データＲＡＭ１００へのデータ転送は、ＭＰ
Ｕ１０内におけるデータ転送と同じように、８ビット単
位（ＭＰＵがデータを並列処理できる単位）で行われ、
外部のＭＰＵ１０とドライブＩＣ４２との間にデータ転
送ラインを構築する。データ転送に際し、バスホールダ
を適宜に用いて転送タイミングを微調整できる。

【００８７】必要な情報が与えられたＬＣＤ制御回路１
３０は、Ｉ／Ｏバッファ１２２、カラム、ロウアドレス
制御回路１２０、１４０を制御し、Ｉ／０バッファ１２
２から表示データＲＡＭ１００へデータを書込む。この
書込は、同時選択の走査線数をｈ本（ｈは２以上の自然
数）とした場合、１本のデータ線に印加する電圧を決定
するのに必要なｈ個の表示データを含むｍビットの表示
データを単位として行なうことが好ましい。

【００８８】ＬＣＤ制御回路１３０は、データ取込用ク
ロックにより、バスライン１１０を介して送られてくる
８ビット（１バイト）の制御データをレジスタ（不図
示）に取込み、その制御データに基づいて、独立に表示
データＲＡＭ１００からデータをリードする。尚、ＬＣ
Ｄ制御回路１３０におけるカウンタ等のロジック回路の
動作クロックは、内部発振回路１５０から供給される。

【００８９】図示しない出力選択回路により、ＭＬＳ駆
動に必要な表示データを選択して読出す。表示データ
は、ラッチ回路１３２に一時的に保持された後、デコー
ド回路１３６に送られる。デコード回路１３６の一致・
不一致判定の結果、決定された電圧情報は液晶駆動回路
１３６に伝達され、電圧を選択して、液晶表示パネル６
０の信号線に供給する。上述の各端子の説明は下記の表
１の通りである。

【００９０】

【表１】尚、ドライバチップ単位に、自動パワーセーブを行い、
イネーブルとなるチップのみが表示データを取込むよう
データ入力を制御する手段を設けてよい。この場合、Ｌ
Ｐの入力により、カスケードされた全てのドライバーを
スタンバイ状態にし、Ｎ個のドライバをカスケード接続
しても、表示データが入るドライバは、常時１個限ら
れ、消費電力を低減できる。

【００９１】また、ドライバ４０は、表示内容が不変の
場合、制御手段２０から信号線ドライバ４０へのデータ
転送を停止し、これを自動検出してパワーダウン表示に
するセルフリフレッシュモードに設定する機能を有す
る。表示データの入力終了時点から、シフトクロックＸ
ＳＣＬをＬに保持して設定され、ＸＳＣＬの停止中は、
ＲＡＭ１００へは書込まれない。この時、ドライバ４０
は、制御手段２０からの信号ＬＰ、ＹＤ、ＦＲを入力
し、内蔵ＲＡＭから表示データを周期的に読出して表示
リフレッシュを行う。セルフリフレッシュモードでもデ
ィスプレイオフ機能は動作可能である。セルフリフレッ
シュモードの解除は、制御手段２０は、信号ＬＰの立下
がりからデータ転送時のタイミングでシフトクロックＸ
ＳＣＬを信号線ドライバ４０に入力して実行される。カ
スケード接続されている場合、カスケード接続に対応し
たＸＳＣＬクロック数を入力しないと全ドライバ４０の
セルフリフレッシュモードは解除されない。

【００９２】（ＲＡＭ、表示データＲＡＭ及びその周辺
回路の説明）本例は、４ライン同時選択のＭＬＳ駆動の
ため、図５（Ａ）の液晶表示パネル６０の３２０×２４
０画素の表示アドレス空間に対し、一つの信号線ドライ
ブＩＣ４２内のＲＡＭ１００のメモリアドレス空間が図
５（Ｂ）の通り異なる。図６（Ｂ）のメモリアドレス空
間は、ロウ方向のメモリセルの数が、２４０（本）÷８
（ビット）＝３０個に対し、カラム方向では３２０
（本）×８（ビット）÷２（ＩＣの数）＝１２８０個に
なる。尚、図５（Ｂ）のメモリアドレス空間において、
ロウアドレスを［０，１…２９］とする。また、本例が
１バイト単位でデータのリード・ライトを行う為、カラ
ムアドレスの数は、１２８０÷８＝１６０である。尚、
１段目の信号線ドライブＩＣ４２内のＲＡＭ１００のカ
ラムアドレスを［０，１，…１５９］、２段目の信号線
ドライブＩＣ４４内のＲＡＭ１００のカラムアドレスを
［１６０，…３１９］とする。また、最大４個の信号線
ドライブＩＣをカスケード接続した場合、カラムアドレ
ス値の最大は［６３９］となる。

【００９３】図６は、ＲＡＭ１００及びその周辺回路の
回路図であり、３０本のワードラインＷＬ１〜ＷＬ３０
と、１２８０列のビット線対ＢＬ，／ＢＬには各々メモ
リセル１０２が接続される。図３のＲＡＭ用Ｉ／Ｏバッ
ファ１２２に接続された１６本のバスライン１１０は、
図６に示す各々のカラムスイッチ１０４を介して１２８
０列のビット線対ＢＬ，／ＢＬに接続される。

【００９４】図３のカラムアドレス制御回路１２０は、
図６の一つのトランスファーゲート１０６に接続された
８つのカラムスイッチ１０４を同時にオンオフする為の
１６０個のカラムアドレスデコーダ１２０Ａを有する。
各カラムアドレスデコーダ１２０Ａは、ＬＣＤ制御回路
１３０から１０ビットのカラムアドレスと、２つの外部
端子ＬＲ０，ＬＲ１の２ビットの論理とをデコードし、
８つのカラムスイッチ１０４を同時にオンオフする。各
カラムアドレスデコーダ１２０Ａは、マスクＲＯＭとし
て各信号ドライブＩＣで共通し、２つの外部端子ＬＲ
０，ＬＲ１の設定電位が信号ドライブＩＣ毎に変更され
る。よって、１〜１６０番目のカラムアドレスを信号線
ドライブＩＣ４２にてデコードし、１６１〜３２０番目
のカラムアドレスを信号線ドライブＩＣ４４にてデコー
ドできる。そして、いずれか一つのカラムデコーダから
Ｌが出力されると、８つのカラムスイッチ１０４が同時
にオンする。

【００９５】図３のラッチ回路１３２は、図６のラッチ
信号ＳＥＬＲとその反転信号／ＳＥＬＲによりオンオフ
されるスイッチ１３２Ａと、その出力をラッチするラッ
チ用ゲート回路１３２Ｂを有する。ワードラインＷＬ１
がアクティブになると、ラッチ信号ＳＥＬＲがアクティ
ブとなり、図５（Ａ）の表示空間上で第１〜第４ライン
の画素データが同時ラッチされ、同様に、ラッチ反転信
号／ＳＥＬＲがアクティブの時、第５〜第８ラインの画
素データが同時ラッチされる。アクティブワードライン
をロウアドレス制御回路１４０で切換ることで、全ワー
ドラインのメモリセル１０２のデータが、順次ラッチさ
れる。

【００９６】図３に示すデコーダ回路１３４は、図６の
ＰＲ（デコード回路をプリチャージするための信号）、
ＦＲ（液晶交流化信号）及びＦ１，Ｆ２（ＭＬＳのパタ
ーンを区別するためのフィールド信号）に基づきラッチ
出力をデコードする。図３の液晶駆動回路１３６は、図
６のデコーダ回路１３４の出力と、各種電圧とから、信
号線に印加される信号電圧を決定する。

【００９７】（入出力回路１１１の入出力端をハイイン
ピーダンスとする構成について）図６の１６０個のカラ
ムアドレスデコーダ１２０Ａは、ＲＡＭのデータのリー
ド・ライト時に、各々Ｌを出力する。カラムアドレスデ
コーダ１２０Ａの出力端には各々インバータ１０８が１
６０個配置される。

【００９８】本例では、カラムアドレスデコーダ１２０
Ａの出力に基づいて、ＲＡＭ１００に対してデータのリ
ード・ライトを実施しているか否かをモニタするモニタ
回路２００を有する。モニタ回路２００は、インバータ
１０８の出力が各々ベースに印加される１６０個のＮ型
トランジスタ２０２と、１本の共通接続線２０４を有す
る。いずれか一つのカラムアドレスデコーダ１２０Ａよ
りＬが出力すると、一つのインバータ１０８の出力Ｈに
より一つのＮ型トランジスタ２０２がオンされ、共通接
続線２０４の電位はＬとなる。

【００９９】モニタ回路２００は、Ｎ型トランジスタ２
０２が接続された共通接続線２０４の最終段に、一つの
モニタ用インバータ２０６を有する。このため、モニタ
回路２００の出力としてＨが得られた時、２つの信号ド
ライバ２２，２４のいずれかにて、データのリード・ラ
イトの実施をモニタできる。モニタ回路２００は、共通
接続線２０４の電位をＨにプリチャージするプリチャー
ジ回路２１０を有する。プリチャージ回路２１０は、２
つのＰ型トランジスタ２１４、２１６から成るトランス
ファゲート２１２を有する。データのリード・ライトの
前に、カラムコントロール信号ＣＡＬＣＴＬのＬによ
り、共通接続線２０４がプリチャージされる。この時、
Ｐ型トランジスタ２１６もオンするので、いずれか一つ
のカラムデコーダ１２２ＡがＬにならない限り、モニタ
出力はＬとなり、誤検出を防止できる。

【０１００】尚、カラムアドレス制御回路１２０に、図
６の１６０個のカラムデコーダ１２２Ａを有するカラム
アドレスデコード回路と、カラムアドレスカウンタ回路
を有し、ロウアドレス制御回路１４０に、ロウアドレス
デコード回路とロウアドレスカウンタ回路を有し、ＬＣ
Ｄ制御回路１３０に、カラム、ロウアドレスカウンタ回
路を各々制御するクロック制御部を設けることが好まし
い。この場合、カラム方向では、カラムアドレスカウン
タ回路がＲＡＭアクセスの度に自動インクリメントし、
ロウ方向では、ロウアドレスカウンタがＲＡＭアクセス
の度に自動インクリメントする。こうすると、ＲＡＭの
記憶領域のうち、特定領域に、カラム方向にアクセスし
てデータ書込が行える。尚、ロウアドレスカウンタ回路
は、第３のレジスタ及び第４のレジスタを設け、その後
段に、カスケード接続された第３、第４のビットカウン
タ、ロウアドレスを検出するアドレスエンド検出器を設
けるのが好ましい。

【０１０１】（内蔵ＲＡＭの書込及び読出動作）本例で
は、ラッチ回路でのラッチ周波数は１４．４のＫＨｚ、
ＬＣＤアクセス要求間時間は６９．４μＳとする。信号
発生手段２３によって、図８に示すフレーム開始パルス
ＹＤ、ラッチパルスＬＰは常時発生している。フレーム
開始パルスＹＤは、１フレーム期間（１Ｆ）毎に発生
し、ラッチパルスＬＰは１水平期間（１Ｈ）内にＫ回発
生する。ＹＤの１フレーム期間内に、制御手段２０から
１フレーム分の表示データＬＤｎがシフトクロックＸＳ
ＣＬによって信号線ドライバ４０へ転送されて来る。信
号線ドライバ４０に対するＹＤ及びＸＳＣＬによる表示
データの転送が完了すると、信号線ドライバ４０の内部
発振回路１５０により、各種読出制御信号ＲＤ及び書込
制御信号ＷＲ等が発生する。

【０１０２】ドライバ４０内では、ラッチパルスＬＰ等
により表示データがＩ／Ｏバッファ１２２に取込まれて
表示データＲＡＭ１００の該当ロウアドレスに書込まれ
る。尚、更新がない場合は、書込はなく、読出動作が行
われる。また、表示データＲＡＭ１００への書込は、１
ライン６４０ドットの時は、Ｉ／０バッファ１２２より
数１００ｎｓ程度の１シフトクロックＸＳＣＬで行って
も、ラッチパルスＬＰのタイミングで行っても、Ｉ／０
バッファ１２２からそれ以上の十分な時間（数μｓ）を
かけて１ライン分一挙に書込んでも良い。後者の場合、
大容量表示になるに従い書込速度が高まるので好まし
い。

【０１０３】その後、表示データＲＡＭ１００からデー
タの読出動作が行われ、読出されたデータは、ラッチ回
路１３２に格納されてデコード回路１３４へ送られる。
そして、偶数ラインのラッチパルスＬＰの発生により図
示しない不一致数判定回路で得られた不一致数の２ビッ
ト情報がラッチ回路１３２でラッチされ、液晶駆動回路
でいずれかの信号電圧が選択され、４組の走査ライン分
に関する信号線電位が液晶マトリックスに印加される。

【０１０４】尚、書込、読出の制御を、１ラッチパルス
期間内に同一のロウアドレスに対する書込モードと読出
モードとに分割し、旧データの読出後、次のラッチパル
スの発生により、新データの書込を実行すると良い。特
に、スクロール時に発生する意味のない表示態様を避け
るには、１フレーム期間後に読出ようにすれば良い。但
し、同時選択本数が少ない時は、１フレーム期間まで必
要なく、１ラッチパルスＬＰの周期内で、同一のロウア
ドレスに対して読出後に書込動作を行っても良い。ま
た、書込後に、１又は複数回の読出を実行させ、旧デー
タの読出から１フレーム期間後に新データの書込を実行
しても良い。また、ＶＲＡＭ１２内の表示データＬＤｎ
のうち第ｋ走査ライン目の表示データＷＤｋを除き他の
すべての走査ライン目の表示データが変更された場合の
書込、読出動作は、第ｋ走査ライン目の表示データＷＤ
ｋの転送は新たに行われず、第ｋ走査ライン目の表示デ
ータは、表示データＲＡＭ１００内の旧データを読出す
ようにしても良い。

【０１０５】尚、例えば均等分割型ｎ例えば４ライン同
時選択駆動方式を採用する場合であって、表示データＲ
ＡＭ１００の列アドレス数とパネルの信号線の本数とが
等しく、行アドレス数と走査線の本数とが等しい場合
は、１水平走査期間内にＲＡＭ１００内の４行ライン分
の表示データを読出す必要があるので、１水平期間内に
４発のラッチパルスＬＰが発生するようにしても良い。
また、表示データＲＡＭ１００の列アドレス数を表示マ
トリックスの信号線の数の２倍で行アドレス数を走査線
の数の半分（ブロック数）としたメモリセル配列のＲＡ
Ｍを用いる場合には、１水平期間内に１回発生するラッ
チパルスＬＰを利用することができる。

【０１０６】この場合、ラッチパルスＬＰの入力に対す
るＲＡＭ１００のワード線のアドレス歩進のスピードが
書込より読出方が速くなる為、ロウアドレス制御回路１
４０は、書込アドレス発生用Ｗカウンタと読出アドレス
発生用Ｒカウンタと独立に持ち、出力をマルチプレクサ
で切換、マルチプレクサの出力をアドレスデコーダへ与
えるようにする。

【０１０７】尚、表示データＲＡＭ１００の縦横構成
は、同時選択駆動される走査線の本数をｈ、自然数を
ｎ、信号線ドライバ１個当りのドライバ出力数（駆動で
きる信号線の本数）をＤ、ワード線本数Ｗとした時に、
（ｈ×２ⁿ ×Ｄ）×Ｗとするのが好ましい。これは、信
号線ドライバ１個が駆動できる最大表示ドット数に等し
い。

【０１０８】［実施の形態２］次に、上述の液晶表示装
置を用いた電子機器の実施の形態について図１１〜図１
７を用いて説明する。

【０１０９】上述の液晶表示装置を用いて構成される電
子機器は、図１１に示す表示情報出力源１０００、表示
情報処理回路１００２、表示駆動回路１００４、液晶パ
ネルなどの表示パネル１００６、クロック発生回路１０
０８及び電源回路１０１０を含んで構成される。表示情
報出力源１０００は、ＲＯＭ、ＲＡＭなどのメモリ、テ
レビ信号を同調して出力する同調回路などを含んで構成
され、クロック発生回路１００８からのクロックに基づ
いて、ビデオ信号などの表示情報を出力する。表示情報
処理回路１００２は、クロック発生回路１００８からの
クロックに基づいて表示情報を処理して出力する。この
表示情報処理回路１００２は、例えば増幅・極性反転回
路、相展開回路、ローテーション回路、ガンマ補正回路
あるいはクランプ回路等を含むことができる。表示駆動
回路１００４は、走査側駆動回路及びデータ側駆動回路
を含んで構成され、液晶パネル１００６を表示駆動す
る。表示駆動回路１００４中のデータ側駆動回路が、上
述の信号線ドライブＩＣ２２，２４を含んでいる。電源
回路１０１０は、上述の各回路に電力を供給する。

【０１１０】このような構成の電子機器として、図１２
に示すマルチメディア対応のパーソナルコンピュータ
（ＰＣ）及びエンジニアリング・ワークステーション
（ＥＷＳ）、図１３に示すページャ、あるいは携帯電
話、ワードプロセッサ、テレビ、ビューファインダ型又
はモニタ直視型のビデオテープレコーダ、電子手帳、電
子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、
タッチパネルを備えた装置などを挙げることができる。
図１２に示すパーソナルコンピュータ１２００は、キー
ボード１２０２を備えた本体部１２０４と、液晶表示画
面１２０６とを有する。

【０１１１】図１３に示すページャ１３００は、金属製
フレーム１３０２内に、液晶表示基板１３０４、バック
ライト１３０６ａを備えたライトガイド１３０６、回路
基板１３０８、第１，第２のシールド板１３１０，１３
１２、２つの弾性導電体１３１４，１３１６、及びフィ
ルムキャリアテープ１３１８を有する。２つの弾性導電
体１３１４，１３１６及びフィルムキャリアテープ１３
１８は、液晶表示基板１３０４と回路基板１３０８とを
接続するものである。

【０１１２】ここで、液晶表示基板１３０４は、２枚の
透明基板１３０４ａ，１３０４ｂの間に液晶を封入した
もので、これにより少なくともドットマトリクス型の液
晶表示パネルが構成される。一方の透明基板に、図１２
に示す駆動回路１００４、あるいはこれに加えて表示情
報処理回路１００２を形成することができる。液晶表示
基板１３０４に搭載されない回路は、液晶表示基板の外
付け回路とされ、図１４の場合には回路基板１３０８に
搭載できる。

【０１１３】図１３はページャで、液晶表示基板１３０
４以外に回路基板１３０８が必要となるが、電子機器の
一部品として液晶表示装置が使用される場合であって、
透明基板に表示駆動回路などが搭載される場合には、液
晶表示装置の最小単位は液晶表示基板１３０４である。
或いは、液晶表示基板１３０４を筺体としての金属フレ
ーム１３０２に固定したものを、電子機器用の一部品で
ある液晶表示装置としても使用できる。更に、バックラ
イト式の場合、金属製フレーム１３０２内に、液晶表示
基板１３０４、バックライト１３０６ａを備えたライト
ガイド１３０６とを組込み、液晶表示装置を構成でき
る。これに代え、図１４に示す液晶表示基板１３０４を
構成する２枚の透明基板１３０４ａ，１３０４ｂの一方
に、金属の導電膜が形成されたポリイミドテープ１３２
２に、信号線ドライブＩＣ等のＩＣチップ１３２４を実
装したＴＣＰ（ＴａｐｅＣａｒｒｉｅｒＰａｃｋａ
ｇｅ）１３２０を接続し、電子機器用の一部品である液
晶表示装置としても使用できる。

【０１１４】図１５では、マイクロコンピュータが、携
帯電話機１４００に内蔵されている。この携帯電話機１
４００は、入力キー１４２０及び液晶表示装置１６００
を有している。上記電子機器は、例えば、電池（太陽電
池を含む）を用いた携帯用の電子機器である。このよう
な電子機器に内蔵されている液晶表示装置の制御回路の
全体構成の概要を図１６に示す。

【０１１５】図１６のマイクロコンピュータ１７２０
は、ＣＰＵ１６１０、発振回路１６２０、分周回路１６
３０、入力回路１６４０、タイマー１６４２、電源回路
１６５０、ＲＯＭ１６７０、ＲＡＭ１６８０、出力回路
１６９０、制御回路１７００、赤外線出力コントローラ
１７１０等を含む。入力回路１６４０や出力回路１６９
０は、入力キー１４１０等との間の通信インターフェー
ス回路である。制御回路１７００は、液晶表示装置１６
００を制御して各種の状態表示を行わせる回路である。
赤外線出力コントローラ１７１０は、スイッチングトラ
ンジスタＱ１００を介して赤外線発光ダイオードＤ１を
オンオフ駆動する回路である。

【０１１６】また、上記液晶表示装置は、図１７に示す
ような、電子機器の一つである個人用携帯型情報機器
（Personal Digital Asistance）２０００にも使用可能
である。情報機器２０００は、ＩＣカード２１００、同
時通訳システム２２００、手書用スクリーン２３００、
テレビ会議システム２４００ａ、２４００ｂ、地図情報
システム２５００、データ作成システム２６６０を有
し、これらの画像表示が実施例の液晶表示装置により行
われる。更に、入出力インターフェースユニット２６０
０において、ビデオカメラ２６１０、スピーカ２６２
０、マイクロホン２６３０、入力用ペン２６４０、イヤ
ホン２６５０を有する。

【０１１７】尚、本発明は上記実施例に限定されるもの
ではなく、本発明の要旨の範囲内で種々の変形実施が可
能である。例えば、本発明は上述の各種の液晶パネルの
駆動に適用されるものに限らず、エレクトロルミネッセ
ンス、プラズマディスプレー装置、液晶のライトバルブ
性を用いた液晶応用装置等にも適用可能である。

【０１１８】また、ナビゲーションシステム等のＧＰＳ
（グローバルポジショニングシステム）等の、音声認識
等のＣＰＵの動作速度が速くかつ低消費電力が要求され
る電子機器に適用可能である。更に、一つのドライブＩ
Ｃに複数の表示データＲＡＭを内蔵した構成でも良い。
加えて、ドライブＩＣに１個ずつ複数の制御手段を設け
た構成でも良い。この場合、図１８に示すように、複数
の制御手段２０−１・・２０−ｎの各々にＲＡＭ１８−
１・・１８−ｎを配設しても、図１９に示すように、１
つのＲＡＭ１８´で兼用しても良い。しかも、これらＲ
ＡＭは外付に限らず、システム内に内蔵する構成でも良
い。尚、図１８、図１９のいずれの場合でも信号線ドラ
イブＩＣ（４０−１・・４０−ｎ）はｎ個、走査線ドラ
イブＩＣ（５０−１・・５０−ｍ）はｍ個、表示部６０
´はｎ×ｍマトリックスにて形成される。

【０１１９】また、本例のドライブＩＣを、ＭＰＵ１０
よりリード・モディファイ・ライトコマンドが入力され
ることで、メモリセルよりビットライン／ＢＬより反転
データを読み出し、この反転データをビットラインＢＬ
を介して元のメモリセルに書き込む、リード・モディフ
ァイ・ライト動作を可能とする構成としても良い。この
機能により、ＭＰＵ１０でのデータ処理を行わなくて
も、特定領域Ｂ内のデータを反転して、液晶パネル上に
て特定エリアのみを反転表示することができる。

【０１２０】さらに、ＬＣＤ制御回路内に、各フィール
ドの表示期間とブランク期間とを認識し、ロウアドレス
制御回路及びデコード回路を制御する表示制御部と、表
示制御部から出力されるフィールドカウント信号をカウ
ントするフィールドカウンタと、液晶駆動の極性の反転
を制御する反転制御回路とを有してもよい。この場合、
デューティー比やブランク期間の長さを示すデータは、
データ取込用クロックに同期して表示制御部内のレジス
タに取込まれる。表示制御部は、ブランク期間に表示オ
フ信号をデコード回路に供給し、強制的に全信号線を基
準電圧Ｖ_C に固定する。この時、信号線ドライバには、
走査線駆動電圧を強制的に固定する制御信号が入力さ
れ、全走査線も基準電圧Ｖ_Cに固定される。ブランク期
間では、液晶には電圧が印加されない。フィールド期間
終了時は、フィールドカウンタが出力回数を計数する。
この表示制御部に、各フィールドでの表示期間終了を検
出する第１の検出手段、ブランク期間終了を検出する第
２の検出手段を構成しても良い。また、表示期間やブラ
ンク期間の長さは、ＭＰＵ１０がレジスタやレジスタに
設定するデータの値を適宜変えることで、自由に増減で
きる構成としても良い。これにより、周囲温度に依存し
て液晶の閾値が変化した場合、閾値に合致するよう液晶
印加電圧を変化でき、表示コントラストを制御できる。

【０１２１】また、制御手段２０内に、ＭＰＵ１０から
間欠動作指示情報を直接受領した時又はＭＰＵ１０との
通信とシステムバスを監視し、ＶＲＡＭ内の表示データ
の更新があった時、間欠動作開始制御信号を作成する図
示しないスタンバイ回路（表示データ更新検出回路）を
含む構成としても良い。この場合、スタンバイ回路は、
システムバスインターフェース回路と、転送指示フラグ
が立つラインフラグレジスタと、転送指示フラグが立っ
た走査線のアドレスと行アドレスとの一致／不一致を判
定し一致信号を生成する比較回路と、一致信号とラッチ
パルスＬＰとから間欠動作開始制御信号を生成する同期
調整回路とを有することが好ましい。

【０１２２】さらに、表示データが不変の時は、不必要
な発振動作しない構成としても良い。消費電力の削減に
寄与できる。また、高周波発振回路を間欠動作させる制
御手段を設け、ＶＲＡＭの表示データの変更があった時
のみ走査ライン毎の表示データを表示データＲＡＭへ転
送できるようにしても良い。

【０１２３】また、均等分散型ｎライン同時選択駆動方
式に限らず、複数ラインを同時に選択する場合、部分的
に電圧平均化法の駆動方式にも適用できる。更に、ＲＡ
Ｍ及び内蔵ＲＡＭは、表示パネルの画素に１対１に対応
するセルを持たせても、表示パネル画素のうち現在駆動
されている画素の前後に関係する一部分又は複数画面分
のセルを持ち、間欠的に表示データを制御手段からドラ
イバに送る方式や、表示パネルの画素に対して圧縮され
た表示データを用いる方式でも良い。

【０１２４】

【図面の簡単な説明】

【図１】本発明を適用した液晶表示装置を含むブロック
図である。

【図２】図１に示す制御手段の構成を示すブロック図で
ある。

【図３】図１に示す信号線ドライバの構成を示すブロッ
ク図である。

【図４】同図（Ａ）は、ドライバ内のＲＡＭを構成的に
示した概略説明図、同図（Ｂ）は、ＭＰＵ側から見た、
メモリ空間上のアドレスを示す概略図である。

【図５】同図（Ａ）は、図１の液晶表示パネルの表示空
間アドレスを示す概略説明図、同図（Ｂ）は、図１に示
す信号線ドライブＩＣ内のＲＡＭの画素アドレスを示す
概略説明図である。

【図６】図２に示す表示データＲＡＭ及びその周辺回路
を示す回路図である。

【図７】図２に示すＲＡＭの構造の概略を示す概略図で
ある。

【図８】図２の回路動作を説明するためのタイミングチ
ャートである。

【図９】同図（Ａ）（Ｂ）は、図２の回路動作を説明す
るためのタイミングチャートである。

【図１０】図３の回路動作を説明するためのタイミング
チャートである。

【図１１】本発明が適用される電子機器のブロック図で
ある。

【図１２】本発明が適用されるパーソナルコンピュータ
の外観図である。

【図１３】本発明が適用されるページャの分解斜視図で
ある。

【図１４】外付回路を備えた液晶表示装置の一例を示す
概略説明図である。

【図１５】本発明が適用される携帯電話機の斜視図であ
る。

【図１６】本発明が適用される携帯用情報端末のブロッ
ク図である。

【図１７】本発明が適用される携帯用情報端末の斜視図
である。

【図１８】本発明に係る液晶表示装置の他の実施の形態
を示すブロック図である。

【図１９】本発明に係る液晶表示装置の他の実施の形態
を示すブロック図である。

【図２０】従来のＲＡＭを模式的に示す概略説明図であ
る。

【図２１】同図（Ａ）、（Ｂ）は、従来のＲＡＭ内蔵ド
ライバへ表示データを転送するタイミングを示したタイ
ミングチャートであり、同図（Ｃ）は、従来のＲＡＭポ
ートを時分割駆動で使用する場合を説明するためのブロ
ック図である。

【符号の説明】

１０ＭＰＵ１１システムメモリ１２ＶＲＡＭ１３補助記憶装置１４ＲＯＭ１８ＲＡＭ（第１の記憶手段）２０制御手段２１低周波発振手段２２高周波発振手段２３信号生成手段２４制御部２５選択手段２７フラグレジスタ２８割込手段４０、５０駆動手段６０表示部１００表示データＲＡＭ（第２の記憶手段）

Claims

【特許請求の範囲】

【請求項１】マイクロプロセッサユニットとの間で表
示データが入出力され、表示部に表示データを表示制御
する表示制御回路であって、前記マイクロプロセッサユニット側からの前記表示デー
タがリードライトされる第１の記憶手段と、前記第１の記憶手段よりリードされた前記表示データが
ライトされ、ライトされた前記表示データが前記表示部
へ向けてリードされる第２の記憶手段と、前記第２の記憶手段のリードライト制御及び前記表示デ
ータを前記表示部に表示駆動制御する駆動手段と、前記マイクロプロセッサユニットからのコマンドに基づ
いて、前記マイクロプロセッサユニット側からの前記表
示データを前記第１の記憶手段へ向けてリード制御し、
前記第１の記憶手段の表示データを前記第２の記憶手段
へ向けてライト制御する制御手段と、を有し、前記制御手段は、前記マイクロプロセッサユニットから
前記第１の記憶手段へのアクセスが、所定の時期に要求
される第１の期間に、前記第１の記憶手段に前記表示デ
ータをライトする第１のモードと、所定の時期に前記ア
クセスが要求されなかった時であって前記第１の記憶手
段内の前記表示データがリードされる第２の期間中に、
前記第１の記憶手段から前記第２の記憶手段への前記表
示データの転送を行う第２のモードと、のいずれかのモ
ードに切換選択する選択手段を有することを特徴とする
表示制御回路。
【請求項２】請求項１において、前記制御手段の前記第２のモードは、前記マイクロプロ
セッサユニットから出力されて前記表示データの転送を
開始させる転送開始命令に基づいて開始されることを特
徴とする表示制御回路。
【請求項３】請求項２において、前記制御手段は、前記転送開始命令を受領するフラグレジスタと、前記転送開始命令による前記フラグレジスタに基づい
て、前記第１の記憶手段のアドレスを指定するアドレス
指定信号を出力し、前記選択手段を前記第２のモードに
設定して、前記第１の記憶手段より前記表示データをリ
ードしてデータ転送する転送制御手段と、を有することを特徴とする表示制御回路。
【請求項４】請求項２又は請求項３において、前記制御手段は、前記表示部への表示走査を一フレーム
毎に開始せしめるフレームスタート信号を生成する信号
生成手段を有し、前記第２のモードは、前記転送開始命令及び前記フレー
ムスタート信号に基づいて開始されることを特徴とする
表示制御回路。
【請求項５】請求項４において、前記制御手段は、前記第１のモードがｎ（ｎは１以上の
整数）フレーム期間を要する場合、前記転送開始命令を
出力させる割込信号を、前記マイクロプロセッサユニッ
トに向けて生成出力する割込信号出力手段を有すること
を特徴とする表示制御回路。
【請求項６】請求項５において、前記割込信号出力手段の前記割込信号は、前記フレーム
スタート信号に基づいて出力されることを特徴とする表
示制御回路。
【請求項７】マイクロプロセッサユニットと、請求項１〜請求項６のいずれかに記載の表示制御回路
と、前記表示制御回路によって表示駆動される表示部と、前記マイクロプロセッサユニットと前記表示制御回路と
の間を接続するデータバスに接続されて、前記マイクロ
プロセッサユニットを動作させるプログラム命令が格納
される第３の記憶手段と、を有し、前記マイクロプロセッサユニットにて、前記第１の記憶
手段及び前記第３の記憶手段に対して共通の複数ビット
のアドレスが指定され、前記アドレスの最上位ビット又は最下位ビットの少なく
とも一方のビットにより前記第３の記憶手段のアドレス
指定がなされることを特徴とする画像表示装置。
【請求項８】請求項７に記載の画像表示装置を有する
ことを特徴とする電子機器。