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JPH10270592A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Publication number
JPH10270592A
JPH10270592A JP9088902A JP8890297A JPH10270592A JP H10270592 A JPH10270592 A JP H10270592A JP 9088902 A JP9088902 A JP 9088902A JP 8890297 A JP8890297 A JP 8890297A JP H10270592 A JPH10270592 A JP H10270592A
Authority
JP
Japan
Prior art keywords
integrated circuit
pattern
circuit chip
insulating substrate
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP9088902A
Other languages
English (en)
Inventor
Kazuaki Ano
一章 阿野
Kenshiyou Murata
堅昇 村田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Japan Ltd
Original Assignee
Texas Instruments Japan Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Japan Ltd filed Critical Texas Instruments Japan Ltd
Priority to JP9088902A priority Critical patent/JPH10270592A/ja
Priority to US09/046,299 priority patent/US6087717A/en
Publication of JPH10270592A publication Critical patent/JPH10270592A/ja
Withdrawn legal-status Critical Current

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Abstract

(57)【要約】 【課題】 絶縁基板と集積回路チップとの間に発生する
空洞を、完全に無くすか又は極小に抑えることにより、
上記空洞が引き起こすチップの剥離や割れの問題を回避
する。 【解決手段】本発明は、ＣＳＰ型のパッケージのよう
に、集積回路チップの直下に半田バンプのような外部接
続端子を備えたパッケージに適用して好適である。絶縁
基板３は、そのチップ搭載面側に、チップの電極パッド
と外部接続端子とを電気的に接続するための導体パター
ン４の他に、該導体パターン４が配置されない集積回路
チップ下の領域にパターン６を有する。このパターン６
は上記領域を複数の小さい領域Ａに分割する。集積回路
チップ２は、導体パターン４の一端、パターン６及び分
割された小領域Ａを覆うように、絶縁基板３上にダイペ
ースト９を介して貼り付けられる。パターン６により、
表面張力による硬化前のダイペースト９の移動が少なく
抑えられ、その結果、チップ下における空洞の発生が完
全に又は極小になる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置のパッケ
ージ構造及びその製造方法に関し、特に、ＣＳＰ型の集
積回路パッケージに適用して好適なるものに関する。
【０００２】
【従来の技術】電子情報機器の小型化、高速化の要求に
伴い、これに搭載する半導体装置をより小さくするため
の技術開発が盛んである。高密度実装という観点から
は、ベアチップ実装という、集積回路チップをパッケー
ジ等により物理的、化学的に保護する従来のパッケージ
形態を省略した実装方式が究極のものと考えられるが、
信頼性、実装上の取扱いの問題等があり、未だ一般民生
機器において広く採用されるには至っていない。ＣＳＰ
（Chip Size Package）は、集積回路パッケージのサイ
ズを、チップサイズと同等あるいは僅かに大きい程度に
高密度化したパッケージである。ＣＳＰは、従来のパッ
ケージと同様に、樹脂その他の封止材料により集積回路
チップを覆ったパッケージ構造を有しているので、ベア
チップ実装に比して、信頼性が高く、取扱いが容易であ
る。
【０００３】図７に、従来のＣＳＰ型パッケージの一例
を示している。銅パターン４を形成したポリイミドフィ
ルム製の絶縁基板３上には、一般にダイペースト９と呼
ばれる接着剤を介して集積回路チップ２が貼り付けられ
ている。銅パターン４の一端は、集積回路チップ２下に
位置し、絶縁基板３に形成したスルーホール３ａを介し
て半田バンプ７に接続される。
【０００４】
【発明が解決しようとする課題】ここで、上記集積回路
チップを絶縁基板に貼り付ける工程は、以下の手順によ
り行われる。すなわち、 (１)絶縁基板上の一乃至は数箇所に、エポキシ等の熱硬
化性樹脂からなる液状の接着剤を滴下する。 (２)上記接着剤を滴下した絶縁基板の面に対し、集積回
路チップを上から加圧し、液状の接着剤をチップ下面の
略全域に行き渡らせる。 (３)この状態で、雰囲気温度を上げ、液状の接着剤を硬
化させることによりチップを固定する。
【０００５】この場合に、上記(２)の工程で、銅パター
ンに囲まれた集積回路チップ下の領域に、上記接着剤が
行き渡らない空洞の部分が発生することがある。これ
は、接着剤の表面張力により、上記領域の接着剤が、銅
パターンと集積回路チップとの間に引っ張られるために
生じるものである。このようにチップ下に空洞ができる
と、ここに水蒸気が発生する。パッケージ実装の際の半
田リフロー時に、空洞内の水蒸気は膨張して、絶縁基板
と集積回路チップとの間に剥離を引き起こす。
【０００６】また、上記空洞は、集積回路チップの物理
的な耐圧強度を弱くする。集積回路チップを搭載した絶
縁基板をモールド型に納め、型内に樹脂を注入する際、
その圧力によって集積回路チップが割れることがある。
【０００７】本発明の目的は、上記集積回路チップ下に
発生する空洞を、完全に無くすか又は極小に抑えること
により、上記空洞が引き起こすチップの剥離や割れの問
題を回避し、集積回路パッケージの製造歩留まりを向上
させることにある。
【０００８】本発明の別の目的は、上記目的をパッケー
ジの生産性を低下させることなく、またパッケージコス
トを引き上げることなく実現することにある。
【０００９】
【課題を解決するための手段】本発明は、ＣＳＰ型のパ
ッケージのように、パッケージを極力チップサイズに近
づけるために、集積回路チップの直下に半田バンプのよ
うな外部接続端子を備えたパッケージに適用して好適な
るものである。もっとも、本発明は絶縁基板上の導体パ
ターンの少なくとも一部が、集積回路チップの下に位置
する構造のあらゆる半導体装置に広く適用されるもので
ある。集積回路チップを搭載する絶縁基板は、そのチッ
プ搭載面側に、チップの電極パッドと外部接続端子とを
電気的に接続するための導体パターンの他に、該導体パ
ターンが配置されない集積回路チップ下の領域にパター
ンを有する。このパターンにより上記領域が複数の小さ
い領域に分割される。集積回路チップは、上記導体パタ
ーンの一部、上記パターン及び上記分割された小領域を
覆うように、絶縁基板上に接着層、すなわちダイペース
トを介して貼り付けられる。
【００１０】上記パターンによりチップ下の領域は、複
数の小さい領域に分割され、チップ下における空洞の発
生が完全に又は極小に抑えられる。すなわち、上記各小
領域内にある硬化前のダイペーストは、上記パターンに
より囲まれ、その結果、表面張力によるダイペーストの
移動量がほとんどなくなる。硬化前のダイペーストが、
各小領域で安定していれば空洞の発生が抑えられる。
【００１１】上記パターンは、一つの連続した又は複数
に分割されたパターンで構成することができるが、好ま
しくは、千鳥状に配置されたブロック状の複数のパター
ンから構成される。更に、該ブロック状のパターンは、
その直径が0.1〜1.0mm、好ましくは0.3〜0.5mmである略
正方形状のパターンが良い。
【００１２】上記パターンは、絶縁基板及びダイペース
トに対する接着を行う上で問題がなければ、特にその材
質は問わないが、上記導体パターンと同じ材質で、上記
導体パターンの形成時に同時に絶縁基板上に形成するこ
とが、製造上有利である。
【００１３】上記集積回路チップ下に形成される複数の
小さい領域は、上記パターンによってそれぞれが完全に
分断されている必要はなく、上記表面張力により一つの
領域にある接着剤が、隣の領域に移動できないほどに分
割されていればよい。上記ブロック状のパターンにより
囲まれる各領域は、その直径が0.9mm以下であることが
好ましい。
【００１４】また、本発明は、集積回路チップを、その
回路形成面を上にして絶縁基板上に搭載する半導体装置
に適用して好適であるが、回路形成面を絶縁基板側に向
けて集積回路チップを搭載する、いわゆるフリップチッ
プ方式の半導体装置においても本発明は有益である。な
お、上記絶縁基板としては、エポキシ樹脂等からなる硬
質の基板、及びポリイミドフィルム等を用いた可撓性の
基板を用いることができる。
【００１５】
【発明の実施の形態】以下、本発明の一実施形態を図面
に沿って説明する。図１及び図２に、本発明を適用した
ＣＳＰ型パッケージの半導体装置を示す。半導体装置１
は、集積回路チップ２よりも平面的に一回り大きい絶縁
基板３を有する。一つの実施例において絶縁基板３は、
12mm角、厚さ0.075mmのポリイミド製のフィルム片であ
る。
【００１６】絶縁基板３の表面には、集積回路チップ２
と外部接続端子である半田バンプ７とを電気的に接続す
るための多数の銅パターン４が形成されている。各銅パ
ターン４の一端は、絶縁基板３に形成されたスルーホー
ル３ａ上に位置し、該スルーホール３ａを介して半田バ
ンプ７と接続される。本明細書では、以下、この領域
を、バンプ接続ランド４ｂと呼ぶ。各銅パターンのバン
プ接続ランド４ｂは、上記スルーホール３ａの位置に対
応して、絶縁基板３の各辺に沿って連続的に配置される
と共に、その並びの方向と直交方向３列に並んで配置さ
れている。
【００１７】銅パターン４の他端は、上記絶縁基板３の
外側に向かって伸びており、その端部まで至っている。
銅パターン４の該端部から内側に、パターンの線幅より
も幅広の領域４ａが形成されている。集積回路チップ２
の回路形成面側に形成した電極パッド２ａから伸びる導
体ワイヤ５の一端が、この幅広の領域に接続される。以
下、この領域をワイヤ接続ランド４ａという。なお、銅
パターン４のワイヤ接続ランド４ａから絶縁基板３の端
部に至る部分は、製造工程の一部において例えばテスト
用端子として用いられる部分であり、機能的に見れば、
各銅パターン４の一端は、バンプ接続ランド４ｂであ
り、他端は、ワイヤ接続ランド４ａである。実施例にお
いて、銅パターン４の線幅は約0.04mmであり、バンプ接
続ランド４ｂの幅は約0.3mm、ワイヤ接続ランド４ａの
幅は約0.1mmである。また、隣り合うバンプ接続ランド
４ｂ間のピッチは、約0.5mmである。
【００１８】絶縁基板３の面における上記銅パターン４
に囲まれた中央の領域には、多数の矩形パターン６が、
一定の間隔で２次元的に配列されている。矩形パターン
６は、上記銅パターン４と同じ材質の銅箔のパターンで
あり、後述する半導体装置１の製造工程で明らかにされ
るように、銅パターン４と共に絶縁基板３上に形成され
る。図４に示す絶縁基板の平面図に、矩形パターン６及
び銅パターン４の配置が明確に表わされている。この図
から明らかなように、矩形パターン６は、千鳥状、すな
わち隣り合う列との関係が互い違いになるように配列さ
れ、その結果、上記銅パターン４に囲まれた領域のう
ち、矩形パターン６の部分を除いた領域は、多数の小さ
い領域に分割される。以下、この各領域を分割領域Ａと
呼ぶ。各分割領域Ａは、４つの矩形パターン６によって
囲まれている。個々の矩形パターン６は、隣り合う矩形
パターン６から離れて配置されているので、一つの分割
領域Ａは、隣り合う分割領域と空間的には連続してい
る。
【００１９】図５に、矩形パターン６の配置と、該矩形
パターンによって囲まれる分割領域Ａに形成されうる空
洞との関係を示した。図において、分割領域Ａに形成さ
れうる最大の空洞の外形を、仮想線Ｖで示した。矩形パ
ターン６の配列、すなわちピッチＰと、各矩形パターン
６のサイズ、すなわち辺の長さＬによって、上記空洞Ｖ
のサイズが決定される。空洞Ｖが、隣り合う空洞Ｖと接
触し、一つの大きな空洞が形成されることを避けなけれ
ばならない。空洞を互いに接触させない距離に配置させ
るためには、空洞の直径Ｄと、矩形パターン６の辺の長
さＬとを、0.4Ｄ＜Ｌ(式１）とする必要がある。一方、
試験結果より、ＪＥＤＥＣ（Joint Electron Device En
gineering Council）標準の防湿梱包レベルにおけるレ
ベル４（３０℃／６０％で４８時間放置）の条件を満た
すためには、形成されうる一つの空洞の直径Ｄを、0.9m
m以下にするのが良いという結果が得られた。これを式
１に代入することにより、Ｌ＞0.36mmが得られる。一つ
の実施例において、矩形パターン６の長さＬを約0.4m
m、パターン間のピッチＰを約1.0mmとした。
【００２０】図２及び図３に示すように、上記銅パター
ン４及び上記矩形パターン６を形成した絶縁基板３の表
面には、その全域に渡って、エポキシ系樹脂からなる半
田マスク８が塗布される。導体ワイヤ５のボンディング
のために、銅パターンのワイヤ接続ランド４ａ上の半田
マスクが除去される。集積回路チップ２は、半田マスク
８の上に滴下された液状のエポキシ系樹脂からなるダイ
ペースト９によって、絶縁基板３上に接着される。これ
によって、上記すべての矩形パターン６及び銅パターン
のバンプ接続ランド４ｂは、集積回路チップ２の下に位
置する。図４に示す平面図において、集積回路チップ２
が搭載される絶縁基板３上の領域を、仮想線Ｃにより示
した。
【００２１】次に、図６に示した製造工程に従って、上
記半導体装置１の製造方法について説明する。最初に、
ポリイミド製のフィルム片からなる絶縁基板３に、スル
ーホール３ａを形成する(工程(Ａ))。打ち抜き部材によ
る打ち抜き加工、又はフォトリソグラフィー技術を用い
て、スルーホール３ａを形成することができる。スルー
ホール３ａを形成した絶縁基板３の全面に、銅箔１１を
ラミネートする(工程(Ｂ))。銅箔１１の一部をフォトリ
ソグラフィー技術を用いてエッチングし、絶縁基板３上
に銅パターン４及び矩形パターン６を得る(工程(Ｃ))。
上記銅パターン４及び矩形パターン６を形成した絶縁基
板３の表面に、銅パターン４のワイヤ接続ランド４ａが
形成された外周部分を除いて、半田マスク８を塗布する
(工程(Ｄ))。その後、露出した銅パターン４(ワイヤ接
続ランド４ａ)に、Ni又はAuメッキを施す。
【００２２】次に、絶縁基板３の集積回路チップ２が搭
載される領域に、ディスペンサ１２によって、エポキシ
系樹脂からなるダイペースト９を滴下する(工程(Ｅ))。
ダイペースト９の供給は、集積回路チップ下に均一にダ
イペーストが広がるように、その量及び滴下位置を考慮
する必要がある。液状のダイペースト９が硬化する前
に、上方より別の工程で製造した集積回路チップ２を一
定の圧力で押し付け、ダイペースト９を集積回路チップ
２の下面全域に行き渡らせる(工程(Ｆ))。このとき、各
矩形パターン６の隙間、すなわち図５に示す分割領域Ａ
内にあるダイペーストは、その周囲の矩形パターン６を
超えて移動することがないので、各分割領域Ａにおいて
空洞が形成されることが回避される。この状態で、ヒー
タ等により雰囲気温度を上げて、ダイペースト９を硬化
させ、絶縁基板３上に集積回路チップ２を固定する。
【００２３】集積回路チップ２の電極パッド２ａと銅パ
ターン４のワイヤ接続ランド４ａとを、導体ワイヤ５で
ボンディングした後、モールド樹脂１３でチップを封止
する(工程(Ｇ))。最後に、絶縁基板３のスルーホール３
ａ内に半田ペースト１４を充填し、半田バンプ７を移載
し、さらに溶融して、半田バンプ７とバンプ接続ランド
４ｂを接合する(工程(Ｈ))。以上の工程を経て、半導体
装置１が完成する。
【００２４】以上、本発明の一実施形態を図面に沿って
説明した。本発明の適用範囲が、上記実施形態において
示した事項に限定されないことは明らかである。本発明
においては、集積回路チップ下の領域における空洞の発
生を、完全に或いは極小に抑えるため、該チップ下の領
域を複数に分割するパターンを備えていることが重要で
ある。上記目的を達成する限り、上記パターンは、理想
的な種々の形状を採ることができるし、それが連続して
いても、また複数に分割していても良い。また、上記実
施形態においては、絶縁基板３上に半田マスク８の層を
備えている。しかし、半田マスク８の層を備えていない
半導体装置においても、本発明は有効に機能する。ま
た、上記実施形態では外部接続端子として、３列の半田
バンプを備えた半導体装置を示した。しかし、本発明に
おいて外部接続端子の数や種類は重要ではなく、１列又
は２列の半田バンプを備えたパッケージや、ＰＧＡ(Pin
Grid Array)型のパッケージにも本発明を適用すること
ができる。
【００２５】
【発明の効果】本発明によって、集積回路チップ下に発
生する空洞を、完全に無くすか又は極小に抑えることが
できる。その結果、空洞が引き起こすチップの剥離や割
れの問題が回避され、集積回路パッケージの製造歩留ま
りを向上させることができる。
【００２６】また、本発明を実現するためには、集積回
路チップ下に所定のパターンを形成すればよいので、半
導体装置の生産性を低下させることも、生産コストを引
き上げることもない。
【図面の簡単な説明】
【図１】本発明を適用したＣＳＰ型パッケージの半導体
装置の一部を破断して示す斜視図である。
【図２】図１の半導体装置の断面図である。
【図３】図２の要部を拡大して示す断面図である。
【図４】矩形パターン及び銅パターンの配置を示すため
の絶縁基板の平面図である。
【図５】矩形パターンの配置と分割領域に形成されうる
空洞との関係を示す概念図である。
【図６】半導体装置の製造工程を示す図である。
【図７】従来のＣＳＰ型パッケージの一例を示す断面図
である。
【符号の説明】
１ 半導体装置 ２ 集積回路チップ ２ａ 電極パッド ３ 絶縁基板 ３ａ スルーホール ４ 銅パターン ４ａ ワイヤ接続ランド ４ｂ バンプ接続ランド ５ 導体ワイヤ ６ 矩形パターン ７ 半田バンプ ８ 半田マスク ９ ダイペースト １０ 接着層 １１ 銅箔 １２ ディスペンサ １３ モールド樹脂 １４ 半田ペースト Ａ 分割領域

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 絶縁基板と、 上記絶縁基板上に、接着層を介して搭載される集積回路
    チップと、 上記集積回路チップを搭載した上記絶縁基板の面側に形
    成される複数の導体パターンであって、該各導体パター
    ンの少なくとも一部が、上記集積回路チップの下に位置
    するものと、 上記集積回路チップ下の上記導体パターンが配置されな
    い領域に、該領域が複数に分割された領域となるよう配
    置されたパターンと、を備えた半導体装置。
  2. 【請求項２】 上記パターンは、千鳥状に配置されたブ
    ロック状の複数のパターンから構成される請求項１記載
    の半導体装置。
  3. 【請求項３】 上記ブロック状のパターンにより囲まれ
    る各領域は、その直径が0.9mm以下である請求項２記載
    の半導体装置。
  4. 【請求項４】 上記ブロック状のパターンは、その直径
    が0.1〜1.0mmである略正方形状のパターンである請求項
    ３記載の半導体装置。
  5. 【請求項５】 上記集積回路チップは、その回路形成面
    を上にして上記絶縁基板上に搭載される請求項１、２、
    ３又は４記載の半導体装置。
  6. 【請求項６】 上記絶縁基板は、上記導体パターンの一
    部の下にスルーホールを有し、上記集積回路チップを搭
    載した絶縁基板の面と反対側の面から、上記スルーホー
    ルを介して上記導体パターンの一部に接合される、外部
    接続用の半田バンプを備えた請求項１、２、３、４又は
    ５記載の半導体装置。
  7. 【請求項７】 搭載される集積回路チップの下に位置す
    るように、絶縁基板に複数のスルーホールを形成する工
    程と、 上記絶縁基板の表面に、その一部が上記スルーホールを
    覆う導体パターンを形成し、上記集積回路チップ下の上
    記導体パターンが配置されない領域に、該領域が複数に
    分割された領域となるように配置される複数のブロック
    状のパターンを形成する工程と、 上記スルーホール上の導体パターンの領域及び上記ブロ
    ック状のパターンを覆うように、上記絶縁基板上にその
    回路形成面を上にして集積回路チップを接着する工程
    と、 上記集積回路チップに形成された電極パッドと上記導体
    パターンとを電気的に接続する工程と、 少なくとも上記集積回路チップと上記導体パターンの接
    続領域を封止する工程と、 上記絶縁基板の上記集積回路チップを搭載した側の面と
    反対側の面から上記スルーホールを介して上記導体パタ
    ーンに接続される外部接続端子を配置する工程と、を含
    む半導体装置の製造方法。
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