JPH10247182A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】 【課題】 システムバスの負荷を軽減し、実装可能なプ
ロセッサ数の制限を少なくして効率の向上を図ることが
可能なマルチプロセッサシステムを提供する。 【解決手段】 プロセッサグループ１，２は夫々プロセ
ッサ１１，１２，２１，２２と、入出力処理装置１３，
２３と、共有バッファ部１４，２４とから構成され、プ
ロセッサ１１，１２，２１，２２及び入出力処理装置１
３，２３は共有バッファ部１４，２４を介してシステム
バス１００に接続されている。共有バッファ部１４，２
４はプロセッサ１１，１２，２１，２２各々と入出力処
理装置１３，２３とが共通にアクセス自在となってお
り、記憶装置３に記憶されたデータ又は外部装置に対し
て読出し／書込みを行うデータを保持するための高速バ
ッファ機構である。共有バッファ部１４，２４に保持さ
れたデータへのアクセス要求はストアイン方式によって
制御される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマルチプロセッサシ
ステムに関し、特に高並列プロセッサにおけるシステム
バスの負荷の軽減方法に関する。

【０００２】

【従来の技術】従来、マルチプロセッサシステムにおい
ては、第９図に示すように、個々のプロセッサ４１，４
２，５１，５２及び入出力処理装置６はシステムバス１
００を介して記憶装置３にアクセスするよう構成されて
いる。

【０００３】プロセッサ４１，４２，５１，５２各々は
各プロセッサグループ４，５に夫々配設され、各プロセ
ッサグループ４，５毎に配設された共有バッファ４３，
５３を介してシステムバス１００に接続されている。

【０００４】上記のような共有バッファ４３，５３を有
するシステムにおいても、共有バッファ４３，５３を配
置した目的が記憶装置３のアクセス性能の向上を図るも
のであり、記憶装置３のキャッシュとして位置付けられ
ているので、システムバス１００と記憶装置３との間に
共有バッファ４３，５３を介在させるような構成がとら
れている。

【０００５】

【発明が解決しようとする課題】上述した従来のマルチ
プロセッサシステムでは、各プロセッサから記憶装置へ
のメモリアクセスを行う毎にシステムバスが必ず使用さ
れるので、プロセッサ数が増えるにしたがってメモリア
クセスによるシステムバスの負荷が急激に増大してしま
う。

【０００６】また、各プロセッサからのデータフェッチ
処理においては記憶装置上に求めるデータがない場合、
入出力処理装置を介してその配下に実装されている磁気
ディスク装置等の二次記憶装置にアクセスすることにな
る。その場合、入出力処理装置によって二次記憶装置か
ら読出されたデータはシステムバスを介して一旦記憶装
置に保持され、メモリアクセス処理によって記憶装置か
ら要求元のプロセッサにシステムバスを介して転送され
る。

【０００７】したがって、システムバスへの負担が非常
に高いものとなるので、システムバスの負荷に伴う性能
の限界から効率的に実装可能なプロセッサ数が最大１０
台程度に限られてしまうこととなる。

【０００８】また、共有バッファは記憶装置でのデータ
の読出し及び書込み処理がプロセッサの処理能力に対し
て遅いため、それを補完する目的で使用されているが、
システムバスの負荷を軽減することまでは考慮されてい
ないので、共有バッファをシステム内に配設しても、該
共有バッファによってシステムバスの負荷を軽減するこ
とはできない。

【０００９】そこで、本発明の目的は上記の問題点を解
消し、システムバスの負荷を軽減することができ、実装
可能なプロセッサ数の制限を少なくして効率の向上を図
ることができるマルチプロセッサシステムを提供するこ
とにある。

【００１０】

【課題を解決するための手段】本発明によるマルチプロ
セッサシステムは、複数のプロセッサと、前記複数のプ
ロセッサ各々とシステムバスとの間に配設されかつ前記
複数のプロセッサ各々に入出力されるデータを保持する
共有バッファとを含むマルチプロセッサシステムであっ
て、前記共有バッファを介して前記システムバスに接続
されかつ外部装置と前記複数のプロセッサ各々との間の
入出力処理を制御する入出力処理装置を備えている。

【００１１】本発明による他のマルチプロセッサシステ
ムは、上記の構成のほかに、前記複数のプロセッサ各々
のうち予め割当てられたプロセッサからなる複数のプロ
セッサグループを具備し、前記共有バッファを前記複数
のプロセッサグループ各々に配設している。

【００１２】すなわち、本発明のマルチプロセッサシス
テムでは、ストアイン方式の共有バッファをプロセッサ
とシステムバスとの間に位置させている。これによっ
て、システムバスを介してアクセスする記憶装置へのア
クセス頻度を軽減することが可能となるので、マルチプ
ロセッサ構成をとった場合でもシステムバスに過大な負
荷をかけることなく、実装可能なプロセッサ数を増加さ
せることが可能となる。

【００１３】また、各プロセッサグループに配置された
入出力処理装置を、共有バッファを介してシステムバス
に接続するよう構成することによって、入出力処理装置
はデータを一旦共有バッファに書込んだ時点で処理を終
了することができるので、全てのアクセス要求をシステ
ムバスを介して記憶装置まで送出する必要がなくなるの
で、システムバスへの負荷を軽減することが可能とな
る。

【００１４】

【発明の実施の形態】次に、本発明の一実施例について
図面を参照して説明する。図１は本発明の一実施例の構
成を示すブロック図である。図において、プロセッサグ
ループ１，２は夫々プロセッサ１１，１２，２１，２２
と、入出力処理装置１３，２３と、共有バッファ部１
４，２４とから構成され、プロセッサ１１，１２，２
１，２２及び入出力処理装置１３，２３は共有バッファ
部１４，２４を介してシステムバス１００に接続されて
いる。尚、システムバス１００にはプロセッサグループ
１，２のほかに記憶装置３が接続されている。

【００１５】プロセッサ１１，１２，２１，２２は処理
の単位であるタスクを実行する処理機構である。入出力
処理装置１３，２３は磁気ディスク装置等の外部装置
（図示せず）へのアクセス処理［以下、Ｉ／Ｏ（入出
力）処理とする］を制御するための装置である。

【００１６】記憶装置３はプロセッサ１１，１２，２
１，２２によって使用されるデータ等を保持する記憶機
構である。システムバス１００は共有バッファ部１４，
２４と記憶装置３とを接続するバスである。

【００１７】共有バッファ部１４，２４はプロセッサ１
１，１２，２１，２２各々と入出力処理装置１３，２３
とが共通にアクセス自在となっており、記憶装置３に記
憶されたデータ又は外部装置に対する読出し／書込みの
データを保持するための高速バッファ機構である。尚、
共有バッファ部１４，２４に保持されたデータへのアク
セス要求はストアイン方式によって制御される。また、
ストアイン方式は特開昭６３−２４４１５０号公報に記
載されたライトバック方式と同様の制御方法であり、そ
の制御方法については当該公報に詳述されている。

【００１８】図１においては、プロセッサグループ１，
２内のプロセッサ数を同数としているが、これは同数で
ある必要はなく、例えばプロセッサ１台のみのプロセッ
サグループ、あるいはプロセッサ３台からなるプロセッ
サグループ、もしくはプロセッサ５台からなるプロセッ
サグループであってもかまわない。いずれのプロセッサ
グループにおいてもプロセッサとそのプロセッサによっ
て共有可能な共有バッファ部とで構成されていればよ
い。

【００１９】また、プロセッサグループ１，２内に配置
された入出力処理装置１３，２３は各プロセッサグルー
プに配置される台数が一台である必要はなく、入出力処
理装置の数がプロセッサグループ毎に同数である必要も
ない。さらに、入出力処理装置は共有バッファ部を介し
てシステムバスに接続されることが必要であるが、共有
バッファ部にプロセッサが接続されていない場合でも当
該共有バッファ部に接続自在となっている。

【００２０】図２は図１の共有バッファ部１４の構成を
示すブロック図である。図において、共有バッファ部１
４は共有バッファ１４ａと、入出力制御部１４ｂとから
構成されている。

【００２１】入出力制御部１４ｂはプロセッサ１１，１
２と入出力処理装置１３とシステムバス１００とに夫々
接続され、プロセッサ１１，１２と入出力処理装置１３
とシステムバス１００とから入力される読出し／書込み
のコマンドに応じてアドレス一致検出や、他の共有バッ
ファ部２４との間の一致制御［例えば、専用パス（図示
せず）やシステムバス１００を用いた一部制御等］を行
う。

【００２２】この場合、入出力制御部１４ｂは共有バッ
ファ１４ａに保持されたデータへのアクセス要求をスト
アイン方式によって制御する。尚、図示していないが、
共有バッファ部２４も共有バッファ部１４と同様の構成
となっており、共有バッファ部１４と同様の制御を行
う。

【００２３】図３は図１のプロセッサ１１から記憶装置
３に対してデータ要求があった場合のメモリアクセス処
理によるデータの流れを示す図であり、図４は図１のプ
ロセッサ１１から記憶装置３に対してデータの書込みが
発生した場合のデータの流れ及びそのデータを他のプロ
セッサグループ２のプロセッサ２１，２２が必要とした
場合のデータの流れを示す図である。

【００２４】図５はプロセッサ１１から入出力処理装置
１３へのＩ／Ｏ要求があった場合の入出力処理装置１３
からのデータの流れを示す図である。これら図１〜図５
を用いて本発明の一実施例の動作について説明する。

【００２５】プロセッサ１１から命令フェッチ又はオペ
ランドフェッチ等の要求によってメモリアクセスが発生
した場合、まず共有バッファ部１４に該当データの存在
の有無をチェックし、該当データが無い場合にシステム
バス１００を介して記憶装置３へのアクセスが図３のパ
スのように生じる。記憶装置３から読出されたデータ
は図３のパスを逆の順序で戻り、当該データか共有バ
ッファ部１４に保持されると共に、要求元のプロセッサ
１１に転送され、メモリアクセス処理が完了する。

【００２６】このメモリアクセス処理で記憶装置３から
読出されたデータがプロセッサ１１，１２から要求され
ると、メモリアクセスが発行された場合にはそのデータ
が既に共有バッファ部１４に保持されているため、共有
バッファ部１４からデータを読出すことで、メモリアク
セス処理が完了する（図３パス）。この場合、システ
ムバス１００を介しての記憶装置３へのメモリアクセス
は生じない。

【００２７】次に、プロセッサ１１からデータの書込み
が生じた場合には、図４のパスに示すように、共有バ
ッファ部１４に書込み対象のデータブロックが存在すれ
ば、その書込み対象エリアにプロセッサ１１からのデー
タを書込み、データの書込み処理を終了する。

【００２８】しかしながら、共有バッファ部１４に書込
み対象のデータブロックが存在しなければ、当該データ
ブロックを記憶装置３から一旦読出して共有バッファ部
１４に保持した上で、プロセッサ１からの書込みデータ
をその書込み対象エリアに書込み、更新処理を行う。こ
れら一連の処理は共有バッファ部１４，２４が上述した
ようにストアイン方式のキャッシュ制御を採用した場合
に通常とられる処理手順から十分理解されるものであ
る。

【００２９】また、上記のデータ書込み処理によって共
有バッファ部１４へのデータ更新が発生した場合、共有
バッファ部２４にも書込み対象のデータブロックが保持
されていれば、データの一致制御が行われる。この一致
制御としては共有バッファ部１４，２４間において書込
み監視用に配設された専用パス等やシステムバス１００
によって書込みデータブロックのアドレスを監視するこ
と等によって対応するものとする。

【００３０】さらに、プロセッサ１１によるデータの書
込みで更新されたデータブロックのデータをプロセッサ
２１が要求した場合、図４のパスに示すように、共有
バッファ部１４上にある更新後のデータブロックを記憶
装置３及び共有バッファ部２４に転送して書込む。プロ
セッサ２１は共有バッファ部２４に書込まれたデータブ
ロックをアクセスして当該データを読出し、データ要求
の処理を終了する。

【００３１】次に、入出力処理装置１３がプロセッサ１
１からのデータ要求によってＩ／Ｏ処理を行った場合、
入出力処理装置１３からのデータは、図５のパスに示
すように、共有バッファ部１４に一旦保持される。その
後、上述した図３のパスと同様にして、メモリアクセ
スの形式で共有バッファ部１４にあるデータを読出し、
そのデータ要求の処理を終了する。

【００３２】したがって、従来、システムバス１００を
介して行われていた入出力処理装置に対するＩ／Ｏ処理
においても、システムバス１００を使用することなく、
そのＩ／Ｏ処理を完了することができる。

【００３３】また、入出力処理装置１３がプロセッサ１
１からのデータ要求によって行ったＩ／Ｏ処理で読出さ
れ、共有バッファ部１４に保持されたデータをプロセッ
サ２１が要求した場合、図５のパスに示すように、共
有バッファ部１４に保持されている該当データがシステ
ムバス１００を介して記憶装置３及び共有バッファ部２
４に書込まれる。

【００３４】プロセッサ２１は共有バッファ部２４への
データの書込みが完了すると、図２のパスと同様にし
て、メモリアクセスの形式で共有バッファ部２４から該
当データを読出し、その処理を完了させる。

【００３５】図６及び図７は本発明の一実施例によるメ
モリアクセス時の動作を示すフローチャートであり、図
８は本発明の一実施例によるＩ／Ｏリクエスト時の動作
を示すフローチャートである。これら図１〜図８を用い
て、本発明の一実施例によるメモリアクセス時の動作及
びＩ／Ｏリクエスト時の動作について説明する。

【００３６】プロセッサ１１から命令フェッチ又はオペ
ランドフェッチ等の要求によってメモリアクセスが発生
した場合、まず共有バッファ部１４に該当データの存在
の有無をチェックし（図６ステップＳ１，Ｓ２）、該当
データがあれば、共有バッファ部１４から要求元のプロ
セッサ１１に該当データが送出される（図６ステップＳ
３）。この場合、共有バッファ部１４の入出力制御部１
４ｂはプロセッサ１１から記憶装置３へのメモリアクセ
ス要求を抑止する。

【００３７】これに対し、該当データがなければ、プロ
セッサ１１から記憶装置３へのアクセス要求が共有バッ
ファ部１４の入出力制御部１４ｂ及びシステムバス１０
０を通って記憶装置３に送られる（図３のパス参
照）。

【００３８】この場合、記憶装置３に最新のデータがあ
れば（図６ステップＳ４）、記憶装置３から読出された
データが図３のパスを逆の順序で戻り、当該データが
共有バッファ１４ａに保持されると共に、要求元のプロ
セッサ１１に転送され（図６ステップＳ５）、メモリア
クセス処理が完了する。

【００３９】一方、記憶装置３に最新のデータがなけれ
ば（図６ステップＳ４）、最新のデータを保持する共有
バッファ（例えば、他グループの共有バッファ部２４）
から当該データを読出して記憶装置３及び自グループの
共有バッファ部１４に転送すると共にプロセッサ１１に
転送され、メモリアクセス処理が完了する（図６ステッ
プＳ６）。

【００４０】プロセッサ１１からデータの書込みが生じ
た場合には、共有バッファ部１４に書込み対象のデータ
ブロックが存在しなければ（図６ステップＳ１，図７ス
テップＳ７）、当該データブロックを記憶装置３から一
旦読出して共有バッファ部１４に保持した上で（図７ス
テップＳ８）、その書込み対象エリアにプロセッサ１１
からのデータを書込む（図７ステップＳ９）。

【００４１】また、共有バッファ部１４に書込み対象の
データブロックが存在すれば（図７ステップＳ７）、そ
の書込み対象エリアにプロセッサ１１からのデータを書
込む（図７ステップＳ９）。

【００４２】このデータの書込み処理が終了した後に、
共有バッファ部１４の入出力制御部１４ｂはその書込み
データアドレスを他のグループの共有バッファ部２４及
び記憶装置３に転送する（図７ステップＳ１０）。その
後に、入出力制御部１４ｂは共有バッファ部２４及び記
憶装置３に当該データブロックを無効化（例えば、Ｖビ
ットをクリア）する（図７ステップＳ１１）。

【００４３】プロセッサ１１はＩ／Ｏリクエストが生じ
た場合、Ｉ／Ｏリクエスト対象の入出力処理装置にデー
タ要求を送出する（図８ステップＳ２１）。

【００４４】入出力処理装置がプロセッサ１１からのデ
ータ要求によってＩ／Ｏ処理を行った場合、入出力処理
装置からのデータはそのグループの共有バッファ部１
４，２４に一旦保持される（図８ステップＳ２２）。共
有バッファ部１４は要求元のプロセッサ１１が自グルー
プに属しているので（図８ステップＳ２３）、共有バッ
ファ１４ａに保持したデータを読出してプロセッサ１１
に転送する（図８ステップＳ２４）。

【００４５】一方、他グループの共有バッファ部２４は
要求元のプロセッサ１１が自グループに属していないの
で（図８ステップＳ２３）、保持したデータを読出して
記憶装置３及び他グループの共有バッファ部１４に転送
すると共に、当該データを要求元のプロセッサ１１に転
送することで、データ要求の処理が完了する（図８ステ
ップＳ２５）。

【００４６】このように、プロセッサ１１，１２，２
１，２２及び入出力処理装置１３，２３を共有バッファ
部１４，２４を介してシステムバス１００に接続すると
いう構成をとることによって、特にＩ／Ｏ処理において
要求元のプロセッサ１１，１２，２１，２２にデータが
転送されるまでに、従来はシステムバス１００を２回使
用しているのに対し、その頻度を同一の共有バッファ部
１４，２４に接続されているプロセッサ１１，１２，２
１，２２からのＩ／Ｏ処理要求であれば、ゼロに抑える
ことが可能である。

【００４７】また、複数のプロセッサ１１，１２，２
１，２２によってバッファが共有される共有バッファ方
式を使用しているので、プロセッサ個々にセカンドキャ
ッシュを備えたシステムに比べてもメモリアクセスを軽
減させることが可能となり、システムバス１００への負
荷の軽減を図ることができる。

【００４８】したがって、システムバス１００の使用率
を削減することができるので、システムバス１００の負
荷が軽減され、システムバス１００の性能を同等の他の
システムに比べて向上させることができ、より多くのプ
ロセッサを接続することができるので、大規模構成の高
並列システムを実現することができる。

【００４９】

【発明の効果】以上説明したように本発明によれば、複
数のプロセッサと、複数のプロセッサ各々とシステムバ
スとの間に配設されかつ複数のプロセッサ各々に入出力
されるデータを保持する共有バッファとを含むマルチプ
ロセッサシステムにおいて、共有バッファを介してシス
テムバスに接続されかつ外部装置と複数のプロセッサ各
々との間の入出力処理を制御する入出力処理装置を備え
ることによって、システムバスの負荷を軽減することが
でき、実装可能なプロセッサ数の制限を少なくして効率
の向上を図ることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】図１の共有バッファ部の構成を示すブロック図
である。

【図３】図１のプロセッサから記憶装置に対してデータ
要求があった場合のメモリアクセス処理によるデータの
流れを示す図である。

【図４】図１のプロセッサから記憶装置に対してデータ
の書込みが発生した場合のデータの流れ及びそのデータ
を他のプロセッサグループのプロセッサが必要とした場
合のデータの流れを示す図である。

【図５】図１のプロセッサから入出力処理装置へのＩ／
Ｏ要求があった場合の入出力処理装置からのデータの流
れを示す図である。

【図６】本発明の一実施例によるメモリアクセス時の動
作を示すフローチャートである。

【図７】本発明の一実施例によるメモリアクセス時の動
作を示すフローチャートである。

【図８】本発明の一実施例によるＩ／Ｏリクエスト時の
動作を示すフローチャートである。

【図９】従来例の構成を示すブロック図である。

【符号の説明】

１，２ プロセッサグループ ３ 記憶装置 １１，１２，２１，２２ プロセッサ １３，２３ 入出力処理装置 １４，２４ 共有バッファ部 １４ａ 共有バッファ １４ｂ 入出力制御部 １００ システムバス

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数のプロセッサと、前記複数のプロセ
   ッサ各々とシステムバスとの間に配設されかつ前記複数
   のプロセッサ各々に入出力されるデータを保持する共有
   バッファとを含むマルチプロセッサシステムであって、
   前記共有バッファを介して前記システムバスに接続され
   かつ外部装置と前記複数のプロセッサ各々との間の入出
   力処理を制御する入出力処理装置を有することを特徴と
   するマルチプロセッサシステム。
2. 【請求項２】 前記複数のプロセッサ各々のうち予め割
   当てられたプロセッサからなる複数のプロセッサグルー
   プを含み、前記共有バッファを前記複数のプロセッサグ
   ループ各々に配設したことを特徴とする請求項１記載の
   マルチプロセッサシステム。
3. 【請求項３】 前記入出力処理装置を前記複数のプロセ
   ッサグループ毎に配設された前記共有バッファに接続自
   在としたことを特徴とする請求項２記載のマルチプロセ
   ッサシステム。
4. 【請求項４】 前記共有バッファに保持されたデータへ
   のアクセス要求をストアイン方式によって制御するよう
   にしたことを特徴とする請求項１から請求項３のいずれ
   か記載のマルチプロセッサシステム。