JPH10228445A

JPH10228445A - リングバス入出力制御装置

Info

Publication number: JPH10228445A
Application number: JP9028851A
Authority: JP
Inventors: Tomomi Kaneko; 智巳金子
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-02-13
Filing date: 1997-02-13
Publication date: 1998-08-25

Abstract

(57)【要約】【課題】従来装置において、資源予約方式の場合は、
リングバスを一周分パケットを回した後でないとデータ
転送が開始できず、リトライ方式の場合は、再度パケッ
ト生成から行う必要があり、いずれもデータ転送の遅延
が増大するという課題があった。また、バイパスＦＩＦ
Ｏメモリの容量は、最大パケット長以上の容量が必要で
あった。【解決手段】リジェクトされたパケットを周回させる
手段を備えた。また、再読み出し可能なＦＩＦＯメモリ
を用いた。また、パケット送出中にバイパスパケットが
到着した場合、これをリジェクトする手段を備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、複数のＣＰＵに
対し、演算対象となる処理を分散して並列処理を実行す
る、いわゆるマルチプロセッサ計算機システムの演算性
能向上に関する技術である。さらに詳しく述べれば、環
状に接続されたＣＰＵ間のデータ転送を制御するリング
バス入出力制御装置のデータ転送の高速化に関するもの
である。

【０００２】

【従来の技術】従来より、単一ＣＰＵの演算性能限界を
打破する有力な解決策の１つとしてマルチプロセッサ構
成による計算機システムが提案されている。マルチプロ
セッサ構成による計算機システムでは、個々の単一ＣＰ
Ｕ間のデータ通信性能が計算機全体の演算性能に大きな
影響を及ぼす。すなわち、個々のＣＰＵ、主メモリをど
のように配置し、接続するかが重要な課題になってい
る。その代表的なアプローチの一つに、単一バス上に複
数のＣＰＵ、主メモリを配置し、接続する方法がある。
このバス接続のマルチプロセッサ計算機システムでは、
単一バスが本質的に抱える電気的な制約から、同時にバ
スを使用できるＣＰＵは１つに限られ、接続距離と接続
可能なＣＰＵ数に上限があり、ＣＰＵ数に対し性能向上
が直線的でないという特徴がある。現実的にこの種のマ
ルチプロセッサ計算機システムでは、４〜３２個程度が
接続可能なＣＰＵ数としての上限値であることが指摘さ
れている。一方、ＣＰＵ間をリングバス入出力制御装置
によって環状に接続したマルチプロセッサ計算機システ
ムには、本質的にバス接続で構成されたマルチプロセッ
サ計算機システムよりも接続可能なＣＰＵ数を多くとれ
る特徴がある。また、複数の伝送路上で同時にデータ転
送することが可能であるため、データ転送性能の向上が
比較的容易であるという特徴がある。従来のこの種の計
算機システムを構成するためのリングバス入出力制御装
置がいくつか提案されている。ナショナルセミコンダク
タ社が製造及び販売しているＱｕｉｃｋＲｉｎｇ（Ｑｕ
ｉｃｋＲｉｎｇは、ＡｐｐｌｅＣｏｍｐｕｔｅｒ社の
登録商標）コントローラＬＳＩ，ＱＲ０００１は、その
１つである。図７は、文書番号ＱＲＯＰＢ９４（１９
９４年４月２２日、ナショナルセミコンダクタージャパ
ン社発行）第６ページに掲載されたナショナルセミコン
ダクタ社の前記コントローラＬＳＩ，ＱＲ０００１の内
部ブロック図であり、各ブロックの名称を日本語に置き
換えたものである。図７において、１はＬＳＩ化された
リングバス入出力制御装置、２は前段プロセッサノード
からのパケットが入力されるレシーバ、３はレシーバか
ら入力されるクロック信号を元に安定した転送クロック
を生成するＰＬＬ（ＰｈａｓｅＬｏｃｋＬｏｏｐ）
回路、４はパケットを解析しパケットの送出先を決定す
るアップストリームポート、５は次段のプロセッサノー
ドへ発行するパケットを一時的に保持するバイパスＦＩ
ＦＯ（ＦｉｒｓｔｉｎＦｉｒｓｔｏｕｔ）メモ
リ、６は次段のプロセッサノードへ送出するパケットを
選択するダウンストリームポート、７は次段のプロセッ
サノードへパケットを送出するドライバ、８は受信パケ
ットを一時的に保持するターゲットＦＩＦＯメモリ、９
は受信パケットをターゲットＦＩＦＯメモリ８より取り
出し内部ローカルバス上に送出するレシーブポート、１
０は内部ローカルバスから送出された転送データをパケ
ット変換するトランスミットポート、１１は次段へ送出
する送信パケットを一時的に保持するソースＦＩＦＯメ
モリである。

【０００３】次に動作について説明する。従来のリング
バス入出力制御装置である前記コントローラＬＳＩ，Ｑ
Ｒ０００１は、最大パケットサイズが規定されており、
パケットはヘッドデータと転送データから構成されてい
る。ヘッドデータには、転送要求先プロセッサノードア
ドレス及び転送要求プロセッサノードアドレス情報があ
る。内部ローカルバスから入力されたパケットは、トラ
ンスミットポート１０によってパケット生成され、ソー
スＦＩＦＯメモリ１１に一時的に格納される。バイパス
ＦＩＦＯメモリ５に送信すべきパケットがない場合は、
ダウンストリームポート６により、ソースＦＩＦＯメモ
リ１１に一時的に格納されている送信パケットが、ドラ
イバ７を介して次段のプロセッサノードへ送出される。
一方、受信パケットは、レシーバ２を介してＰＬＬ回路
３により転送クロックに同期化されて、リングバス入出
力制御装置１に取り込まれる。すなわち、従来のリング
バス入出力制御装置１であるコントローラＬＳＩ，ＱＲ
０００１を用いてリングバスを構成した場合、全てのコ
ントローラＬＳＩ，ＱＲ０００１は、単一のクロックに
よって制御されている。アップストリームポート４は、
受信パケットのヘッドデータを解析し、転送要求先プロ
セッサノードアドレスを調べ、本リングバス入出力制御
装置１が固有にもつプロセッサノードアドレスが一致し
ない場合は、バイパスＦＩＦＯメモリ５に受信パケット
を送出する。バイパスＦＩＦＯメモリ５に一時的に格納
された受信パケットは、ダウンストリームポート６によ
って、ソースＦＩＦＯメモリ１１からの送信パケットと
選択された後、送信パケットとしてドライバ７より、次
段のプロセッサノードに送出される。一方、アップスト
リームポート４が受信パケットのヘッドデータを解析
し、転送要求先プロセッサノードアドレスを調べ、本リ
ングバス入出力制御装置１が固有にもつプロセッサノー
ドアドレスと一致した場合は、受信パケットをターゲッ
トＦＩＦＯメモリ８に送出し、レシーブポート９を介し
て内部ローカルバスに送出される。一般的に、リングバ
ス入出力制御装置では、ターゲットＦＩＦＯメモリ８及
びバイパスＦＩＦＯメモリ５に空き領域がない場合のブ
ロッキングによる性能低下という課題がある。従来のリ
ングバス入出力制御装置１であるコントローラＬＳＩ，
ＱＲ０００１は、ターゲットＦＩＦＯメモリ８に、空き
領域がない場合のパケット破壊を回避する手段として、
資源予約方式を採用している。すなわち、転送データを
含むパケットを発行する前に、バウチャと呼ばれるパケ
ットを転送要求先プロセッサノードに送出し、転送要求
先のターゲットＦＩＦＯメモリ８に十分な空きがない場
合、そのまま、バウチャのパケットを転送要求元プロセ
ッサノードにリングバスを介して返却する。この場合、
転送要求元プロセッサノードのリングバス入出力制御装
置１は、ある時間を経過したのち、再度バウチャのパケ
ットを同様にして発行する。転送要求先のターゲットＦ
ＩＦＯメモリ８に十分な空きがあった場合は、チケット
と呼ぶパケットを転送要求元プロセッサノードにリング
バスを介して送り返す。転送要求元プロセッサノード
は、この後、初めてソースＦＩＦＯメモリ１１からの転
送データを含んだ送信パケットをドライバ７より、次段
のプロセッサノードに送出し、送出されたパケットは、
順次途中のプロセッサノードを伝搬したのち、転送要求
先プロセッサノードのターゲットＦＩＦＯメモリ８に事
前に確保されている領域に格納される。一方、バイパス
ＦＩＦＯメモリ５に十分な空き領域がない場合のパケッ
ト破壊を回避する手段として、従来のリングバス入出力
制御装置１であるコントローラＬＳＩ，ＱＲ０００１
は、バイパスＦＩＦＯメモリ５の空き領域が１パケット
分の空き領域がない場合は、ソースＦＩＦＯメモリ１１
からのパケット送出が待たされるように制御する手段を
有している。すなわち、ソースＦＩＦＯメモリ１１から
のパケットを送出中に、バイパスＦＩＦＯメモリ５に受
信パケットが到着しても、バイパスＦＩＦＯメモリ５の
空き領域があるため、ここに受信パケットを蓄積する。
パケット長が規定されているため、ソースＦＩＦＯメモ
リ１１からのパケット送出が完了した時点では、バイパ
スＦＩＦＯメモリ５は、全領域が受信パケットで埋め尽
くされている可能性がある。次の時点で、さらに後続の
パケットが到着する場合、従来のリングバス入出力制御
装置１であるコントローラＬＳＩ，ＱＲ０００１は、単
一クロックによって全てのプロセッサノードのリングバ
ス入出力制御装置１内の制御タイミングが同期化されて
いるため、バイパスＦＩＦＯメモリ５への受信パケット
の書き込みと読み出しが同一タイミングで実行され、バ
イパスＦＩＦＯメモリ５でのパケット破壊は発生しな
い。

【０００４】また、ＩＥＥＥ規格１５９６−１９９２で
提案されているＳＣＩ（ＳｃａｌａｂｌｅＣｏｈｅｒ
ｅｎｔＩｎｔｅｒｆａｃｅ）も、従来のリングバス入
出力制御装置の１つである。図８は、文書番号１−５５
９３７−２２２−２、文書名ＩＥＥＥＳＴＡＮＤＡＲ
ＤＦＯＲＳＣＡＬＡＢＬＥＣＯＨＥＲＥＮＴＩＮ
ＴＥＲＦＡＣＥ（ＳＣＩ）、（ＩＥＥＥ−Ｓｔｄ−１５
９６−１９９２）の１．４．３項（１７ページ）に掲載
された、ＳＣＩの一構成例を示すブロック図であり、各
ブロックの名称を日本語に置き換えたものである。図８
において、１２はリングバス入出力装置、１３は受信パ
ケットのヘッドデータの中の転送要求先プロセッサノー
ドアドレスを判別するアドレスデコーダ、１４は次段の
プロセッサノードへ発行するパケットを一時的に保持す
るバイパスＦＩＦＯメモリ、１５は次段のプロセッサノ
ードへ送出するパケットを選択する出力マルチプレク
サ、１６は受信したレスポンスパケットとリクエストパ
ケットを一時的に格納するターゲットＦＩＦＯメモリ、
１７は受信したパケットの処理の優先順位を判定し、バ
ッファリングしておくインプットキュー、１８は出力す
る転送データを一時的に格納するアウトプットキュー、
１９はリングバスへ出力するレスポンスパケットとリク
エストパケットを一時的に格納するソースＦＩＦＯメモ
リである。

【０００５】次に動作について説明する。従来のリング
バス入出力制御装置１２であるＳＣＩの一構成例では、
最大パケットサイズが規定されており、パケットはヘッ
ドデータと転送データから構成されている。ヘッドデー
タには、転送要求先プロセッサノードアドレス及び転送
要求プロセッサノードアドレス情報があり、内部ローカ
ルバスから入力された転送データは、アウトプットキュ
ー１８に格納され、パケット生成した後、ソースＦＩＦ
Ｏメモリ１９にリクエストパケットとして一時的に格納
される。バイパスＦＩＦＯメモリ１４に送信すべきパケ
ットがない場合は、出力マルチプレクサ１５により、ソ
ースＦＩＦＯメモリ１９に一時的に格納されているリク
エストパケットが次段のプロセッサノードへ送出され
る。一方、受信パケットは、アドレスデコーダ１３を介
してリングバス入出力制御装置１２に取り込まれる。ア
ドレスデコーダ１３は、リクエストパケットのヘッドデ
ータを解析し、転送要求先プロセッサノードアドレスを
調べ、本リングバス入出力制御装置１２が固有にもつプ
ロセッサノードアドレスと一致しない場合は、バイパス
ＦＩＦＯメモリ１４にリクエストパケットを送出する。
バイパスＦＩＦＯメモリ１４に一時的に格納されたリク
エストパケットは、出力マルチプレクサ１５によって、
ソースＦＩＦＯメモリ１９からの送信パケットと選択さ
れた後、次段のプロセッサノードに送出される。一方、
アドレスデコーダ１３がリクエストパケットのヘッドデ
ータを解析し、転送要求先プロセッサノードアドレスを
調べ、本リングバス入出力制御装置１２が固有にもつプ
ロセッサノードアドレスと一致した場合は、リクエスト
パケットをターゲットＦＩＦＯメモリ１６に送出し、さ
らに、インプットキュー１７に転送する。リングバス入
出力制御装置１２は、このインプットキュー１７を解析
する。書き込み要求であった場合はパケットに付随した
書き込みデータを内部ローカルバスへ送出し、書き込み
完了を示すエコーパケットを生成しソースＦＩＦＯメモ
リ１９に投入する。読み出し要求であった場合は、読み
出し要求を認識したことを転送要求元のプロセッサノー
ドに通知するためのエコーパケットを生成しソースＦＩ
ＦＯメモリ１９に投入し、転送要求元のプロセッサノー
ドに転送する。その後、読み出し要求先のプロセッサノ
ード内のリングバス入出力制御装置１２は、内部ローカ
ルバスより転送データを読み出し、アウトプットキュー
１８に投入する。次に、読み出しデータを含むレスポン
スパケットを生成後、ソースＦＩＦＯメモリ１９に投入
する。ソースＦＩＦＯメモリ１９に投入されたレスポン
スパケットは、順次リングバス上に送出されていく。さ
らに、読み出し要求であった場合は、レスポンスパケッ
トに対するエコーパケットを受信した後、アウトプット
キュー１８からレスポンスパケットを削除する。従来の
リングバス入出力制御装置であるＳＣＩのリングバス入
出力制御装置１２は、ターゲットＦＩＦＯメモリ１６
に、空き領域がない場合のパケット破壊を回避する手段
として、リトライ方式を採用している。すなわち、パケ
ットを受信した時点でターゲットＦＩＦＯメモリ１６や
インプットキュー１７に十分な空きがなかった場合は、
リトライパケットを生成し、転送要求元プロセッサノー
ドにこのリトライパケットを返送する。リトライパケッ
トを受け取った転送要求元プロセッサノードは、再度転
送要求パケットを発行するため、アウトプットキュー１
８に保持している転送データから再度パケットを生成す
る。転送要求先プロセッサノードのターゲットＦＩＦＯ
メモリ１６やインプットキュー１７に十分な空きができ
たときに、正常終了を示すエコーパケットが返送される
ため、転送要求元プロセッサノードはこのときアウトプ
ットキュー１８に保持している転送データを削除するこ
とができる。一方、バイパスＦＩＦＯメモリ１４に十分
な空き領域がない場合のパケット破壊を回避する手段と
して、従来のリングバス入出力制御装置であるＳＣＩの
リングバス入出力制御装置１２は、従来のリングバス入
出力制御装置であるＱｕｉｃｋＲｉｎｇコントローラＬ
ＳＩ，ＱＲ０００１と同様に、バイパスＦＩＦＯメモリ
１４の空き領域が１パケット分の空き領域がない場合
は、ソースＦＩＦＯメモリ１９からのパケット送出が待
たせるように制御する手段を有している。すなわち、ソ
ースＦＩＦＯメモリ１９からのパケットを送出中に、バ
イパスＦＩＦＯメモリ１４に受信パケットが到着して
も、バイパスＦＩＦＯメモリ１４の空き領域があるた
め、ここに受信パケットを蓄積する。パケット長が規定
されているため、ソースＦＩＦＯメモリ１９からのパケ
ット送出が完了した時点では、バイパスＦＩＦＯメモリ
１４は、全領域が受信パケットで埋め尽くされている可
能性がある。次の時点で、さらに後続のパケットが到着
する場合、従来のリングバス入出力制御装置であるＳＣ
Ｉのリングバス入出力制御装置１２は、全てのプロセッ
サノードのリングバス入出力制御装置１２がほぼ同一の
周波数を持つ転送クロックによって制御タイミングが同
期化されているため、バイパスＦＩＦＯメモリ１４への
受信パケットの書き込みと読み出しがほぼ同一タイミン
グで実行される、さらに、アドレスデコーダ１３内部の
エラスティックバッファが、この周波数の違いを吸収す
るようにパケット間のアイドル時間を調整（伸長、圧
縮）することにより、結果的にバイパスＦＩＦＯメモリ
１４でのパケット破壊は発生しない。

【０００６】

【発明が解決しようとする課題】従来のリングバス入出
力制御装置であるＱｕｉｃｋＲｉｎｇコントローラＬＳ
Ｉ，ＱＲ０００１は、資源予約方式を採用しているた
め、バウチャと呼ばれるパケットを転送要求先プロセッ
サノードに送出し、チケットが返送されるまで、データ
転送がブロッキングされる。したがって、ターゲットＦ
ＩＦＯメモリに空き領域があった場合でも、必ずリング
バスを一周分パケットを回した後でないとデータ転送が
開始できず、プロセッサノード間のデータ転送の遅延が
増大するという課題があった。

【０００７】また、従来のリングバス入出力制御装置で
あるＳＣＩの一構成例では、リトライ方式を採用してい
るため、リトライパケットを受信した場合は、アウトプ
ットキューに保持している転送データを再度読み出し、
転送要求パケットを生成し、ソースＦＩＦＯメモリに書
き込みを行う必要があり、この場合も、プロセッサノー
ド間のデータ転送の遅延が増大するという課題があっ
た。

【０００８】また、従来のリングバス入出力制御装置で
あるＱｕｉｃｋＲｉｎｇコントローラＬＳＩ，ＱＲ００
０１やＳＣＩの一構成例では、最低でも最大パケット長
の深さを持つバイパスＦＩＦＯメモリを有する必要があ
り、高価な大容量ＦＩＦＯメモリを有したことによるコ
スト増や、パケット長が短いため転送データを分割する
必要があり、それらを複数回転送することにより、トー
タルなスループット性能が低減するという課題があっ
た。

【０００９】この発明はかかる問題を解決するためにな
されたものであり、プロセッサノード間のデータ転送の
遅延を最小限に抑えるリングバス入出力制御装置を得る
ことを目的としている。

【００１０】また、バイパスＦＩＦＯメモリの容量を劇
的に削減可能であり、かつ最大パケット長を長くするこ
とが可能なリングバス入出力制御装置を得ることを目的
としている。

【００１１】

【課題を解決するための手段】第１の発明によるリング
バス入出力制御装置は、転送要求先プロセッサノードの
ターゲットＦＩＦＯメモリに受信パケットが詰まってい
た場合は、ターゲットＦＩＦＯの受信パケットが全て取
り出されるまで、後続の全ての受信パケットを前記バイ
パスＦＩＦＯメモリに送出する手段を有する。

【００１２】また、第２の発明によるリングバス入出力
制御装置は、パケットフォーマット体系の要素として、
リトライパケットを有する。また、再読み出し可能なソ
ースＦＩＦＯメモリを有する。また、入力ポートにリト
ライパケットを受信した場合は、再度ソースＦＩＦＯメ
モリより書き込み要求パケットを読み出し、再度転送要
求先プロセッサノードに送出する手段を有する。また、
ターゲットＦＩＦＯメモリに受信パケットが存在すると
判断された場合は、入力ポートより転送されてきた書き
込み要求ヘッドデータをリトライパケットに変換し、バ
イパスＦＩＦＯメモリにリトライパケットを送出するリ
ジェクト手段を有する。

【００１３】また、第３の発明によるリングバス入出力
制御装置は、パケットフォーマット体系の要素として、
リトライパケットを有する。また、再読み出し可能なソ
ースＦＩＦＯメモリを有する。また、入力ポートにリト
ライパケットを受信した場合は、再度ソースＦＩＦＯメ
モリより書き込み要求パケットを読み出し、再度転送要
求先プロセッサノードに送出する手段を有する。また、
バイパスＦＩＦＯメモリにリトライパケットを送出する
リジェクト手段を有する。受信パケットがリジェクトさ
れたことを示す情報を保持するターゲットリジェクトフ
ラグを有する。また、リジェクトが発生した場合にリジ
ェクトされたパケットの要求元プロセッサノードに対応
するターゲットリジェクトフラグをセットする手段を有
する。また、受信されたパケットにおいて要求元プロセ
ッサノードの対応するターゲットリジェクトフラグがセ
ットされていなかった場合は、このパケットを再度リジ
ェクトする手段を有する。また、受信されたパケットに
おいて要求元プロセッサノードの対応するターゲットリ
ジェクトフラグがセットされ、かつ、ターゲットＦＩＦ
Ｏメモリに受信パケットが存在しない場合は、この受信
パケットをターゲットＦＩＦＯメモリに取り込む手段を
有する。また、対応するターゲットリジェクトフラグを
リセットする手段を有する。

【００１４】また、第４の発明によるリングバス入出力
制御装置は、パケットフォーマット体系の要素として、
リトライパケットを有する。また、再読み出し可能なソ
ースＦＩＦＯメモリを有する。また、入力ポートにリト
ライパケットを受信した場合は、再度ソースＦＩＦＯメ
モリより書き込み要求パケットを読み出し、再度転送要
求先プロセッサノードに送出する手段を有する。また、
ソースＦＩＦＯメモリがリングバス上に送出パケットを
送出中であることの有無を監視する手段を有する。ま
た、ソースＦＩＦＯメモリがリングバス上に送出パケッ
トを送出中であると判断された場合は、入力ポートより
転送されてきた書き込み要求ヘッドデータをリトライパ
ケットに変換しバイパスＦＩＦＯメモリにリトライパケ
ットを送出するリジェクト手段を有する。

【００１５】また、第５の発明によるリングバス入出力
制御装置は、パケットフォーマット体系の要素として、
リトライパケットを有する。また、再読み出し可能なソ
ースＦＩＦＯメモリを有する。また、入力ポートにリト
ライパケットを受信した場合は、再度ソースＦＩＦＯメ
モリより書き込み要求パケットを読み出し、再度転送要
求先プロセッサノードに送出する手段を有する。また、
ソースＦＩＦＯメモリがリングバス上に送出パケットを
送出中であることの有無を監視する手段を有する。ま
た、ソースＦＩＦＯメモリがリングバス上に送出パケッ
トを送出中であると判断された場合は、入力ポートより
転送されてきた書き込み要求ヘッドデータをリトライパ
ケットに変換しバイパスＦＩＦＯメモリにリトライパケ
ットを送出するリジェクト手段を有する。また、受信パ
ケットがリジェクトされたことを示す情報を保持するバ
イパスリジェクトフラグを有する。また、リジェクトが
発生した場合にリジェクトされたパケットの転送要求元
プロセッサノードに対応するバイパスリジェクトフラグ
をセットする手段を有する。また、受信されたパケット
において転送要求元プロセッサノードの対応するバイパ
スリジェクトフラグがセットされていなかった場合は、
このパケットを再度リジェクトする手段を有する。ま
た、受信されたパケットにおいて転送要求元プロセッサ
ノードの対応するバイパスリジェクトフラグがセットさ
れ、かつ、前記ソースＦＩＦＯメモリからのリングバス
への出力がなされていない場合は、この受信パケットを
前記バイパスＦＩＦＯメモリに取り込み、対応するバイ
パスリジェクトフラグをリセットする手段を有する。

【００１６】

【発明の実施の形態】

実施の形態１図１はこの発明の実施の形態１を示すブロック図であ
り、図において２０はプロセッサノード、２１はプロセ
ッサノード２０間を接続するリングバス、２２はＣＰ
Ｕ、２３は転送データが格納されている主メモリ、２４
はプロセッサノード内でデータ転送するための内部ロー
カルバス、２５はリングバス入出力制御装置、２６はリ
ングバス２１上に伝送されるパケットを取り込み受信パ
ケットのヘッドデータの中の転送要求先プロセッサノー
ドアドレスを判別する入力ポート、２７はリングバス２
１上にパケットを送出するための出力ポート、２８は内
部ローカルバス２４を介してＣＰＵ２２と主メモリ２３
とリングバス入出力制御装置２５の間のデータ転送を制
御するチャネルコントローラ、２９は受信パケットを一
時的に保持するターゲットＦＩＦＯメモリ、３０は次段
のプロセッサノードへ発行するバイパスパケットを一時
的に保持するバイパスＦＩＦＯメモリ、３１は次段へ送
出する送信パケットを一時的に保持するソースＦＩＦＯ
メモリ、３２は次段のプロセッサノードへ送出するパケ
ットを選択する出力マルチプレクサである。また、従来
装置と同様に、リングバス２１上に伝送される転送デー
タは、決められたパケットフォーマット体系を有し、図
２に示すように、そのフォーマット体系には、転送要求
先プロセッサノードアドレス、転送要求元プロセッサノ
ードアドレス、転送要求先内部ローカルバスアドレス、
転送要求元内部ローカルバスアドレス、及び転送要求デ
ータ長の情報からなるヘッドデータと書き込みデータか
らなるパケットを要素として含んでいる。さらに、従来
装置と同様にパケットフォーマット体系においては、最
大パケット長が規定されている。

【００１７】前記のように構成されたリングバス入出力
制御装置２５においては次のように動作する。まず、転
送要求元プロセッサノード２０からリングバス２１上に
送信パケットを送出するまでの過程について説明する。
転送要求元プロセッサノード２０のＣＰＵ２２に、デー
タ転送要求が発生した場合、ＣＰＵ２２は、リングバス
入出力制御装置２５の使用権フラグを調べ、使用可能状
態であった場合は、転送要求先プロセッサノードアドレ
ス、転送要求元内部ローカルバスアドレス、転送要求デ
ータ長及び、転送起動指令の各情報をチャネルコントロ
ーラ２８に転送する。チャネルコントローラ２８は、リ
ングバス入出力制御装置２５の使用権フラグを使用不可
能状態に設定した後、転送要求先プロセッサノードアド
レス、転送要求元プロセッサノードアドレス、転送要求
先内部ローカルバスアドレス、転送要求元内部ローカル
バスアドレス、及び転送要求データ長の各情報からなる
ヘッドデータを生成し、さらに主メモリ２３より転送デ
ータを読み出し、図２に示す送信パケットとして、ソー
スＦＩＦＯメモリ３１に転送する。送信パケットがソー
スＦＩＦＯメモリ３１中に格納された時点で、バイパス
ＦＩＦＯメモリ３０が空の状態であった場合は、この送
信パケットが出力マルチプレクサ３２、出力ポート２７
を介してリングバス２１に送出され、次段のプロセッサ
ノード２０へ前記パケットが送出される。送信パケット
がソースＦＩＦＯメモリ３１中に格納された時点で、バ
イパスＦＩＦＯメモリ３０に前段のプロセッサノード２
０から受信した受信パケットを送出中であるか、また
は、前段のプロセッサノード２０から受信した受信パケ
ットが格納されていた場合は、このバイパスＦＩＦＯメ
モリ３０中のパケットを全て送出し、バイパスＦＩＦＯ
メモリ３０が空になった後、ソースＦＩＦＯメモリ３１
中の送信パケットが出力マルチプレクサ３２、出力ポー
ト２７を介してリングバス２１に送出され、次段のプロ
セッサノード２０へ送出される。また、ソースＦＩＦＯ
メモリ中３１に格納された送信パケットをリングバス２
１に送出中に、バイパスＦＩＦＯメモリ３０に受信パケ
ットが到着した場合は、バイパスＦＩＦＯメモリ３０に
受信パケットを蓄積しておき、ソースＦＩＦＯメモリ３
１中に格納された送信パケットが送出完了した時点で、
バイパスＦＩＦＯメモリ３０内に蓄積されていた受信パ
ケットをリングバス２１に送出する。バイパスＦＩＦＯ
メモリ３０は、従来装置と同様に、最大パケット長と同
一サイズ以上の容量を持っており、従来装置と同様にし
て、リングバス２１上の全てのリングバス入出力制御装
置２５は単一の転送クロックで制御されているか、また
は、近時的な周波数を持つクロックで動作し、かつ、入
力ポート２６内部にあるアイドルパケットを挿入／削除
するエラスティックバッファが周波数誤差を吸収してい
ることから、受信パケットの取りこぼしによるパケット
破壊は発生しない。次に、リングバス２１を介して受信
パケットを受信した場合の動作について、説明する。次
段のプロセッサノード２０においては、前段のプロセッ
サノード２０からリングバス２１を介して受信パケット
は入力ポート２６に到着すると、受信パケットの中の転
送要求先プロセッサノードアドレスを判定し、ターゲッ
トＦＩＦＯメモリ２９またはバイパスＦＩＦＯメモリ３
０に分配する。受信パケットの中の転送要求先プロセッ
サノードアドレスが各プロセッサノード固有に設定され
ているアドレスと一致し、しかもターゲットＦＩＦＯメ
モリ２９に受信パケットが存在しない場合には、受信パ
ケットはターゲットＦＩＦＯメモリ２９に格納される。
ターゲットＦＩＦＯメモリ２９は、最大パケット長と同
一サイズ以上の容量を持っているため、１つの受信パケ
ットは全てターゲットＦＩＦＯメモリ２９に取り込むこ
とができる。その後、ターゲットＦＩＦＯメモリ２９よ
り取り出した受信パケットから書き込みデータを生成
し、内部ローカルバスへ送出し、結果的に転送データ
は、主メモリ２３に書き込まれる。その後、転送要求元
プロセッサノード２０に転送完了情報を含んだ図３に示
す１ワード長のレスポンスパケットを返送し、転送要求
元プロセッサノード２０はこのレスポンスパケットを受
信し、解読することによって、ソースＦＩＦＯメモリ３
１内の送信パケットを破棄すると同時に、転送要求元プ
ロセッサノードのＣＰＵ２２に一連の転送要求が完了し
たことを通知し、入出力制御装置の使用権フラグを使用
可能状態に戻す。ＣＰＵ２２は次の転送要求があった時
点で、再度転送要求をリングバス入出力制御装置に一連
の手順で発行する。受信パケットの中の転送要求先プロ
セッサノードアドレスが各プロセッサノード固有に設定
されているアドレスと一致しないか、または、ターゲッ
トＦＩＦＯメモリ２９に受信パケットが存在する場合
は、次段のプロセッサノード２０へ転送するパケットを
一時的にバッファリングするためのバイパスＦＩＦＯメ
モリ３０へ受信パケットは格納される。すなわち、受信
パケットが、プロセッサノード固有に設定されているア
ドレスと一致したにも関わらず、ターゲットＦＩＦＯメ
モリ２９に先行する受信パケットが存在した場合は、受
信パケットはターゲットＦＩＦＯメモリ２９が空になる
までリングバス上を周回する。

【００１８】実施の形態２図１はこの発明の実施の形態１と同様に、実施の形態２
を示すブロック図である。また、従来装置と同様に、リ
ングバス２１上に伝送される転送データは、決められた
パケットフォーマット体系を有している。そのフォーマ
ット体系には、図２に示すように転送要求先プロセッサ
ノードアドレス、転送要求元プロセッサノードアドレ
ス、転送要求先内部ローカルバスアドレス、転送要求元
内部ローカルバスアドレス、及び転送要求データ長の情
報からなるヘッドデータと書き込みデータからなるパケ
ットを要素として含んでいる。さらに、パケットフォー
マット体系の要素として、図４に示す１ワード長のリト
ライパケットを含んでいる。また、従来装置と同様にパ
ケットフォーマット体系においては、最大パケット長が
規定されている。また、この発明の実施の形態２におけ
るソースＦＩＦＯメモリ３１は、再読み出し可能なＦＩ
ＦＯメモリである。入力ポート２１にリトライパケット
を受信した場合は、再度前記ソースＦＩＦＯメモリ３１
より書き込み要求パケットを読み出し、転送要求先プロ
セッサノード２０に送出する手段を備えている。

【００１９】上記のリングバス入出力制御装置は次のよ
うに動作する。まず、転送要求元プロセッサノード２０
からリングバス２１上に送信パケットを送出するまでの
過程については、この発明の実施の形態１におけるリン
グバス入出力制御装置２５と同様の動作をとる。次に、
リングバス２１を介して受信パケットを受信した場合の
動作について説明する。次段のプロセッサノード２０に
おいては、前段のプロセッサノード２０からリングバス
２１を介して受信パケットは入力ポート２６に到着する
と、受信パケットの中の転送要求先プロセッサノードア
ドレスを判定し、ターゲットＦＩＦＯメモリ２９または
バイパスＦＩＦＯメモリ３０に分配する。受信パケット
の中の転送要求先プロセッサノードアドレスが各プロセ
ッサノード固有に設定されているアドレスと一致し、し
かもターゲットＦＩＦＯメモリ２９に受信パケットが存
在しない場合には、この発明の実施の形態１におけるリ
ングバス入出力制御装置２５と同様の動作をとる。受信
パケットの中の転送要求先プロセッサノードアドレスが
各プロセッサノード固有に設定されているアドレスと一
致しない場合は、次段のプロセッサノード２０へ転送す
るパケットを一時的にバッファリングするためのバイパ
スＦＩＦＯメモリ３０へ受信パケットは格納される。受
信パケットが、プロセッサノード固有に設定されている
アドレスと一致したにも関わらず、ターゲットＦＩＦＯ
メモリ２９に先行する受信パケットが存在した場合は、
受信パケット中の書き込み要求ヘッドデータを図４に示
すリトライパケットに変換し、受信パケット中の転送デ
ータ部を廃棄するとともに、バイパスＦＩＦＯメモリ３
０にリトライパケットを送出する。この操作をリジェク
トという。バイパスＦＩＦＯメモリ３０に格納されたリ
トライパケットは、リングバス２１を介して転送要求元
プロセッサノード２０へ帰着する。転送要求元プロセッ
サノード２０は、リトライパケットを受信するとただち
に、リジェクトされたパケットの再送信の動作を行う。
すなわち、ソースＦＩＦＯメモリ３１は、再読み出し可
能なＦＩＦＯメモリであるため、入力ポート２６にリト
ライパケットを受信した場合は、再度ソースＦＩＦＯメ
モリ３１より書き込み要求パケットを読み出し、読み出
し要求プロセッサノード２０に送出する。以降、転送要
求先プロセッサノード２０のターゲットＦＩＦＯメモリ
２９が空き状態になるまで、リジェクトとパケットの再
送信の動作を繰り返す。

【００２０】実施の形態３図５はこの発明の実施の形態３を示すブロック図であ
り、図において２０から３２は、この発明の実施の形態
１と同様のものである。３３は、受信パケットがリジェ
クトされたことを示す情報を保持するターゲットリジェ
クトフラグである。また、従来装置と同様に、リングバ
ス上に伝送される転送データは、決められたパケットフ
ォーマット体系を有している。そのフォーマット体系に
は、図２に示すように転送要求先プロセッサノードアド
レス、転送要求元プロセッサノードアドレス、転送要求
先内部ローカルバスアドレス、転送要求元内部ローカル
バスアドレス、及び転送要求データ長の情報からなるヘ
ッドデータと書き込みデータからなるパケットを要素と
して含んでいる。さらに、パケットフォーマット体系の
要素として、図４に示すように１ワード長のリトライパ
ケットを含んでいる。また、従来装置と同様にパケット
フォーマット体系においては、最大パケット長が規定さ
れている。また、この発明の実施の形態３におけるソー
スＦＩＦＯメモリ３１は、再読み出し可能なＦＩＦＯメ
モリである。入力ポート２６にリトライパケットを受信
した場合は、再度ソースＦＩＦＯメモリ３１より書き込
み要求パケットを読み出し、転送要求先プロセッサノー
ド２０に送出する手段を備えている。

【００２１】上記のリングバス入出力制御装置２５は次
のように動作する。まず、転送要求元プロセッサノード
２０からリングバス２１上に送信パケットを送出するま
での過程については、この発明の実施の形態１における
リングバス入出力制御装置２５と同様の動作をとる。次
に、リングバス２１を介して受信パケットを受信した場
合の動作については、受信パケットが、プロセッサノー
ド固有に設定されているアドレスと一致したにも関わら
ず、ターゲットＦＩＦＯメモリ２９に先行する受信パケ
ットが存在した場合以外は、この発明の実施の形態２に
おけるリングバス入出力制御装置２５と同様の動作をと
る。受信パケットが、プロセッサノード固有に設定され
ているアドレスと一致したにも関わらず、ターゲットＦ
ＩＦＯメモリ２９に先行する受信パケットが存在した場
合、この発明の実施の形態２におけるリングバス入出力
制御装置２５と同様にリジェクト操作を行い、転送要求
元プロセッサノード２０は、図４に示すリトライパケッ
トを受信するとただちに、リジェクトされたパケットの
再送信の動作を行う。このとき、この発明の実施の形態
３におけるリングバス入出力制御装置２５は、転送要求
元プロセッサノード２０に対応するターゲットリジェク
トフラグ３３をセットし、受信パケットがリジェクトさ
れたことを示す情報を保持する。以降に受信されたパケ
ットにおいては、受信パケット中のヘッドデータで示さ
れる転送要求先プロセッサノードアドレスがプロセッサ
ノード固有に設定されているアドレスと一致し、転送要
求元プロセッサノードに対応するターゲットリジェクト
フラグ３３がセットされ、かつ、ターゲットＦＩＦＯメ
モリ２９に受信パケットが存在しない場合のみ、この受
信パケットをターゲットＦＩＦＯメモリ２９に取り込
み、対応するターゲットリジェクトフラグ３３をリセッ
トする。ターゲットＦＩＦＯメモリ２９に受信パケット
が存在せず、受信パケット中のヘッドデータで示される
転送要求先プロセッサノードアドレスがプロセッサノー
ド固有に設定されているアドレスと一致した場合であっ
ても、対応するターゲットリジェクトフラグ３３がセッ
トされていなければ、受信パケットをリジェクトし、対
応するターゲットリジェクトフラグ３３をセットする。
このようにして、再送信されたパケットがターゲットＦ
ＩＦＯメモリ２９に取り込まれるまでは、新たに受信し
たパケットは全てリジェクトされ、転送要求元プロセッ
サノード２０へ再送信を促す。以降、転送要求先プロセ
ッサノード２０のターゲットＦＩＦＯメモリ２９が空き
状態になる毎に、一度リジェクトされたパケットのみが
順次消化されていく。

【００２２】実施の形態４図１はこの発明の実施の形態１と同様に、実施の形態４
を示すブロック図である。また、従来装置と同様に、リ
ングバス２１上に伝送される転送データは、決められた
パケットフォーマット体系を有している。そのフォーマ
ット体系には、図２に示すように転送要求先プロセッサ
ノードアドレス、転送要求元プロセッサノードアドレ
ス、転送要求先内部ローカルバスアドレス、転送要求元
内部ローカルバスアドレス、及び転送要求データ長の情
報からなるヘッドデータと書き込みデータからなるパケ
ットを要素として含んでいる。さらに、パケットフォー
マット体系の要素として、図４に示すように１ワード長
のリトライパケットを含んでいる。また、従来装置と同
様にパケットフォーマット体系においては、最大パケッ
ト長が規定されている。また、この発明の実施の形態４
におけるソースＦＩＦＯメモリ３１は、再読み出し可能
なＦＩＦＯメモリである。入力ポート２６にリトライパ
ケットを受信した場合は、再度前記ソースＦＩＦＯメモ
リ３１より書き込み要求パケットを読み出し、転送要求
先プロセッサノード２０に送出する手段を備えている。

【００２３】上記のリングバス入出力制御装置２５は次
のように動作する。まず、転送要求元プロセッサノード
２０からリングバス２１上に送信パケットを送出するま
での過程については、この発明の実施の形態１における
リングバス入出力制御装置２５と同様の動作をとる。次
に、リングバス２１を介して受信パケットを受信した場
合の動作について、説明する。次段のプロセッサノード
２０においては、前段のプロセッサノード２０からリン
グバス２１を介して受信パケットは入力ポート２６に到
着すると、受信パケットの中の転送要求先プロセッサノ
ードアドレスを判定し、ターゲットＦＩＦＯメモリ２９
またはバイパスＦＩＦＯメモリ３０に分配する。受信パ
ケットの中の転送要求先プロセッサノードアドレスが各
プロセッサノード固有に設定されているアドレスと一致
した場合には、この発明の実施の形態１、実施の形態
２、及び実施の形態３のいずれかにおけるリングバス入
出力制御装置２５と同様の動作をとる。受信パケットの
中の転送要求先プロセッサノードアドレスが各プロセッ
サノード固有に設定されているアドレスと一致せず、か
つ、ソースＦＩＦＯメモリ３１中の送信パケットをリン
グバス２１上に送出中でなかった場合は、バイパスＦＩ
ＦＯメモリ３０に受信パケットを送出し、リングバス２
１上に送出する。受信パケットの中の転送要求先プロセ
ッサノードアドレスが各プロセッサノード固有に設定さ
れているアドレスと一致せず、かつ、ソースＦＩＦＯメ
モリ３１中の送信パケットをリングバス２１上に送出中
であった場合は、受信パケット中の書き込み要求ヘッド
データを図４に示すリトライパケットに変換し、受信パ
ケット中の転送データ部を廃棄するとともに、バイパス
ＦＩＦＯメモリ３０にリトライパケットを送出する。こ
の操作をリジェクトという。バイパスＦＩＦＯメモリ３
０に格納されたリトライパケットは、ソースＦＩＦＯメ
モリ３１中の送信パケットが全て送出された後、リング
バス２１を介して転送要求元プロセッサノード２０へ帰
着する。転送要求元プロセッサノード２０は、リトライ
パケットを受信するとただちに、リジェクトされたパケ
ットの再送信の動作を行う。すなわち、ソースＦＩＦＯ
メモリ３１は、再読み出し可能なＦＩＦＯメモリである
ため、入力ポート２６にリトライパケットを受信した場
合は、再度ソースＦＩＦＯメモリ３１より書き込み要求
パケットを読み出し、転送要求先プロセッサノード２０
に送出する。以降、転送要求先プロセッサノード２０の
ターゲットＦＩＦＯメモリ２９に送信パケットが格納さ
れるまで、リジェクトとパケットの再送信の動作を繰り
返す。

【００２４】実施の形態５図６はこの発明の実施の形態５を示すブロック図で有
り、図において２０から３２は、この発明の実施の形態
１と同様のものである。３４は、受信パケットがリジェ
クトされたことを示す情報を保持するバイパスリジェク
トフラグである。また、従来装置と同様に、リングバス
２１上に伝送される転送データは、決められたパケット
フォーマット体系を有している。そのフォーマット体系
には、図２に示すように転送要求先プロセッサノードア
ドレス、転送要求元プロセッサノードアドレス、転送要
求先内部ローカルバスアドレス、転送要求元内部ローカ
ルバスアドレス、及び転送要求データ長の情報からなる
ヘッドデータと書き込みデータからなるパケットを要素
として含んでいる。さらに、パケットフォーマット体系
の要素として、図４に示す１ワード長のリトライパケッ
トを含んでいる。また、従来装置と同様にパケットフォ
ーマット体系においては、最大パケット長が規定されて
いる。また、この発明の実施の形態５におけるソースＦ
ＩＦＯメモリ３１は、再読み出し可能なＦＩＦＯメモリ
である。入力ポート２６にリトライパケットを受信した
場合は、再度ソースＦＩＦＯメモリ３１より書き込み要
求パケットを読み出し、転送要求先プロセッサノード２
０に送出する手段を備えている。

【００２５】上記のリングバス入出力制御装置２５は次
のように動作する。まず、転送要求元プロセッサノード
２０からリングバス２１上に送信パケットを送出するま
での過程については、この発明の実施の形態１における
リングバス入出力制御装置２５と同様の動作をとる。次
に、リングバス２１を介して受信パケットを受信した場
合の動作について、説明する。次段のプロセッサノード
２０においては、前段のプロセッサノード２０からリン
グバス２１を介して受信パケットは入力ポート２６に到
着すると、受信パケットの中の転送要求先プロセッサノ
ードアドレスを判定し、ターゲットＦＩＦＯメモリ２９
またはバイパスＦＩＦＯメモリ３０に分配する。受信パ
ケットの中の転送要求先プロセッサノードアドレスが各
プロセッサノード固有に設定されているアドレスと一致
した場合には、この発明の実施の形態１、実施の形態
２、及び実施の形態３のいずれかにおけるリングバス入
出力制御装置２５と同様の動作をとる。受信パケットの
中の転送要求先プロセッサノードアドレスが各プロセッ
サノード固有に設定されているアドレスと一致せず、か
つ、ソースＦＩＦＯメモリ３１中の送信パケットをリン
グバス２１上に送出中でなかった場合は、バイパスＦＩ
ＦＯメモリ３０に受信パケットを送出し、リングバス２
１上に送出する。受信パケットの中の転送要求先プロセ
ッサノードアドレスが各プロセッサノード固有に設定さ
れているアドレスと一致せず、かつ、ソースＦＩＦＯメ
モリ３１中の送信パケットをリングバス２１上に送出中
であった場合は、この発明の実施の形態４におけるリン
グバス入出力制御装置２５と同様にリジェクト操作を行
い、転送要求元プロセッサノード２０は、リトライパケ
ットを受信するとただちに、リジェクトされたパケット
の再送信の動作を行う。このとき、この発明の実施の形
態５におけるリングバス入出力制御装置２５は、転送要
求元プロセッサノード２０に対応するバイパスリジェク
トフラグ３４をセットし、受信パケットがリジェクトさ
れたことを示す情報を保持する。以降に受信されたパケ
ットにおいては、受信パケット中のヘッドデータで示さ
れる転送要求先プロセッサノードアドレスがプロセッサ
ノード固有に設定されているアドレスと一致せず、転送
要求元プロセッサノード２０に対応するバイパスリジェ
クトフラグ３４がセットされ、かつ、ソースＦＩＦＯメ
モリ３１から送信パケットが出力中でない場合のみ、こ
の受信パケットをバイパスＦＩＦＯメモリ３０に取り込
み、対応するバイパスリジェクトフラグ３４をリセット
する。受信パケット中のヘッドデータで示される転送要
求先プロセッサノードアドレスがプロセッサノード固有
に設定されているアドレスと一致せず、かつ、ソースＦ
ＩＦＯメモリ３１から送信パケットを出力中でなくて
も、対応するバイパスリジェクトフラグ３４がセットさ
れていなければ、受信パケットをリジェクトし、対応す
るバイパスリジェクトフラグ３４をセットする。このよ
うにして、再送信されたパケットがターゲットＦＩＦＯ
メモリ２９に取り込まれるまでは、新たにバイパスする
パケットは全てリジェクトされ、転送要求元プロセッサ
ノード２０へ再送信を促す。

【００２６】

【発明の効果】第１、第２、第３、第４及び第５の発明
によれば、ターゲットＦＩＦＯメモリ２９に先行する受
信パケットが存在しない場合は、従来装置であるＱｕｉ
ｃｋＲｉｎｇコントローラＬＳＩのようにチケットパケ
ットの到着を待つこと無く、転送要求先プロセッサノー
ド２０にデータ転送が完了するため、ターゲットＦＩＦ
Ｏメモリ２９への転送遅延が短くなるという効果があ
る。

【００２７】また、第１の発明によれば、ターゲットＦ
ＩＦＯメモリ２９に先行する受信パケットが存在する場
合は、リングバス２１上をパケットが周回することで、
ターゲットＦＩＦＯメモリ２９が空き状態になるのを待
つため、アウトプットキュー１８より再度パケットを生
成する従来装置であるＳＣＩの実施例に比べ、ターゲッ
トＦＩＦＯメモリ２９への転送遅延が短くなるという効
果がある。また、従来装置の資源予約方式やリトライ方
式と異なり、パケットがリングバス２１上を周回する方
式なので、バウチャおよびチケットの送出／検出、及び
リトライパケットの送出／検出に伴うハードウェア資源
を必要としないリングバス入出力制御装置２５を提供で
きる。

【００２８】また、第２及び第３の発明によれば、ター
ゲットＦＩＦＯメモリ２９に先行する受信パケットが存
在する場合は、転送要求元プロセッサノード２０のソー
スＦＩＦＯメモリ３１より既に生成されているパケット
を再度読み出すため、アウトプットキュー１８より再度
パケットを生成し直す従来装置であるＳＣＩの実施例に
比べ、ターゲットＦＩＦＯメモリ２９への転送遅延が短
くなるという効果がある。

【００２９】また、第３の発明によれば、ターゲットＦ
ＩＦＯメモリ２９に先行する受信パケットが存在する場
合は、リジェクト操作が行われる。このとき、ターゲッ
トリジェクトフラグ３３を用いて、一度リジェクトされ
たパケットを優先的にターゲットＦＩＦＯメモリ２９に
取り込むため、結果的に、古く転送要求を出したパケッ
トから最初に転送要求先プロセッサノード２０のターゲ
ットＦＩＦＯメモリ２９に取り込まれる傾向を保つこと
が可能になる。

【００３０】また、第４及び第５の発明によれば、バイ
パスパケットをバイパスＦＩＦＯメモリ３０に取り込む
際、ソースＦＩＦＯメモリ３１中の送信パケットを送出
中であった場合は、１ワードのリトライパケットに変換
するとともに、転送データを破棄する。このため、従来
装置では最大パケットワード長の容量を必要とするバイ
パスＦＩＦＯメモリ３０を必要としたが、プロセッサノ
ード数と等しいワード数のバイパスＦＩＦＯメモリ３０
を用意すればよい。したがって、従来装置に比べ劇的に
バイパスＦＩＦＯメモリ３０の容量を削減することが可
能であり、結果的に、高額な大容量のＦＩＦＯメモリを
用意する必要がなくなり、コスト低減が可能になる。ま
た、最大パケット長を従来よりも長く設定することが可
能になるため、転送データを分割する必要が少なくな
り、分解した転送データを複数回転送する回数が減るこ
とにより、トータルなスループット性能が向上するとい
う効果がある。

【００３１】また、第５の発明によれば、バイパスパケ
ットをバイパスＦＩＦＯメモリ３０に取り込む際、ソー
スＦＩＦＯメモリ３１中の送信パケットを送出中であっ
た場合は、リジェクト操作が行われる。このとき、バイ
パスリジェクトフラグ３４を用いて、一度リジェクトさ
れたパケットを優先的にバイパスＦＩＦＯメモリ２９に
取り込むため、結果的に、古く転送要求を出したパケッ
トから最初に転送要求先プロセッサノード２０のターゲ
ットＦＩＦＯメモリ２９に取り込まれる傾向を保つこと
が可能になる。

【図面の簡単な説明】

【図１】この発明によるリングバス入出力制御装置の実
施の形態１、実施の形態２及び実施の形態４を示す図で
ある。

【図２】この発明によるリングバス入出力制御装置の実
施の形態１、実施の形態２、実施の形態３、実施の形態
４及び実施の形態５が使用する送信／受信パケットのフ
ォーマットを示す図である。

【図３】この発明によるリングバス入出力制御装置の実
施の形態１、実施の形態２、実施の形態３、実施の形態
４及び実施の形態５が使用するレスポンスパケットのフ
ォーマットを示す図である。

【図４】この発明によるリングバス入出力制御装置の実
施の形態２、実施の形態３、実施の形態４及び実施の形
態５が使用するリトライパケットのフォーマットを示す
図である。

【図５】この発明によるリングバス入出力制御装置の実
施の形態３を示す図である。

【図６】この発明によるリングバス入出力制御装置の実
施の形態５を示す図である。

【図７】従来のリングバス入出力制御装置であるナショ
ナルセミコンダクタ社の前記コントローラＬＳＩ，ＱＲ
０００１の内部ブロックを示す図である。

【図８】従来のリングバス入出力制御装置であるＩＥＥ
Ｅ規格１５９６−１９９２のＳＣＩの一構成例を示す図
である。

【符号の説明】

１リングバス入出力制御装置２レシーバ３ＰＬＬ回路４アップストリームポート５バイパスＦＩＦＯメモリ６ダウンストリームポート７ドライバ８ターゲットＦＩＦＯメモリ９レシーバポート１０トランスミットポート１１ソースＦＩＦＯメモリ１２リングバス入出力制御装置１３アドレスデコーダ１４バイパスＦＩＦＯメモリ１５出力マルチプレクサ１６ターゲットＦＩＦＯメモリ１７インプットキュー１８アウトプットキュー１９ソースＦＩＦＯメモリ２０プロセッサノード２１リングバス２２ＣＰＵ２３主メモリ２４内部ローカルバス２５リングバス入出力制御装置２６入力ポート２７出力ポート２８チャネルコントローラ２９ターゲットＦＩＦＯメモリ３０バイパスＦＩＦＯメモリ３１ソースＦＩＦＯメモリ３２出力マルチプレクサ３３ターゲットリジェクトフラグ３４バイパスリジェクトフラグ

Claims

【特許請求の範囲】

【請求項１】ＣＰＵ、主メモリ、内部ローカルバスを
有する複数のプロセッサノードを環状に接続するために
上記プロセッサノード内に設けられたリングバス入出力
制御装置において、前記内部ローカルバスを介して前記
ＣＰＵより発行された書き込みデータに対し、転送要求
先プロセッサノードアドレス、転送要求元プロセッサノ
ードアドレス、転送要求先内部ローカルバスアドレス、
転送要求元内部ローカルバスアドレス、及び転送要求デ
ータ長の各情報からなるヘッドデータを付加したデータ
のブロックであるパケットを生成する手段、及び、前記
パケットより書き込みデータを取り出し、前記主メモリ
へ転送する手段を有するチャネルコントローラと、環状
に接続された他の前記プロセッサノードへ送信する前記
パケットを送出するための出力ポートと、環状に接続さ
れた他の前記プロセッサノードから受信した前記パケッ
トを受け取る入力ポートと、前記チャネルコントローラ
によって生成された前記パケットを一時的に蓄積するた
めのソースＦＩＦＯ（ＦｉｒｓｔｉｎＦｉｒｓｔ
ｏｕｔ）メモリと、前記入力ポートから受信した前記パ
ケットを一時的に蓄積するための最大パケット長と同一
サイズ以上の容量を持つターゲットＦＩＦＯメモリと、
前記入力ポートからの受信した前記パケットを他の前記
プロセッサノードへ転送する前記パケットを一時的に蓄
積するバイパスＦＩＦＯメモリと、受信した前記パケッ
トの中の前記転送要求先プロセッサノードアドレスを判
定し前記ターゲットＦＩＦＯメモリまたは前記バイパス
ＦＩＦＯメモリに分配する手段と、前記バイパスＦＩＦ
Ｏメモリと前記ソースＦＩＦＯメモリの出力を選択する
出力マルチプレクサと、転送要求元である前記プロセッ
サノードから送出する前記パケットが転送要求先である
前記プロセッサノードの前記ターゲットＦＩＦＯメモリ
から取り出された時点で転送要求元である前記プロセッ
サノードに転送完了情報を含んだレスポンスパケットを
返送する手段と、前記レスポンスパケットを受信するま
でのあいだ前記ＣＰＵから前記チャネルコントローラへ
の前記書き込みデータの発行を抑制する手段と、前記タ
ーゲットＦＩＦＯメモリ内の前記パケットの有無を監視
する手段と、前記ターゲットＦＩＦＯに前記パケットが
存在すると判断された場合は、前記ターゲットＦＩＦＯ
の前記パケットが全て前記チャネルコントローラにより
取り出されるまで、後続の全ての受信した前記パケット
を前記バイパスＦＩＦＯメモリに送出する手段を有する
ことを特徴とするリングバス入出力制御装置。
【請求項２】前記ソースＦＩＦＯメモリは、再読み出
し可能なＦＩＦＯメモリであり、前記ターゲットＦＩＦ
Ｏメモリに受信パケットが存在すると判断された場合
は、前記入力ポートより転送されてきた前記パケットを
再送要求パケットに変換し、前記バイパスＦＩＦＯメモ
リに再送要求パケットを送出する手段（この操作をリジ
ェクトという）を有し、前記入力ポートに前記再送要求
パケットを受信した場合は、再度前記ソースＦＩＦＯメ
モリより保持している前記パケットを読み出し、再度前
記パケットを前記プロセッサノードに送出する手段を有
することを特徴とする請求項１記載のリングバス入出力
制御装置。
【請求項３】前記ソースＦＩＦＯメモリは、再読み出
し可能なＦＩＦＯメモリであり、前記ターゲットＦＩＦ
Ｏメモリに受信パケットが存在すると判断された場合
は、前記入力ポートより転送されてきた前記パケットを
再送要求パケットに変換し、前記バイパスＦＩＦＯメモ
リに前記再送要求パケットを送出する手段（この操作を
リジェクトという）を有し、前記入力ポートに前記再送
要求パケットを受信した場合は、再度前記ソースＦＩＦ
Ｏメモリより保持している前記パケットを読み出し、再
度前記パケットを前記プロセッサノードに送出する手段
と、受信した前記パケットがリジェクトされたことを示
す情報を保持するターゲットリジェクトフラグを有し、
リジェクトが発生した場合にリジェクトされた前記パケ
ットの要求元である前記プロセッサノードに対応する前
記ターゲットリジェクトフラグをセットする手段と、以
降に受信された前記パケットにおいて、要求元である前
記プロセッサノードに対応する前記ターゲットリジェク
トフラグがセットされていなかった場合は、この前記パ
ケットを再度リジェクトする手段と、以降に受信された
前記パケットにおいて、要求元である前記プロセッサノ
ードに対応する前記ターゲットリジェクトフラグがセッ
トされ、かつ前記ターゲットＦＩＦＯメモリに受信した
前記パケットが存在しない場合は、この受信した前記パ
ケットを前記ターゲットＦＩＦＯメモリに取り込み、対
応する前記ターゲットリジェクトフラグをリセットする
手段を有することを特徴とする請求項１記載のリングバ
ス入出力制御装置。
【請求項４】前記ソースＦＩＦＯメモリは、再読み出
し可能なＦＩＦＯメモリであり、前記ターゲットＦＩＦ
Ｏメモリに受信パケットが存在すると判断された場合
は、前記入力ポートより転送されてきた前記パケットを
再送要求パケットに変換し、前記バイパスＦＩＦＯメモ
リに前記再送要求パケットを送出する手段（この操作を
リジェクトという）を有し、前記入力ポートに前記再送
要求パケットを受信した場合は、再度前記ソースＦＩＦ
Ｏメモリより保持している前記パケットを読み出し、再
度前記パケットを前記プロセッサノードに送出する手段
と、前記ソースＦＩＦＯメモリから前記１対１単方向伝
送路上に前記パケットを送出中であることの有無を監視
する手段と、前記ソースＦＩＦＯメモリから前記１対１
単方向伝送路上に前記パケットを送出中であると判断さ
れた場合は、前記入力ポートより転送されてきた前記パ
ケットを前記再送要求パケットに変換し前記バイパスＦ
ＩＦＯメモリに前記再送要求パケットを送出する手段を
有することを特徴とする請求項１記載のリングバス入出
力制御装置。
【請求項５】前記ソースＦＩＦＯメモリは、再読み出
し可能なＦＩＦＯメモリであり、前記ターゲットＦＩＦ
Ｏメモリに受信パケットが存在すると判断された場合
は、前記入力ポートより転送されてきた前記パケットを
再送要求パケットに変換し、前記バイパスＦＩＦＯメモ
リに前記再送要求パケットを送出する手段（この操作を
リジェクトという）を有し、前記入力ポートに前記再送
要求パケットを受信した場合は、再度前記ソースＦＩＦ
Ｏメモリより保持している前記パケットを読み出し、再
度前記パケットを前記プロセッサノードに送出する手段
と、前記ソースＦＩＦＯメモリから前記１対１単方向伝
送路上に前記パケットを送出中であることの有無を監視
する手段と、前記ソースＦＩＦＯメモリから前記１対１
単方向伝送路上に前記パケットを送出中であると判断さ
れた場合は、前記入力ポートより転送されてきた前記パ
ケットを前記再送要求パケットに変換し前記バイパスＦ
ＩＦＯメモリに前記再送要求パケットを送出する手段
と、受信した前記パケットがリジェクトされたことを示
す情報を保持するバイパスリジェクトフラグを有し、リ
ジェクトが発生した場合にリジェクトされた前記パケッ
トの転送要求元である前記プロセッサノードに対応する
前記バイパスリジェクトフラグをセットする手段と、以
降に受信された前記パケットにおいて転送要求元である
前記プロセッサノードに対応する前記バイパスリジェク
トフラグがセットされていなかった場合は、このパケッ
トを再度リジェクトする手段と、以降に受信された前記
パケットにおいて転送要求元である前記プロセッサノー
ドに対応する前記バイパスリジェクトフラグがセットさ
れ、かつ、前記ソースＦＩＦＯメモリからの前記１対１
単方向伝送路上への出力がなされていない場合は、この
受信した前記パケットを前記バイパスＦＩＦＯメモリに
取り込み、対応する前記バイパスリジェクトフラグをリ
セットする手段を有することを特徴とする請求項１記載
のリングバス入出力制御装置。