JPH1022389A - 半導体装置 - Google Patents
半導体装置Info
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- JPH1022389A JPH1022389A JP19559996A JP19559996A JPH1022389A JP H1022389 A JPH1022389 A JP H1022389A JP 19559996 A JP19559996 A JP 19559996A JP 19559996 A JP19559996 A JP 19559996A JP H1022389 A JPH1022389 A JP H1022389A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 本発明は外部の水分などによって配線が腐蝕
しないようにしながら、同一の層または異なる層に形成
された配線層間の静電容量を増加させたり、低下させた
りする。 【解決手段】 配線層下地基板２上に形成された第１、
第２配線層３、６間のうち、静電容量を低下させたい部
分に低誘電率層４を形成するとともに、第１、第２配線
層３、６間のうち、静電容量を増加させたい部分に高誘
電率層８を形成し、それ以外の部分を通常のシリコン酸
化膜で形成される第１保護皮膜５、第２保護皮膜７で覆
う。
しないようにしながら、同一の層または異なる層に形成
された配線層間の静電容量を増加させたり、低下させた
りする。 【解決手段】 配線層下地基板２上に形成された第１、
第２配線層３、６間のうち、静電容量を低下させたい部
分に低誘電率層４を形成するとともに、第１、第２配線
層３、６間のうち、静電容量を増加させたい部分に高誘
電率層８を形成し、それ以外の部分を通常のシリコン酸
化膜で形成される第１保護皮膜５、第２保護皮膜７で覆
う。
Description
【０００１】
【発明の属する技術分野】本発明は、配線間、配線層間
にある絶縁膜の防水性を確保しながら、比誘電率を低減
させたり、増加させたりして、配線間、配線層間の容量
を低減させたり、増加させたりする半導体装置に関す
る。
にある絶縁膜の防水性を確保しながら、比誘電率を低減
させたり、増加させたりして、配線間、配線層間の容量
を低減させたり、増加させたりする半導体装置に関す
る。
【０００２】
【従来の技術】従来、ＬＳＩ等の高密度集積回路では、
シリコン酸化膜などの絶縁層を使用して２層以上の配線
層を縁膜しながら、これらの各配線層によって半導体素
子同士やパッド電極等とを接続している。この場合、シ
リコン酸化膜として絶縁膜の比誘電率が４．１程度で十
分なとき、不純物を含まないテトラエトキシランなどの
主原料ガスをプラズマＣＶＤ法によりシリコン基板上に
気層成長させたものが使用され、また絶縁膜の比誘電率
が３．９程度、必要なとき、シリコン基板を熱酸化法な
どで酸化させたものが使用される。
シリコン酸化膜などの絶縁層を使用して２層以上の配線
層を縁膜しながら、これらの各配線層によって半導体素
子同士やパッド電極等とを接続している。この場合、シ
リコン酸化膜として絶縁膜の比誘電率が４．１程度で十
分なとき、不純物を含まないテトラエトキシランなどの
主原料ガスをプラズマＣＶＤ法によりシリコン基板上に
気層成長させたものが使用され、また絶縁膜の比誘電率
が３．９程度、必要なとき、シリコン基板を熱酸化法な
どで酸化させたものが使用される。
【０００３】
【発明が解決しようとする課題】ところで、近年、半導
体装置の高速化が求められ、これに対応して特開平６−
３０２７０４号公報の「半導体装置」、特開平３−２１
０２６号公報の「配線の寄生容量が低い半導体装置およ
びその製造方法」などの技術により、各配線層間の静電
容量、各配線層内の各配線間の静電量の低減が図られて
いる。この場合、特開平６−３０２７０４号公報記載の
「半導体装置」では、図４に示す如くその表面上に複数
の半導体素子が形成された半導体基板１０２と、この半
導体基板１０２上に形成され、前記各半導体素子同士や
これらの各半導体素子と外部機器とを接続する複数の金
属配線膜１０３と、これらの各金属配線膜１０３を覆う
ように形成され、前記各金属配線膜１０３同士を絶縁す
る弗素を含むシリコン酸化膜１０４と、このシリコン酸
化膜１０４上に形成され、前記シリコン酸化膜１０４に
外部から水分が侵入するのを防止する窒素を含むシリコ
ン酸化膜１０５とによって半導体装置１０１を構成する
ことにより、窒素を含むシリコン酸化膜１０５によって
吸水性が高い弗素を含むシリコン酸化膜１０４内に水分
が侵入しないようにしながら、各金属配線膜１０３間に
比誘電率が小さい弗素を含むシリコン酸化膜１０４を配
置し、これらの各金属配線膜１０３間の静電容量を小さ
くしている。
体装置の高速化が求められ、これに対応して特開平６−
３０２７０４号公報の「半導体装置」、特開平３−２１
０２６号公報の「配線の寄生容量が低い半導体装置およ
びその製造方法」などの技術により、各配線層間の静電
容量、各配線層内の各配線間の静電量の低減が図られて
いる。この場合、特開平６−３０２７０４号公報記載の
「半導体装置」では、図４に示す如くその表面上に複数
の半導体素子が形成された半導体基板１０２と、この半
導体基板１０２上に形成され、前記各半導体素子同士や
これらの各半導体素子と外部機器とを接続する複数の金
属配線膜１０３と、これらの各金属配線膜１０３を覆う
ように形成され、前記各金属配線膜１０３同士を絶縁す
る弗素を含むシリコン酸化膜１０４と、このシリコン酸
化膜１０４上に形成され、前記シリコン酸化膜１０４に
外部から水分が侵入するのを防止する窒素を含むシリコ
ン酸化膜１０５とによって半導体装置１０１を構成する
ことにより、窒素を含むシリコン酸化膜１０５によって
吸水性が高い弗素を含むシリコン酸化膜１０４内に水分
が侵入しないようにしながら、各金属配線膜１０３間に
比誘電率が小さい弗素を含むシリコン酸化膜１０４を配
置し、これらの各金属配線膜１０３間の静電容量を小さ
くしている。
【０００４】また、特開平３−２１０２６号公報記載の
「配線の寄生容量が低い半導体装置およびその製造方
法」では、図５に示す如くその表面上に複数の半導体素
子が形成された半導体基板１１２と、この半導体基板１
１２上に形成される絶縁層１１３と、この絶縁層１１３
上に積層されてエッチングされる下導体層１１４と、こ
の下導体層１１４と異なるエッチングレートを持つ材料
によって構成され、前記下導体層１４上に積層されてエ
ッチングされる上導体層１１５と、この上導体層１１５
の側部に形成されるサイドウオール１１６と、これら上
導体層１１５などを覆うように形成される絶縁層１１７
とによって半導体装置１１１を構成する。サイドウオー
ル１１６および上導体層１１５とをマスクにして、下導
体層１１４をエッチングすることにより、ミスアライメ
ントに対する余裕度を高くしながら、下導体層１１４お
よび上導体層１１５によって構成される各配線を縮小し
て、これら各配線間の静電容量を小さくしている。
「配線の寄生容量が低い半導体装置およびその製造方
法」では、図５に示す如くその表面上に複数の半導体素
子が形成された半導体基板１１２と、この半導体基板１
１２上に形成される絶縁層１１３と、この絶縁層１１３
上に積層されてエッチングされる下導体層１１４と、こ
の下導体層１１４と異なるエッチングレートを持つ材料
によって構成され、前記下導体層１４上に積層されてエ
ッチングされる上導体層１１５と、この上導体層１１５
の側部に形成されるサイドウオール１１６と、これら上
導体層１１５などを覆うように形成される絶縁層１１７
とによって半導体装置１１１を構成する。サイドウオー
ル１１６および上導体層１１５とをマスクにして、下導
体層１１４をエッチングすることにより、ミスアライメ
ントに対する余裕度を高くしながら、下導体層１１４お
よび上導体層１１５によって構成される各配線を縮小し
て、これら各配線間の静電容量を小さくしている。
【０００５】しかしながら、これら特開平６−３０２７
０４号公報の「半導体装置」、特開平３−２１０２６号
公報の「配線の寄生容量が低い半導体装置およびその製
造方法」においては、次に述べるような問題があった。
まず、特開平６−３０２７０４号公報の「半導体装置」
では、各金属配線膜１０３間の静電容量を小さくするた
めに使用している、弗素を添加したシリコン酸化膜１０
４の吸湿性が高いことから、窒素を含むシリコン酸化膜
１０５によって弗素を含むシリコン酸化膜１０４全体を
覆わなければならず、その分だけ製造工程が増えてしま
うという問題があった。また、このような窒素を含むシ
リコン酸化膜１０５によって弗素を含むシリコン酸化膜
１０４を覆っていても、窒素を含むシリコン酸化膜１０
５にちょっとした傷などが付いたとき、この傷から水分
が侵入して弗素を添加したシリコン酸化膜１０４に水分
が吸収されて、このシリコン酸化膜１０４で覆われてい
る金属配線膜１０３が腐蝕されてしまうなど、従来から
広く使用されているＳｉＯ2 などを使用したシリコン酸
化膜に比べて、性能が安定しないという問題があった。
０４号公報の「半導体装置」、特開平３−２１０２６号
公報の「配線の寄生容量が低い半導体装置およびその製
造方法」においては、次に述べるような問題があった。
まず、特開平６−３０２７０４号公報の「半導体装置」
では、各金属配線膜１０３間の静電容量を小さくするた
めに使用している、弗素を添加したシリコン酸化膜１０
４の吸湿性が高いことから、窒素を含むシリコン酸化膜
１０５によって弗素を含むシリコン酸化膜１０４全体を
覆わなければならず、その分だけ製造工程が増えてしま
うという問題があった。また、このような窒素を含むシ
リコン酸化膜１０５によって弗素を含むシリコン酸化膜
１０４を覆っていても、窒素を含むシリコン酸化膜１０
５にちょっとした傷などが付いたとき、この傷から水分
が侵入して弗素を添加したシリコン酸化膜１０４に水分
が吸収されて、このシリコン酸化膜１０４で覆われてい
る金属配線膜１０３が腐蝕されてしまうなど、従来から
広く使用されているＳｉＯ2 などを使用したシリコン酸
化膜に比べて、性能が安定しないという問題があった。
【０００６】また、特開平３−２１０２６号に示す「配
線の寄生容量が低い半導体装置およびその製造方法」で
は、下導体層１１４上に積層される上導体層１１５のサ
イドに形成されるサイドウオール１１６の材料として、
通常の誘電体を使用するようにしているので、このサイ
ドウオールが持つ比誘電率により、同一の配線層上で、
配線間の静電容量をあまり小さくすることができないと
いう問題があった。本発明は上記の事情に鑑み、請求項
１、３、４では、外部の水分などによって配線が腐蝕し
ないようにしながら、同一の層または異なる層に形成さ
れた配線層間の静電容量を小さくして、配線遅延、クロ
ストークなどの問題が発生しないようにすることができ
る半導体装置を提供することを目的としている。また、
請求項２、５、６では、外部の水分などによって配線が
腐蝕しないようにしながら、同一の層または異なる層に
形成された配線層間の静電容量を大きくして、電源電圧
や接地電圧などを安定化させることができる半導体装置
を提供することを目的としている。
線の寄生容量が低い半導体装置およびその製造方法」で
は、下導体層１１４上に積層される上導体層１１５のサ
イドに形成されるサイドウオール１１６の材料として、
通常の誘電体を使用するようにしているので、このサイ
ドウオールが持つ比誘電率により、同一の配線層上で、
配線間の静電容量をあまり小さくすることができないと
いう問題があった。本発明は上記の事情に鑑み、請求項
１、３、４では、外部の水分などによって配線が腐蝕し
ないようにしながら、同一の層または異なる層に形成さ
れた配線層間の静電容量を小さくして、配線遅延、クロ
ストークなどの問題が発生しないようにすることができ
る半導体装置を提供することを目的としている。また、
請求項２、５、６では、外部の水分などによって配線が
腐蝕しないようにしながら、同一の層または異なる層に
形成された配線層間の静電容量を大きくして、電源電圧
や接地電圧などを安定化させることができる半導体装置
を提供することを目的としている。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに本発明は、請求項１では、複数の半導体素子が形成
された配線下地基板と、この配線下地基板上に多層に形
成されて前記半導体素子を電気的に接続する配線層とを
有する半導体装置において、各配線層間のうち、静電容
量を低下させたい配線層間に、他の部分に配置されてい
る絶縁膜の比誘電率より低い比誘電率を持つ絶縁膜を配
置することを特徴としている。上記の目的を達成するた
めに本発明は、請求項２では、複数の半導体素子が形成
された配線下地基板と、この配線下地基板上に多層に形
成されて前記半導体素子を電気的に接続する配線層とを
有する半導体装置において、各配線層間のうち、静電容
量を増加させたい配線層間に、他の部分に配置されてい
る絶縁膜の比誘電率より高い比誘電率を持つ絶縁膜を配
置することを特徴としている。請求項３では、請求項１
に記載の半導体装置において、前記各配線層のうち、同
一の層に配置されている各配線間にのみ低い比誘電率を
持つ絶縁膜を配置することを特徴としている。請求項４
では、請求項１に記載の半導体装置において、前記各配
線層のうち、異なる層に配置されている各配線間にのみ
低い比誘電率を持つ絶縁膜を配置することを特徴として
いる。請求項５では、請求項２に記載の半導体装置にお
いて、前記各配線層のうち、同一の層に配置されている
各配線間にのみ高い比誘電率を持つ絶縁膜を配置するこ
とを特徴としている。請求項６では、請求項２に記載の
半導体装置において、前記各配線層のうち、異なる層に
配置されている各配線間にのみ高い比誘電率を持つ絶縁
膜を配置することを特徴としている。上記の構成によ
り、請求項１、３、４では、複数の半導体素子が形成さ
れた配線下地基板と、この配線下地基板上に多層に形成
されて前記半導体素子を電気的に接続する配線層とを有
する半導体装置において、各配線層間のうち、静電容量
を低下させたい配線層間に、他の部分に配置されている
絶縁膜の比誘電率より低い比誘電率を持つ絶縁膜を配置
することにより、外部の水分などによって配線が腐蝕し
ないようにしながら、同一の層または異なる層に形成さ
れた配線層間の静電容量を小さくして、配線遅延、クロ
ストークなどの問題が発生しないようにする。請求項
２、５、６では、複数の半導体素子が形成された配線下
地基板と、この配線下地基板上に多層に形成されて前記
半導体素子を電気的に接続する配線層とを有する半導体
装置において、各配線層間のうち、静電容量を増加させ
たい配線層間に、他の部分に配置されている絶縁膜の比
誘電率より高い比誘電率を持つ絶縁膜を配置することに
より、外部の水分などによって配線が腐蝕しないように
しながら、同一の層または異なる層に形成された配線層
間の静電容量を大きくして、電源電圧や接地電圧などを
安定化させる。
めに本発明は、請求項１では、複数の半導体素子が形成
された配線下地基板と、この配線下地基板上に多層に形
成されて前記半導体素子を電気的に接続する配線層とを
有する半導体装置において、各配線層間のうち、静電容
量を低下させたい配線層間に、他の部分に配置されてい
る絶縁膜の比誘電率より低い比誘電率を持つ絶縁膜を配
置することを特徴としている。上記の目的を達成するた
めに本発明は、請求項２では、複数の半導体素子が形成
された配線下地基板と、この配線下地基板上に多層に形
成されて前記半導体素子を電気的に接続する配線層とを
有する半導体装置において、各配線層間のうち、静電容
量を増加させたい配線層間に、他の部分に配置されてい
る絶縁膜の比誘電率より高い比誘電率を持つ絶縁膜を配
置することを特徴としている。請求項３では、請求項１
に記載の半導体装置において、前記各配線層のうち、同
一の層に配置されている各配線間にのみ低い比誘電率を
持つ絶縁膜を配置することを特徴としている。請求項４
では、請求項１に記載の半導体装置において、前記各配
線層のうち、異なる層に配置されている各配線間にのみ
低い比誘電率を持つ絶縁膜を配置することを特徴として
いる。請求項５では、請求項２に記載の半導体装置にお
いて、前記各配線層のうち、同一の層に配置されている
各配線間にのみ高い比誘電率を持つ絶縁膜を配置するこ
とを特徴としている。請求項６では、請求項２に記載の
半導体装置において、前記各配線層のうち、異なる層に
配置されている各配線間にのみ高い比誘電率を持つ絶縁
膜を配置することを特徴としている。上記の構成によ
り、請求項１、３、４では、複数の半導体素子が形成さ
れた配線下地基板と、この配線下地基板上に多層に形成
されて前記半導体素子を電気的に接続する配線層とを有
する半導体装置において、各配線層間のうち、静電容量
を低下させたい配線層間に、他の部分に配置されている
絶縁膜の比誘電率より低い比誘電率を持つ絶縁膜を配置
することにより、外部の水分などによって配線が腐蝕し
ないようにしながら、同一の層または異なる層に形成さ
れた配線層間の静電容量を小さくして、配線遅延、クロ
ストークなどの問題が発生しないようにする。請求項
２、５、６では、複数の半導体素子が形成された配線下
地基板と、この配線下地基板上に多層に形成されて前記
半導体素子を電気的に接続する配線層とを有する半導体
装置において、各配線層間のうち、静電容量を増加させ
たい配線層間に、他の部分に配置されている絶縁膜の比
誘電率より高い比誘電率を持つ絶縁膜を配置することに
より、外部の水分などによって配線が腐蝕しないように
しながら、同一の層または異なる層に形成された配線層
間の静電容量を大きくして、電源電圧や接地電圧などを
安定化させる。
【０００８】
【発明の実施の形態】以下、本発明を図面に示した形態
例に基づいて詳細に説明する。図１は本発明による半導
体装置の一形態例を示す概略構成図である。この図に示
す半導体装置１は、その表面上に複数の半導体素子が形
成された半導体基板（配線層下地基板）２と、アルミニ
ウムなどの材料またはこのアルミニウムにシリコン（Ｓ
ｉ）、銅（Ｃｕ）などを添加した材料、あるいはポリシ
リコンなどの材料またはこのポリシリコン上にタングス
テン（Ｗ）、チタン（Ｔｉ）などを積層した材料などを
前記配線層下地基板２上に積層した後、エッチングして
形成される第１配線層３と、弗素（Ｆ）が添加されたシ
リコン酸化膜や鱗（Ｐ）など添加されたシリコン酸化膜
などによって構成され、前記第１配線層３のうち、相互
の間隔が狭くなっている配線層間に形成される低誘電率
層４と、この低誘電率層４および前記第１配線層３を覆
うように形成されたＳｉＯ2 膜などによって構成される
第１保護皮膜５と、アルミニウムなどの材料またはこの
アルミニウムにＳｉ、Ｃｕなどを添加した材料、あるい
はポリシリコンなどの材料またはこのポリシリコン上に
Ｗ、Ｔｉなどを積層した材料などを前記第１保護皮膜５
上に積層した後、エッチングして形成される第２配線層
６と、この第２配線層６を覆うように形成されたＳｉＯ
2 膜などによって構成される第２保護皮膜７と、Ｓｉ
Ｎ、Ｔａ2 Ｏ5 などによって構成され、前記第１、第２
保護皮膜５、７のうち、静電容量を高めたい第１配線層
３と第２配線層６との間に形成される高誘電率層８とを
備えている。そして、第１配線層３によって配線層下地
基板２上に形成された各半導体素子同士を電気的に接続
するとともに、この第１配線層３および第２配線層６に
よって前記各半導体素子と外部機器とを接続して、この
半導体装置１を動作させる。
例に基づいて詳細に説明する。図１は本発明による半導
体装置の一形態例を示す概略構成図である。この図に示
す半導体装置１は、その表面上に複数の半導体素子が形
成された半導体基板（配線層下地基板）２と、アルミニ
ウムなどの材料またはこのアルミニウムにシリコン（Ｓ
ｉ）、銅（Ｃｕ）などを添加した材料、あるいはポリシ
リコンなどの材料またはこのポリシリコン上にタングス
テン（Ｗ）、チタン（Ｔｉ）などを積層した材料などを
前記配線層下地基板２上に積層した後、エッチングして
形成される第１配線層３と、弗素（Ｆ）が添加されたシ
リコン酸化膜や鱗（Ｐ）など添加されたシリコン酸化膜
などによって構成され、前記第１配線層３のうち、相互
の間隔が狭くなっている配線層間に形成される低誘電率
層４と、この低誘電率層４および前記第１配線層３を覆
うように形成されたＳｉＯ2 膜などによって構成される
第１保護皮膜５と、アルミニウムなどの材料またはこの
アルミニウムにＳｉ、Ｃｕなどを添加した材料、あるい
はポリシリコンなどの材料またはこのポリシリコン上に
Ｗ、Ｔｉなどを積層した材料などを前記第１保護皮膜５
上に積層した後、エッチングして形成される第２配線層
６と、この第２配線層６を覆うように形成されたＳｉＯ
2 膜などによって構成される第２保護皮膜７と、Ｓｉ
Ｎ、Ｔａ2 Ｏ5 などによって構成され、前記第１、第２
保護皮膜５、７のうち、静電容量を高めたい第１配線層
３と第２配線層６との間に形成される高誘電率層８とを
備えている。そして、第１配線層３によって配線層下地
基板２上に形成された各半導体素子同士を電気的に接続
するとともに、この第１配線層３および第２配線層６に
よって前記各半導体素子と外部機器とを接続して、この
半導体装置１を動作させる。
【０００９】次に、前記半導体装置１を構成する低誘電
率層４、高誘電率層８の形成手順について説明する。ま
ず、低誘電率層４を形成するときには、図２（ａ）に示
す如くアルミニウムなどの材料またはこのアルミニウム
にＳｉ、Ｃｕなどを添加した材料、あるいはポリシリコ
ンなどの材料またはこのポリシリコン上にＷ、Ｔｉなど
を積層した材料などを配線下地基板２上に積層した後、
これをエッチングして、第１配線層３を形成する。この
後、図２（ｂ）に示す如くプラズマＣＶＤなどの方法に
よって、前記第１配線層３を覆うように、弗素が添加さ
れたシリコン酸化膜９を形成した後、図２（ｃ）に示す
如く異方性エッチングによって、デポジット厚の場所的
な違いを利用して、配線間の静電容量を小さくする必要
がある部分、すなわちこれら第１配線層３間の距離ｄが
“１μｍ”以下と比較的、狭い部分のみを残し、他の部
分を除去し、低誘電率層４を形成する。また、高誘電率
層８を形成するときには、図３（ａ）に示す如く配線下
地基板２上にアルミニウムなどの材料またはこのアルミ
ニウムにＳｉ、Ｃｕなどを添加した材料、あるいはポリ
シリコンなどの材料またはこのポリシリコン上にＷ、Ｔ
ｉなどを積層した材料などを前記配線層下地基板２上に
積層するとともに、これをエッチングして、第１配線層
３を形成した後、この第１配線層３を覆うように、シリ
コン膜を積層する。
率層４、高誘電率層８の形成手順について説明する。ま
ず、低誘電率層４を形成するときには、図２（ａ）に示
す如くアルミニウムなどの材料またはこのアルミニウム
にＳｉ、Ｃｕなどを添加した材料、あるいはポリシリコ
ンなどの材料またはこのポリシリコン上にＷ、Ｔｉなど
を積層した材料などを配線下地基板２上に積層した後、
これをエッチングして、第１配線層３を形成する。この
後、図２（ｂ）に示す如くプラズマＣＶＤなどの方法に
よって、前記第１配線層３を覆うように、弗素が添加さ
れたシリコン酸化膜９を形成した後、図２（ｃ）に示す
如く異方性エッチングによって、デポジット厚の場所的
な違いを利用して、配線間の静電容量を小さくする必要
がある部分、すなわちこれら第１配線層３間の距離ｄが
“１μｍ”以下と比較的、狭い部分のみを残し、他の部
分を除去し、低誘電率層４を形成する。また、高誘電率
層８を形成するときには、図３（ａ）に示す如く配線下
地基板２上にアルミニウムなどの材料またはこのアルミ
ニウムにＳｉ、Ｃｕなどを添加した材料、あるいはポリ
シリコンなどの材料またはこのポリシリコン上にＷ、Ｔ
ｉなどを積層した材料などを前記配線層下地基板２上に
積層するとともに、これをエッチングして、第１配線層
３を形成した後、この第１配線層３を覆うように、シリ
コン膜を積層する。
【００１０】次いで、このシリコン膜を酸化させて、第
１保護皮膜５を形成した後、アルミニウムなどの材料ま
たはこのアルミニウムにＳｉ、Ｃｕなどを添加した材
料、あるいはポリシリコンなどの材料またはこのポリシ
リコン上にＷ、Ｔｉなどを積層した材料などを第１保護
皮膜５上に積層するとともに、これをエッチングして、
第２配線層６を形成した後、この第２配線層３を覆うよ
うに、シリコン膜を積層して、これを酸化させ、第２保
護皮膜７を形成する。そして、図３（ｂ）に示す如く前
記第２保護皮膜７上にレジスト１０を塗布した後、ＣＭ
Ｐなどによって平坦化されて、第１、第２配線層３、６
間の高さｈが“０．５μｍ”以下と比較的、薄くされて
いる部分のうち、電源ラインやＧＮＤラインなど、配線
間の静電容量を大きくする必要がある部分に対し、フォ
トリソグフィ工程を使用して第２配線層６上にあるレジ
スト１０を除去して開口１１を形成する。次いで、前記
開口１１部分に、５００ＫｅＶ〜１ＭｅＶまたはそれ以
上の高エネルギーで、誘電率を高くする不純物を注入し
て、第１、第２配線層３、６の間に高誘電率層８を形成
した後、図３（ｃ）に示す如く第２保護皮膜７上に残っ
ているレジスト１０を除去する。
１保護皮膜５を形成した後、アルミニウムなどの材料ま
たはこのアルミニウムにＳｉ、Ｃｕなどを添加した材
料、あるいはポリシリコンなどの材料またはこのポリシ
リコン上にＷ、Ｔｉなどを積層した材料などを第１保護
皮膜５上に積層するとともに、これをエッチングして、
第２配線層６を形成した後、この第２配線層３を覆うよ
うに、シリコン膜を積層して、これを酸化させ、第２保
護皮膜７を形成する。そして、図３（ｂ）に示す如く前
記第２保護皮膜７上にレジスト１０を塗布した後、ＣＭ
Ｐなどによって平坦化されて、第１、第２配線層３、６
間の高さｈが“０．５μｍ”以下と比較的、薄くされて
いる部分のうち、電源ラインやＧＮＤラインなど、配線
間の静電容量を大きくする必要がある部分に対し、フォ
トリソグフィ工程を使用して第２配線層６上にあるレジ
スト１０を除去して開口１１を形成する。次いで、前記
開口１１部分に、５００ＫｅＶ〜１ＭｅＶまたはそれ以
上の高エネルギーで、誘電率を高くする不純物を注入し
て、第１、第２配線層３、６の間に高誘電率層８を形成
した後、図３（ｃ）に示す如く第２保護皮膜７上に残っ
ているレジスト１０を除去する。
【００１１】このように、この半導体装置１では、各第
１配線層３のうち、相互の間隔が狭くなっている配線層
間に、通常のシリコン酸化膜を使用したときの比誘電率
３．８〜４．２程度より、小さい誘電体、例えば比誘電
率が３．５程度またはそれ以下になる、弗素（Ｆ）を添
加したシリコン酸化膜などの低誘電率層４を形成してい
るので、第１配線層３間の静電容量を小さくして、配線
遅延、クロストークなどの問題が発生しないようにする
ことができる（請求項１、３、４の効果）。また、第１
配線層３と、第２配線層６との間のうち、電源ラインや
グランドラインなど、電圧を安定化させなければならな
いライン間に、通常のシリコン酸化膜を使用したときの
比誘電率３．８〜４．２程度より、比誘電率が大きい誘
電体、例えば比誘電率が７程度またはそれ以上になる、
ＳｉＮ、Ｔａ2 Ｏ5 などによって構成される高誘電率層
８を形成しているので、電源ラインやグランドラインの
静電容量を増やして電源ラインのノイズを低減させて、
安定化させることができる（請求項２、５、６の効
果）。
１配線層３のうち、相互の間隔が狭くなっている配線層
間に、通常のシリコン酸化膜を使用したときの比誘電率
３．８〜４．２程度より、小さい誘電体、例えば比誘電
率が３．５程度またはそれ以下になる、弗素（Ｆ）を添
加したシリコン酸化膜などの低誘電率層４を形成してい
るので、第１配線層３間の静電容量を小さくして、配線
遅延、クロストークなどの問題が発生しないようにする
ことができる（請求項１、３、４の効果）。また、第１
配線層３と、第２配線層６との間のうち、電源ラインや
グランドラインなど、電圧を安定化させなければならな
いライン間に、通常のシリコン酸化膜を使用したときの
比誘電率３．８〜４．２程度より、比誘電率が大きい誘
電体、例えば比誘電率が７程度またはそれ以上になる、
ＳｉＮ、Ｔａ2 Ｏ5 などによって構成される高誘電率層
８を形成しているので、電源ラインやグランドラインの
静電容量を増やして電源ラインのノイズを低減させて、
安定化させることができる（請求項２、５、６の効
果）。
【００１２】さらに、第１、第２配線層３、６間のう
ち、静電容量を増加させたい部分や静電容量を低減させ
たい配線間のみに、低誘電率層４や高誘電率層８を形成
し、それ以外の部分を通常のシリコン酸化膜で覆うよう
にしているので、クリティカルな箇所だけ、静電容量を
増減させ、それ以外の部分について、外部要因に対する
信頼性を高くすることができる（請求項１〜６の共通効
果）。また、上述した形態例においては、第１、第２配
線層３、６の間に高誘電率層８を形成して、第１、第２
配線層３、６間の静電容量を高くするようにしている
が、第１、第２配線層３、６が信号ラインなどのように
クロストークなどが発生しないようにする必要がある信
号ラインであるときには、これら第１、第２配線層３、
６間に低誘電率層４を形成して、第１、第２配線層３、
６間の静電容量を小さくするようにしても良い。
ち、静電容量を増加させたい部分や静電容量を低減させ
たい配線間のみに、低誘電率層４や高誘電率層８を形成
し、それ以外の部分を通常のシリコン酸化膜で覆うよう
にしているので、クリティカルな箇所だけ、静電容量を
増減させ、それ以外の部分について、外部要因に対する
信頼性を高くすることができる（請求項１〜６の共通効
果）。また、上述した形態例においては、第１、第２配
線層３、６の間に高誘電率層８を形成して、第１、第２
配線層３、６間の静電容量を高くするようにしている
が、第１、第２配線層３、６が信号ラインなどのように
クロストークなどが発生しないようにする必要がある信
号ラインであるときには、これら第１、第２配線層３、
６間に低誘電率層４を形成して、第１、第２配線層３、
６間の静電容量を小さくするようにしても良い。
【００１３】また、上述した形態例においては、第１配
線層３間に形成する低誘電率層４として、弗素を添加し
たシリコン酸化膜を使用するようにしているが、第１配
線層３を覆うように、弗素を添加していない通常のシリ
コン酸化膜を薄くデポジットした後、このシリコン酸化
膜上に、弗素を添加したシリコン酸化膜をデポジットし
た積層構造のシリコン酸化膜を形成した後、異方性エッ
チングによって、デポジット厚の場所的な違いを利用
し、これら第１配線層３間の距離ｄが“１μｍ”以下と
比較的、狭い部分のうち、配線間の静電容量を小さくす
る必要がある部分のみを残し、他の部分を除去し、低誘
電率層４を形成するようにしても良い。
線層３間に形成する低誘電率層４として、弗素を添加し
たシリコン酸化膜を使用するようにしているが、第１配
線層３を覆うように、弗素を添加していない通常のシリ
コン酸化膜を薄くデポジットした後、このシリコン酸化
膜上に、弗素を添加したシリコン酸化膜をデポジットし
た積層構造のシリコン酸化膜を形成した後、異方性エッ
チングによって、デポジット厚の場所的な違いを利用
し、これら第１配線層３間の距離ｄが“１μｍ”以下と
比較的、狭い部分のうち、配線間の静電容量を小さくす
る必要がある部分のみを残し、他の部分を除去し、低誘
電率層４を形成するようにしても良い。
【００１４】
【発明の効果】以上説明したように本発明によれば、請
求項１、３、４では、外部の水分などによって配線が腐
蝕しないようにしながら、同一の層または異なる層に形
成された配線層間の静電容量を小さくして、配線遅延、
クロストークなどの問題が発生しないようにすることが
できる。請求項２、５、６では、外部の水分などによっ
て配線が腐蝕しないようにしながら、同一の層または異
なる層に形成された配線層間の静電容量を大きくして、
電源電圧や接地電圧などを安定化させることができる。
求項１、３、４では、外部の水分などによって配線が腐
蝕しないようにしながら、同一の層または異なる層に形
成された配線層間の静電容量を小さくして、配線遅延、
クロストークなどの問題が発生しないようにすることが
できる。請求項２、５、６では、外部の水分などによっ
て配線が腐蝕しないようにしながら、同一の層または異
なる層に形成された配線層間の静電容量を大きくして、
電源電圧や接地電圧などを安定化させることができる。
【図１】本発明による半導体装置の一形態例を示す概略
構成図である。
構成図である。
【図２】（ａ）（ｂ）及び（ｃ）は図１に示す低誘電率
層を形成する際の手順例を示す模式図である。
層を形成する際の手順例を示す模式図である。
【図３】（ａ）（ｂ）及び（ｃ）は図１に示す高誘電率
装置を形成する際の手順例を示す模式図である。
装置を形成する際の手順例を示す模式図である。
【図４】従来から知られている特開平６−３０２７０４
号に示す「半導体装置」の概要を説明するための概略構
成図である。
号に示す「半導体装置」の概要を説明するための概略構
成図である。
【図５】従来から知られている特開平３−２１０２６号
に示す「配線の寄生容量が低い半導体装置およびその製
造方法」の概要を説明するための概略構成図である。
に示す「配線の寄生容量が低い半導体装置およびその製
造方法」の概要を説明するための概略構成図である。
１…半導体装置、２…配線層下地基板、３…第１配線
層、４…低誘電率層（低い比誘電率を持つ絶縁膜）、５
…第１保護皮膜、６…第２配線層、７…第２保護皮膜、
８…高誘電率層（高い比誘電率を持つ絶縁膜）、９…シ
リコン酸化膜、１０…レジスト、１１…開口
層、４…低誘電率層（低い比誘電率を持つ絶縁膜）、５
…第１保護皮膜、６…第２配線層、７…第２保護皮膜、
８…高誘電率層（高い比誘電率を持つ絶縁膜）、９…シ
リコン酸化膜、１０…レジスト、１１…開口
Claims (6)
- 【請求項１】 複数の半導体素子が形成された配線下地
基板と、この配線下地基板上に多層に形成されて前記半
導体素子を電気的に接続する配線層とを有する半導体装
置において、 各配線層間のうち、静電容量を低下させたい配線層間
に、他の部分に配置されている絶縁膜の比誘電率より低
い比誘電率を持つ絶縁膜を配置することを特徴とする半
導体装置。 - 【請求項２】 複数の半導体素子が形成された配線下地
基板と、この配線下地基板上に多層に形成されて前記半
導体素子を電気的に接続する配線層とを有する半導体装
置において、 各配線層間のうち、静電容量を増加させたい配線層間
に、他の部分に配置されている絶縁膜の比誘電率より高
い比誘電率を持つ絶縁膜を配置することを特徴とする半
導体装置。 - 【請求項３】 請求項１に記載の半導体装置において、 前記各配線層のうち、同一の層に配置されている各配線
間にのみ低い比誘電率を持つ絶縁膜を配置する、 ことを特徴とする半導体装置。 - 【請求項４】 請求項１に記載の半導体装置において、 前記各配線層のうち、異なる層に配置されている各配線
間にのみ低い比誘電率を持つ絶縁膜を配置する、 ことを特徴とする半導体装置。 - 【請求項５】 請求項２に記載の半導体装置において、 前記各配線層のうち、同一の層に配置されている各配線
間にのみ高い比誘電率を持つ絶縁膜を配置することを特
徴とする半導体装置。 - 【請求項６】 請求項２に記載の半導体装置において、 前記各配線層のうち、異なる層に配置されている各配線
間にのみ高い比誘電率を持つ絶縁膜を配置することを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19559996A JPH1022389A (ja) | 1996-07-05 | 1996-07-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19559996A JPH1022389A (ja) | 1996-07-05 | 1996-07-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1022389A true JPH1022389A (ja) | 1998-01-23 |
Family
ID=16343839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19559996A Pending JPH1022389A (ja) | 1996-07-05 | 1996-07-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1022389A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6274476B1 (en) | 1998-04-03 | 2001-08-14 | Nec Corporation | Semiconductor device and method of manufacturing the same |
| US6320264B1 (en) | 1998-06-02 | 2001-11-20 | Nec Corporation | Interconnect wiring with sidewalls and inter-wiring insulation composed of fluorine |
-
1996
- 1996-07-05 JP JP19559996A patent/JPH1022389A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6274476B1 (en) | 1998-04-03 | 2001-08-14 | Nec Corporation | Semiconductor device and method of manufacturing the same |
| US6756676B2 (en) | 1998-04-03 | 2004-06-29 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US6320264B1 (en) | 1998-06-02 | 2001-11-20 | Nec Corporation | Interconnect wiring with sidewalls and inter-wiring insulation composed of fluorine |
| KR100327145B1 (ko) * | 1998-06-02 | 2002-03-13 | 가네꼬 히사시 | 반도체 장치 및 그 제조 방법 |
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