JPH10215156A

JPH10215156A - 遅延時間可変装置

Info

Publication number: JPH10215156A
Application number: JP9015594A
Authority: JP
Inventors: Masayuki Mizuno; 正之水野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-01-29
Filing date: 1997-01-29
Publication date: 1998-08-11
Also published as: US6304124B1

Abstract

(57)【要約】【課題】製造上のばらつきあるいは動作温度の変動に
よるゲイン（遅延時間制御信号を変えたときの遅延時間
可変装置の入出力遅延時間の変化の割合）の変動を押さ
える。さらに、信号にのる雑音によって入出力遅延時間
が受ける影響を少なくする。【解決手段】遅延回路１０１の電源端子の間に、並列
接続したｐＭＯＳ１０８をＮ個、並列接続したｎＭＯＳ
１０９をＮ個接続する。ｐＭＯＳ１０８、ｎＭＯＳ１０
９のＷ／Ｌを変えることでオン電流が互いに異なるよう
に設定する。ゲートには遅延時間制御入力信号を入力す
る。ある瞬間にオンしているトランジスタは常にｐＭＯ
Ｓ、ｎＭＯＳそれぞれ１個という条件で順にオンさせて
いったとき遅延時間の変化量（ゲイン）が一定になるよ
うに、ｐＭＯＳとｎＭＯＳのオン電流を設定する。遅延
時間はオン電流に反比例するので、オン電流を変えるこ
とで遅延時間を変える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力から出力まで
の遅延時間を、制御信号により変化させることができる
遅延時間可変装置に関する。

【０００２】

【従来の技術】従来、この種の遅延時間可変装置は、外
部からの遅延時間制御信号により入力から出力までの入
出力遅延時間が変化する遅延時間可変手段を提供するこ
とを目的としている。また、この種の遅延時間可変装置
は、入力と出力を接続し、かつ負帰還をかけることで、
電圧制御発振装置を構成できるため、電圧制御発振装置
として記載している例もある。

【０００３】たとえば、ハウスマンら（Ｈａｕｓｍａｎ
ｅｔａｌ．）による米国特許第４，９７８，９２７
号には、リング状に接続された基本ゲート回路の信号の
伝播経路を、ディジタル的にオンあるいはオフ状態に変
化するゲート回路で変えることで、発振周波数を変化さ
せる、プログラマブルな電圧制御発振器が記載されてい
る。

【０００４】具体的には、図１３に示すように、まず基
本ゲート回路（ここではＮＯＲ回路）１０８，１１４，
１２０，１２４，１１８，１１２とインバータセクショ
ン１２６，１３２を接続してリング状にする。このＮＯ
Ｒ１０８と１１２の、片方の入力同士をＮＯＲ１１２で
接続する。同様にＮＯＲ１１４と１１８、ＮＯＲ１２０
と１２４をそれぞれＮＯＲ１１６，１２２で接続する。
ＮＯＲ１１０，１１６，１２２の片方のディジタル入力
Ａ，Ｂ，ＣおよびＮＯＲの１０８，１１４，１２０の片
方のディジタル入力Ａバー，Ｂバー，Ｃバーの値によっ
て信号は４種類の伝播経路を取る。これによって発振周
波数を変化させている。

【０００５】信号が、ＮＯＲ１１０、１１２、インバー
タセクション１３２だけを通る場合が最も発振周波数が
高く、逆にＮＯＲ１０８，１１４，１２０，インバータ
セクション１２６，ＮＯＲ１２４，１１８，１１２、イ
ンバータセクション１３２を通る場合が最も発振周波数
が低い。

【０００６】また、特開平５−２６８００２号公報に
は、アナログ制御信号により発振周波数を変化させる電
圧制御発振器について記載している。

【０００７】これは、図１４にあるようにＮＡＮＤ回路
５の後段にＣＭＯＳインバータを四段縦続接続し、ＣＭ
ＯＳインバータの最終段４の出力をＮＡＮＤ回路５に入
力してリング状にし、電圧制御発振器としたものであ
る。各インバータ１〜４のｎＭＯＳトランジスタＮ１
１，Ｎ２１，Ｎ３１，Ｎ４１と接地の間には、それぞれ
ｎＭＯＳＮ１２，Ｎ２２，Ｎ３２，Ｎ４２を入れ、その
ゲートにアナログ信号である発振制御信号ＩＮを入力し
てオン抵抗を制御して遅延時間を制御する。遅延時間を
変えることで発振周波数を制御することができる。なお
ＮＡＮＤ回路５は発振開始信号により発振と停止を制御
するために入れてある。この発明の特徴は、発振周波数
範囲が広いことである。

【０００８】

【発明が解決しようとする課題】以上説明した従来の技
術には以下の３つの問題点がある。第１の問題点は、遅
延時間可変装置の制御信号がある状態で全く一定で変動
しなくても、装置の製造上のばらつきがあるので、別々
の装置ＡとＢではゲインが異なることである。また動作
温度が変動するとたとえ一つの装置でもゲインが変化す
る。ここで、ゲインとは、遅延時間制御信号の状態（ア
ナログであれば電圧あるいは電流の大小、ディジタルで
あればディジタルで表現されている値の大小）を変化さ
せたときの遅延時間可変装置の入出力遅延時間の変化の
割合である。

【０００９】第２の問題点は、ディジタルの場合、遅延
時間は、１つの基本ゲート回路の遅延時間を単位として
しか変えることができず、それより細かく変えることは
できないのでゲインが大きくなってしまうことである。

【００１０】第３の問題点は、アナログの場合、制御範
囲が電源電圧で制限されるのでゲインを大きく設定する
が、ゲインが大きいと雑音に弱くなってしまうことであ
る。

【００１１】以下詳細に説明する。第１の問題点は、ア
ナログとディジタル共通の問題である。ゲインが変化す
る理由は、遅延時間可変装置を構成するデバイスの特性
が、製造工程のばらつき（たとえば、ＭＯＳトランジス
タであれば、チャネルイオンの注入量やゲート酸化膜の
厚さやチャネル長などがばらつく）や動作温度等により
変化するためである。すなわち遅延時間可変装置の入力
から出力までの遅延時間がある所望の値のときの遅延時
間制御信号の状態に対して、その遅延時間制御信号の状
態を変化させたときのゲインが、製造工程のばらつきや
動作温度等により変化してしまうためである。通常のＭ
ＯＳトランジスタでは、ばらつきにより最悪条件では、
基本ゲート回路の遅延時間が約２倍大きくなり、最良条
件では、約０．５倍になることから、第１の従来例で
は、１段階遅延時間制御信号を変化させたときの入出力
遅延時間の変化量が、０．５倍から２倍変化してしま
う。

【００１２】同様に、通常のＭＯＳトランジスタでは、
ばらつきにより最悪条件では、そのオン電流が約０．５
倍になり、最良条件では、約２倍になることから、第２
の従来例では、ある電圧だけ遅延時間制御信号を変化さ
せたときの入出力遅延時間の変化量が、０．５倍から２
倍変化してしまう。

【００１３】第２の問題点は、ディジタル特有の問題で
ある。遅延時間制御信号を１段階変えたとき、入出力遅
延時間は、１ゲート以上の基本ゲート回路の遅延時間に
相当する時間変化してしまい、遅延時間をそれより短く
することはできない。例えば、０．２μｍＣＭＯＳＬＳ
Ｉの製造プロセスでは、基本ゲート回路の入出力遅延時
間は、電源２．５Ｖで１００ｐｓ程度であるため、入出
力遅延時間は１００ｐｓを最小単位として変化すること
になる。その間の値例えば５０ｐｓ短くするということ
ができない。

【００１４】第３の問題点は、アナログ特有の問題であ
る。遅延時間制御信号がアナログ信号であり、その制御
範囲が電源電圧で規定されてしまうため、遅延時間制御
信号を変化させたときの入出力遅延時間の最小値と最大
値の幅、すなわち入出力遅延時間の制御範囲を大きくし
たような場合、ゲインを大きくする必要がある。その結
果として、遅延時間制御信号に少しの雑音がのっても入
出力遅延時間を大きく変化させてしまう。

【００１５】本発明は以上述べた課題を解決すること、
すなわち、装置の製造上のばらつきあるいは動作温度の
変動によるゲインの変動を押さえることによって、装置
の信頼性、歩留まり、保守性を向上させることである。
さらに、ゲインを小さくする、あるいは遅延時間制御信
号にのる雑音によって入出力遅延時間が受ける影響を少
なくし、それによって、得られる遅延時間の精度を高め
ることである。

【００１６】

【課題を解決するための手段】本発明は、第３の電源端
子と第４の電源端子と入力端子と出力端子を持つ遅延回
路と、前記遅延回路の第３の電源端子にドレイン端子が
接続され、第１の電源にソース端子が接続され、ゲート
に遅延時間制御信号が入力される複数のｐＭＯＳトラン
ジスタと、前記遅延回路の第４の電源端子にドレイン端
子が接続され、第２の電源にソース端子が接続され、ゲ
ートに遅延時間制御信号が入力される複数のｎＭＯＳト
ランジスタを備えた遅延時間可変装置であって、トラン
ジスタの特性によって決まる、前記遅延回路の入出力遅
延時間がある所望の値のとき、前記ｐＭＯＳトランジス
タと前記ｎＭＯＳトランジスタを、ある瞬間にオンして
いるトランジスタは常にｐＭＯＳ、ｎＭＯＳそれぞれ１
個という条件で順にオンさせていったとき前記遅延時間
の変化量が一定になるように、前記ｐＭＯＳトランジス
タと前記ｎＭＯＳトランジスタのオン電流を設定するこ
とを特徴とする遅延時間可変装置である。

【００１７】遅延時間制御信号をディジタル信号で構成
しているので入出力遅延時間が遅延時間制御信号にのる
雑音により影響を受けなくなる。したがって、より精度
の高い遅延時間を得ることができる。また、装置の信頼
性が向上する。また、遅延時間可変装置の製造工程のば
らつきや動作温度の変化によらず、遅延時間可変装置の
ゲインが一定となる。したがって、装置の信頼性と歩留
まりと保守性が向上する。また、遅延時間制御信号を変
化させたときの、遅延時間可変装置の入出力遅延時間の
変化の割合を小さくすることができ、その結果より遅延
時間の精度の高いを高くすることができる。

【００１８】また、前述の複数のｐＭＯＳトランジスタ
とｎＭＯＳトランジスタに代えて、前記第１あるいは第
２の電源端子に第１の端子が接続された容量素子と、前
記遅延回路の出力端子と前記容量素子の第２の端子の間
に、ソース端子とドレイン端子が接続され、ゲートに遅
延時間制御信号が入力される複数のＭＯＳトランジスタ
を備えていてもよい。この場合もＭＯＳトランジスタの
オン電流の設定は同じである。

【００１９】また前述の二つの遅延時間可変装置をＭ個
（Ｍは複数）縦続接続して、オン電流を同様に設定する
と、入出力遅延時間の制御範囲がＭ倍に広がる。

【００２０】また、この、複数個縦続接続した遅延時間
可変装置の入力と出力をセレクタを介して接続し、セレ
クタのもう一方の入力から信号を入れて、セレクタと遅
延時間可変装置をＫ回（Ｋ≧１）通るようにすると、少
ない数の遅延回路で入出力遅延時間の最小値から最大値
までの幅を広げることができる。

【００２１】また、もし位相同期ループ技術を用いて、
遅延時間可変装置の入力信号と出力信号の位相をあわせ
ば、セレクタの出力から、遅延時間可変装置の入力信号
の周波数に対してＫ／２倍に逓倍した周波数の信号を得
ることができる。また、同じ遅延回路をＫ回通ることか
ら、Ｋ個の遅延回路を用いるより、遅延時間制御信号の
数が、１／Ｋになる。したがって省面積化が図れる。

【００２２】

【発明の実施の形態】本発明の第１の実施の形態につい
て図面を参照して詳細に説明する。図１を参照すると、
本発明の遅延時間可変装置１６１は、入力信号１０２と
出力信号１０３と第３の電源端子１０４と第４の電源端
子１０５を持つ遅延回路１０１と、前記遅延回路１０１
の第３の電源端子１０４にドレイン端子が接続され、第
１の電源１０６にソース端子が接続されたＮ個（Ｎは２
以上の整数）のｐＭＯＳトランジスタ１０８と、前記遅
延回路１０１の第４の電源端子１０５にドレイン端子が
接続され、第２の電源１０７にソース端子が接続された
Ｎ個のｎＭＯＳトランジスタ１０９から構成される。Ｎ
個のｐＭＯＳ１０８とＮ個のｎＭＯＳ１０９はＷ／Ｌ
（チャネル幅／チャネル長）を互いに変えてオン電流を
変えている。どのＭＯＳを選ぶかでオン電流がかわり、
その結果遅延時間を可変にできるわけである。

【００２３】図２は遅延回路１０１の例である。遅延回
路１０１はｎＭＯＳトランジスタ１５１とｐＭＯＳトラ
ンジスタ１５２からなるインバータ回路で構成される。

【００２４】図１に示す遅延時間可変装置１６１で、い
ま、Ｎ個のｐＭＯＳトランジスタ１０８のうち、オン状
態となっているｐＭＯＳトランジスタのオン電流の合計
と、Ｎ個のｎＭＯＳトランジスタ１０９のうち、オン状
態となっているｎＭＯＳトランジスタのオン電流の合計
が等しく、Ｉとすると、遅延回路１０１の入出力時間
は、１／Ｉに比例する。

【００２５】また、いま、Ｎ個のｐＭＯＳトランジスタ
１０８とｎＭＯＳトランジスタ１０９のうち、それぞれ
１つだけがオン状態となっているとする。どのトランジ
スタをオンさせるかで、遅延時間可変装置１６１の入出
力遅延時間を変えることができる。

【００２６】オン状態となっているトランジスタの番号
をｎ（１≦ｎ≦Ｎ）とし、この時の、ｐＭＯＳトランジ
スタとｎＭＯＳトランジスタのオン電流が等しく、Ｉ
（ｎ）（１≦ｎ≦Ｎ）とする。ｐＭＯＳ，ｎＭＯＳと
も、番号が大きくなるにつれてオン電流が大きくなるよ
うにする。Ｉ（ｎ）は、ｎＭＯＳトランジスタとｐＭＯ
Ｓトランジスタの製造工程のばらつきや動作温度の変動
によりそのオン電流が変化する。ここで、製造工程のば
らつきとは、チャネルイオンの注入量、ゲート酸化膜
厚、ゲート長等のばらつきを示す。

【００２７】いま、製造工程のばらつきや動作温度の変
動によるＩ（ｎ）の最小値（この時の製造工程のばらつ
きの条件と温度条件を最良条件と呼ぶ）をＩｍｉｎ
（ｎ）、最大値（この時の条件を最悪条件と呼ぶ）をＩ
ｍａｘ（ｎ）、標準値（この時の条件を標準条件と呼
ぶ）をＩｔｙｐｉｃａｌ（ｎ）とする。この時、標準的
なＣＭＯＳの製造工程と通常の動作温度の変動の割合を
考慮すると、Ｉｍｉｎ（ｎ）×２＝Ｉｔｙｐｉｃａｌ
（ｎ）であり、Ｉｍａｘ（ｎ）＝Ｉｔｙｐｉｃａｌ
（ｎ）×２である。つまり入出力遅延時間は、遅延時間
制御端子１１１から１１４および１２１から１２４が同
じ状態であれば、製造工程のばらつきや動作温度の変動
により、半分から２倍の間で変動してしまうことにな
る。

【００２８】また、逆に言えば、ある所望の遅延時間を
得るためのオン電流をＩとすると、そのＩを得るために
オンとなっているトランジスタの番号Ｎは、最良条件
ｎ．ｂｅｓｔ、最悪条件ｎ．ｗｏｒｓｔ、標準条件ｎ．
ｔｙｐｉｃａｌで異なる。すなわち、ｎ．ｂｅｓｔと
ｎ．ｗｏｒｓｔとｎ．ｔｙｐｉｃａｌは、異なった番号
となる。

【００２９】本発明の遅延時間可変装置では、入出力遅
延時間がある所望の値のときのＮ個のｐＭＯＳトランジ
スタ１０９とｎＭＯＳトランジスタ１０８の状態から、
オン状態となっているトランジスタを変えたときの入出
力遅延時間の変化量すなわちゲインが一定となるよう
に、前記Ｎ個のｐＭＯＳトランジスタと前記Ｎ個のｎＭ
ＯＳトランジスタのオン電流を設定する。

【００３０】具体的には、（Ｉ（ｎ．ｂｅｓｔ＋１）＋
Ｉ（ｎ．ｂｅｓｔ−１））／２＝Ｉ（ｎ．ｂｅｓｔ）、
かつ（Ｉ（ｎ．ｗｏｒｓｔ＋１）＋Ｉ（ｎ．ｗｏｒｓｔ
−１））／２＝Ｉ（ｎ．ｗｏｒｓｔ）、かつ（Ｉ（ｎ．
ｔｙｐｉｃａｌ＋１）＋Ｉ（ｎ．ｔｙｐｉｃａｌ−
１））／２＝Ｉ（ｎ．ｔｙｐｉｃａｌ）となるように、
ｎＭＯＳトランジスタとｐＭＯＳトランジスタのオン電
流を設定する。オン電流の設定は、ＭＯＳトランジスタ
のチャネル幅、チャネル長などを設定することで可能で
ある。

【００３１】このように設定すれば、トランジスタの特
性変動によらず、遅延回路の入出力遅延時間がある所望
の遅延時間のとき、オンさせるトランジスタを順に変え
たときの、入出力遅延時間の変化量が一定になる。

【００３２】Ｎの値が２１のときの、入出力遅延時間の
変化の様子を図１２を示す。すなわち、Ｎ個のｐＭＯＳ
トランジスタ１０９とＮ個のｎＭＯＳトランジスタ１０
８の、オン状態となっているトランジスタの番号を変化
させた（すなわち、ｎを変化させる）ときの入出力遅延
時間の値を示す。

【００３３】図１２は、遅延回路の入出力遅延時間があ
る所望の遅延時間のときのゲインが、トランジスタの特
性変動に関わりなく一定となるように、前記Ｎ個のｐＭ
ＯＳトランジスタと前記Ｎ個のｎＭＯＳトランジスタの
オン電流Ｉ（ｎ）を設定したとき、最悪条件、標準条
件、最良条件で入出力遅延時間がどのように変化するか
を示している。なお、図１２では最悪、標準、最良条件
の３本の線しか記載していないが、実際はその中間の条
件があるので、図１２は実際は線でなく面になる。しか
しこの図では代表して最悪、標準、最良の３本を書いて
ある。

【００３４】入出力遅延時間が、ある所望の遅延時間に
おいて、最悪条件では、Ｎの値ｎ．ｗｏｒｓｔは、１８
であり、標準条件では、ｎの値ｎ．ｔｙｐｉｃａｌは、
１３であり、最良条件では、ｎの値ｎ．ｂｅｓｔは、６
である。また、それぞれの条件で、ｎの値を増減したと
ころの入出力遅延時間の変化の割合、すなわちゲイン
は、ほぼ同じとなる。これは、オン状態のトランジスタ
の番号Ｎを増加するにしたがって、入出力遅延時間の変
化の割合が小さくなるように、すなわち、ＭＯＳトラン
ジスタのオン電流の変化割合が小さくなるように、２１
個のｐＭＯＳトランジスタ１０９と２１個のｎＭＯＳト
ランジスタ１０８のオン電流を決定したからである。こ
こで遅延時間とオン電流の関係について説明する。遅延
時間とオン電流とは反比例の関係にあるので、電流の関
係式はすなわち遅延時間の関係式になる。トランジスタ
のオン電流Ｉは一般にＩ＝ｂＷ／Ｌ（ＶＤＤ−ＶＴ）ａ
（ａ，ｂは定数，Ｗはチャネル幅、Ｌはチャネル長）で
あり、ＶＤＤとＶＴは設計値としては通常一定にするの
で、遅延時間はＩの逆数１／Ｉに比例しＬ／Ｗをパラメ
ータとして記述することができる。

【００３５】図１２のときのＭＯＳトランジスタＷ，Ｌ
を示す。以下、Ｌ／Ｗの関係である。ここではＬは全て
０．３５μｍである。電源電圧ＶＤＤは３．３Ｖを設
定，酸化膜厚は設計値で８０オングストローム、しきい
電圧ＶＴはｎＭＯＳで同０．６Ｖ，ｐＭＯＳで同−０．
６Ｖ、オン電流はチャネル幅の設計値Ｗ＝１０μｍのと
きｎＭＯＳで４ｍＡ，ｐＭＯＳで−２ｍＡである。以下、図１２の横軸番号（トランジスタ番号）とそのと
きＯＮになっているトランジスタのチャネル幅Ｗ［μ
ｍ］を示す。図１２の横軸番号ｐＭＯＳＷ［μｍ］ｎＭＯＳＷ［μｍ］１４．０２．０２４．２２．１３４．６２．３４４．８２．４５５．０２．５６５．２２．６７５．４２．７８５．６２．８９６．０３．０１０６．２３．１１１６．８３．４１２７．２３．６１３７．６３．８１４８．４４．２１５９．２４．６１６１０．０５．０１７１１．６５．８１８１３．６６．８１９１８．０９．０２０２３．４１１．７２１３２．０１６．０つぎに、本発明の第２の実施の形態について図３を参照
して詳細に説明する。

【００３６】図３では図１と異なり、遅延時間を制御す
るＭＯＳトランジスタ１４１が遅延回路１０１の後段に
ついている。ＭＯＳ１４１と容量でＲＣ回路を構成し、
ＭＯＳのゲート電圧を制御してＭＯＳ１４１の抵抗Ｒを
変えている。

【００３７】回路構成は、まず、入力信号１０２と出力
信号１０３と第１の電源端子１０６と第２の電源端子１
０７を持つ遅延回路１０１があり、容量素子１４２の第
１の端子が第２の電源端子１０７に接続されている。遅
延回路１０１の出力端子１０３と容量素子１４１の第２
の端子の間に、ソース端子とドレイン端子が接続された
Ｎ個のｎＭＯＳトランジスタ１４１が接続される。ｎＭ
ＯＳ１４１のＬ／Ｗ等の条件を図１の実施の形態とあま
り変えないとすれば、容量値は１００ｆＦ〜５００ｆＦ
程度が適正な値である。

【００３８】図３に示す遅延時間可変装置１６２で、い
ま、Ｎ個のｎＭＯＳトランジスタ１４１のうち、オン状
態となっているｎＭＯＳトランジスタのオン電流の合計
をＩとすると、遅延回路１０１の入出力時間は、１／Ｉ
に比例する。

【００３９】本発明の第１の実施の形態と同様に、Ｎ個
のｎＭＯＳトランジスタ１４１のオン電流を設定するこ
とで、トランジスタの特性変動によらず、前記遅延回路
の入出力遅延時間がある所望の遅延時間のときの入出力
遅延時間の変化量が一定となる。

【００４０】つぎに、本発明の第３の実施の形態につい
て図４を参照して説明する。図４は図１で示した遅延時
間可変装置１６１を直線状にＭ個縦続接続したものであ
る。こうすると図１の装置と同様の効果が得られ、しか
も、図１に比べて入出力遅延時間の制御範囲がＭ倍に広
げられる。

【００４１】つぎに、本発明の第４の実施の形態につい
て図５を参照して説明する。図３で示した遅延時間可変
装置１６２を直線状にＭ個縦続接続したものである。こ
うすると図３の装置と同様の効果が得られ、かつ、図３
に比べて入出力遅延時間の制御範囲がＭ倍に広げられ
る。

【００４２】つぎに、本発明の第５の実施の形態につい
て図６参照して説明する。図４の遅延時間可変装置１６
１の入力信号１０２にセレクタ１６３の出力端子が接続
され、Ｍ個の遅延時間可変装置１６１の出力端子１０３
が、セレクタ１６３の第１の入力端子に接続される。セ
レクタ制御装置１６６は、セレクタ１６３の第２の入力
端子１６４から入力された信号が、Ｋ回だけセレクタ１
６３とＭ個の遅延時間可変装置１６１を通るように、セ
レクト信号１６５を制御する。

【００４３】図７にセレクタ制御装置１６６の例を示
す。また、図８にＫが６の場合の、タイミングを示す。
図６，７，８を参照すると、セレクタ制御装置１６６は
信号線１６４の信号の立ち上がりエッジでゼロにリセッ
トする。また、信号線１０２の信号の立ち下がりの数を
計数する。さらに、計数値が０からＫ／２−１では、信
号線１６５をアクティブ状態にする。それ以外の計数値
では、信号線１６５を非アクティブ状態にする。ここ
で、信号線がアクティブ状態では、その信号線を接続し
た装置あるいは回路が、その信号により動作を開始した
り、その信号により動作を変化させる。図５のセレクタ
１６３は、信号線１６５がアクティブ状態であれば、１
０３と１０２を接続し、非アクティブ状態では、１６４
と１０２を接続する。

【００４４】図８に示すように、信号線１６４から入力
された信号は、セレクタ１６３とＭ個の遅延時間可変装
置１６１をＫ回だけ通ることになる。図８で、１０２か
ら１０３へ伸びる矢印は、遅延時間可変装置の間を信号
が通る時間を、１０３から１０２へ伸びる矢印は、セレ
クタを信号が通る時間を示す。１０２から１０３へ伸び
る矢印が６本あるのでＫ＝６である。いま、信号線１６
４に周波数ｆの信号を入力し、カウンタの計数値がＫ／
２で信号線１０３の信号が立ち上がる時刻と信号線１６
４の信号が立ち上がる時刻が一致するように、位相同期
ループ技術を用いて、遅延時間可変装置１６１の遅延時
間制御端子１１１から１１４と１２１から１２４を制御
してやれば、信号線１０３には、ｆ×Ｋ／２だけ逓倍さ
れた周波数の信号が得られる。

【００４５】また、カウンタの計数値がＫ／２で信号線
１０３の信号が立ち上がる時刻を制御する、遅延時間制
御端子１１１から１１４と１２１から１２４の制御範囲
をＷとした場合、Ｗ×Ｍ×Ｋだけ制御範囲が広がる。

【００４６】つぎに、本発明の第６の実施の形態につい
て図９を参照して説明する。図５で示した遅延時間可変
装置１６２の入力信号１０２にセレクタ１６３の出力端
子が接続され、Ｍ個の遅延時間可変装置１６２の出力端
子１０３が、セレクタ１６３の第１の入力端子に接続さ
れる。セレクタ制御装置１６６は、セレクタ１６３の第
２の入力端子１６４から入力された信号が、Ｋ回だけセ
レクタ１６３とＭ個の遅延時間可変装置１６２を通るよ
うに、セレクト信号１６５を制御する。動作のタイミン
グおよび効果は第５の実施の形態と同様である。

【００４７】つぎに、本発明の第７の実施の形態につい
て図１０を参照して詳細に説明する。図４の遅延時間可
変装置１６１の入力信号１０２にセレクタ１６３の出力
端子が接続され、Ｍ個の遅延時間可変装置１６１の出力
端子１０３が、セレクタ１６３の第１の入力端子に接続
される。セレクタ制御装置１６６は、セレクタ１６３の
第２の入力端子１６４から入力された信号が、Ｋ回だけ
セレクタ１６３とＭ個の遅延時間可変装置１６１を通る
ように、セレクト信号１６５を制御する。遅延時間制御
装置１６７は、Ｍ個の遅延時間可変装置１６１の遅延時
間制御端子を、セレクタ制御装置１６６の内部状態にし
たがって制御する。

【００４８】本実施の形態は、本発明の第５の実施の形
態に遅延時間制御装置１６７を付加した形となってい
る。遅延時間制御装置１６７は、セレクタ制御装置１６
６の内部状態、たとえば、図７の例では、カウンタ計数
値の値によりＭ個の遅延時間可変装置の遅延時間制御端
子を独立に制御する。したがって、１つの遅延時間可変
装置１６１の遅延時間制御端子の組み合わせをＰ通りと
した場合、Ｐ×Ｍ×Ｋ／２だけ組み合わせの数が増加す
る。すなわち、セレクタ制御装置１６６の内部状態を参
照して、Ｍ個の遅延時間可変装置の遅延時間制御端子を
独立に制御する場合、セレクタ制御装置１６６の内部状
態に依存せずに、Ｍ個の遅延時間可変装置の遅延時間制
御端子を独立に制御する場合にくらべてＫ／２倍だけ制
御性が向上する。言い換えれば、ある組み合わせからあ
る組み合わせに、遅延時間制御端子の組み合わせを変更
したとき、遅延時間の変化時間を１／（Ｋ／２）に小さ
くすることができ、より細かい遅延時間の制御が可能に
なる。

【００４９】つぎに、本発明の第８の実施の形態につい
て図面を参照して詳細に説明する。図１１を参照する
と、本発明の遅延時間可変装置は、図５の遅延時間可変
装置１６２の入力信号１０２にセレクタ１６３の出力端
子が接続され、Ｍ個の遅延時間可変装置１６２の出力端
子１０３が、セレクタ１６３の第１の入力端子に接続さ
れ、セレクタ１６３の第２の入力端子１６４から入力さ
れた信号が、Ｋ回だけセレクタ１６３と前記のＭ個の遅
延時間可変装置１６２を通るように、セレクタ１６３の
セレクト信号１６５を制御するセレクタ制御装置１６６
と、Ｍ個の遅延時間可変装置１６２の遅延時間制御端子
を、セレクタ制御装置１６６の内部状態にしたがって制
御する遅延時間制御装置１６７から構成される。動作の
タイミングおよび効果は本発明の第７の実施の形態と同
じである。

【００５０】遅延時間可変装置１６１の制御信号は、す
べて、遅延時間制御装置１６７から得ている。１６７
は、カウンタ計数値の値を１６９から知ることができる
ので、その値によって、遅延時間可変装置１６１の制御
信号を変える事ができる。

【００５１】カウンタ計数値の値によって遅延時間可変
装置１６１の制御信号を制御しないとする。たとえば、
Ｋ＝６、遅延時間可変装置１６１の数を３とし、簡単に
するためすべての遅延時間可変装置１６１の制御信号の
状態を同じ７とし（実際には独立に制御する）とする。
この“７”は図１２で説明した７である。装置１６１の
遅延時間は、制御信号の番号と同じとする。

【００５２】このとき、カウンタ計数値の値によらず
に、装置１６１の制御信号を制御すると、装置１６１の
制御信号を７とすると、遅延時間は、７＊３＊６＝１２
６となる。装置１６１の制御信号をその前後の６あるい
は８とすると、遅延時間は、６＊３＊６＝１０８あるい
は、８＊３＊６＝１４４となる。すなわち、装置１６１
の制御信号の前後で、遅延時間が、１０８から１４４ま
で変化してしまう。

【００５３】これに対し、本実施の形態では、カウンタ
計数値の値によって、遅延時間可変装置１６１の制御信
号を制御するので、装置１６１の制御信号を７とする
と、遅延時間は、７＊３＊６＝１２６となる。装置１６
１の制御信号を、カウンタ計数値の値が１の時に、その
前後の６あるいは８とすると、遅延時間は、７＊３＊５
＋６＊３＊１＝１２３あるいは、７＊３＊５＋８＊３＊
１＝１２９となる。つまり遅延時間可変装置１６１の制
御信号の前後で、遅延時間が、１２３から１２９までし
か変化しない。

【００５４】

【発明の効果】第１の効果は、遅延時間可変装置の入出
力遅延時間が遅延時間制御信号にのる雑音により影響を
受けなくなる。したがって、より精度の高い遅延時間を
得ることができる。また、装置の信頼性が向上する。そ
の理由は、遅延時間可変装置の遅延時間制御信号をディ
ジタル信号で構成しているからである。

【００５５】第２の効果は、遅延時間可変装置の製造工
程のばらつきや動作温度の変化によらず、遅延時間可変
装置のゲインが一定である。したがって装置の信頼性と
歩留まりと保守性が向上する。その理由は、遅延時間可
変装置の入出力遅延時間を、ＭＯＳトランジスタのオン
電流で制御し、前記遅延時間制御信号に接続される、Ｍ
ＯＳトランジスタの、オン状態とオフ状態を個別に逐次
変化させたとき、トランジスタ特性変動によらず、遅延
時間可変装置の入力信号と出力信号がある所望の遅延時
間のときの、その変化量が一定になるように、ＭＯＳト
ランジスタのオン電流を設定しているからである。

【００５６】第３の効果は、遅延時間制御信号を変化さ
せたときの、遅延時間可変装置の入出力遅延時間の変化
の割合を小さくすることができる。したがって、より精
度の高い遅延時間を得ることができる。

【００５７】また、少ない数の遅延回路で、入出力遅延
時間の最小値から最大値までの幅を広げることができ
る。

【００５８】また、もし位相同期ループ技術を用いて、
遅延時間可変装置の入力信号と出力信号の位相をあわせ
ば、セレクタの出力から、遅延時間可変装置の入力信号
の周波数に対してＫ／２倍に逓倍した周波数の信号を得
ることができる。

【００５９】また、同じ遅延回路をＫ回通ることから、
Ｋ個の遅延回路を用いるより、遅延時間制御信号の数
が、１／Ｋになる。したがって、省面積化が図れる。そ
の理由は、前記遅延時間可変装置の入出力遅延時間を制
御するＭＯＳトランジスタを複数のＭＯＳトランジスタ
の並列接続で構成しているからである。また、セレクタ
を用いて、遅延時間可変装置の入力から出力までの信号
経路に同じ遅延回路を１回以上（Ｋ回）経由するよう構
成するからでもある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を表す図である。

【図２】本発明の遅延回路の実施の形態の例を表す図で
ある。

【図３】本発明の第２の実施の形態を表す図である。

【図４】本発明の第３の実施の形態を表す図である。

【図５】本発明の第４の実施の形態を表す図である。

【図６】本発明の第５の実施の形態を表す図である。

【図７】本発明のセレクタ制御装置の実施の形態の例を
表す図である。

【図８】本発明の第５の実施の形態のタイミングを表す
図である。

【図９】本発明の第６の実施の形態を表す図である。

【図１０】本発明の第７の実施の形態を表す図である。

【図１１】本発明の第８の実施の形態を表す図である。

【図１２】本発明の効果を表す図である。

【図１３】本発明の第１の従来の実施の形態を表す図で
ある。

【図１４】本発明の第２の従来の実施の形態を表す図で
ある。

【符号の説明】

１０１遅延回路１０２遅延回路の入力信号線１０３遅延回路の出力信号線１０４第３の電源端子１０５第４の電源端子１０６第１の電源端子１０７第２の電源端子１０８，１５２ｐＭＯＳトランジスタ１０９，１４１，１５１ｎＭＯＳトランジスタ１１１，１１２，１１３，１１４，１２１，１２２，１
２３，１２４，１３１，１３２，１３３，１３４遅延
時間制御信号線１４２容量素子１６１，１６２遅延時間可変装置１６３セレクタ１６６セレクタ制御装置１６７遅延時間制御装置１６８カウンタ

Claims

【特許請求の範囲】

【請求項１】第３の電源端子と第４の電源端子と入力端
子と出力端子を持つ遅延回路と、前記遅延回路の第３の
電源端子にドレイン端子が接続され、第１の電源にソー
ス端子が接続され、ゲートに遅延時間制御信号が入力さ
れる複数のｐＭＯＳトランジスタと、前記遅延回路の第
４の電源端子にドレイン端子が接続され、第２の電源に
ソース端子が接続され、ゲートに遅延時間制御信号が入
力される複数のｎＭＯＳトランジスタを備えた遅延時間
可変装置であって、トランジスタの特性によって決ま
る、前記遅延回路の入出力遅延時間がある所望の値のと
き、前記ｐＭＯＳトランジスタと前記ｎＭＯＳトランジ
スタを、ある瞬間にオンしているトランジスタは常にｐ
ＭＯＳ、ｎＭＯＳそれぞれ１個という条件で順にオンさ
せていったとき前記遅延時間の変化量が一定になるよう
に、前記ｐＭＯＳトランジスタと前記ｎＭＯＳトランジ
スタのオン電流を設定することを特徴とする遅延時間可
変装置。
【請求項２】第１の電源端子と第２の電源端子と入力端
子と出力端子を持つ遅延回路と、前記第１あるいは第２
の電源端子に第１の端子が接続された容量素子と、前記
遅延回路の出力端子と前記容量素子の第２の端子の間
に、ソース端子とドレイン端子が接続され、ゲートに遅
延時間制御信号が入力される複数のＭＯＳトランジスタ
を備えた遅延時間可変装置であって、トランジスタの特
性によって決まる、前記遅延回路の入出力遅延時間があ
る所望の値のとき、前記ＭＯＳトランジスタを、ある瞬
間にオンしているトランジスタは常に１個という条件で
順にオンさせていったとき前記遅延時間の変化量が一定
になるように、前記複数のＭＯＳトランジスタのオン電
流と前記容量素子の容量値を設定することを特徴とする
遅延時間可変装置。
【請求項３】請求項１に記載の遅延時間可変装置を複数
個縦続接続し、トランジスタの特性によって決まる、前
記遅延回路の入出力遅延時間がある所望の値のとき、前
記ｐＭＯＳトランジスタと前記ｎＭＯＳトランジスタ
を、ある瞬間にオンしているトランジスタは常にｐＭＯ
Ｓ、ｎＭＯＳそれぞれ１個という条件で順にオンさせて
いったとき前記遅延時間の変化量が一定になるように、
前記ｐＭＯＳトランジスタと前記ｎＭＯＳトランジスタ
のオン電流を設定することを特徴とする遅延時間可変装
置。
【請求項４】請求項２に記載の遅延時間可変装置を複数
個縦続接続し、トランジスタの特性によって決まる、前
記遅延回路の入出力遅延時間がある所望の値のとき、前
記ＭＯＳトランジスタを、ある瞬間にオンしているトラ
ンジスタは常に１個という条件で順にオンさせていった
とき前記遅延時間の変化量が一定になるように、前記Ｍ
ＯＳトランジスタのオン電流を設定することを特徴とす
る遅延時間可変装置。
【請求項５】請求項３または４の遅延時間可変装置と、
セレクタを備え、前記遅延時間可変装置の入力端子が、
前記セレクタの出力端子に接続され、前記遅延時間可変
装置の出力端子が、前記セレクタの第１の入力端子に接
続され、前記セレクタの第２の入力端子から入力された
信号が、Ｋ回だけ前記セレクタと前記遅延時間可変装置
を通るように、前記セレクタのセレクト信号を制御する
セレクタ制御装置を備えることを特徴とする遅延時間可
変装置。
【請求項６】前記入力信号が前記セレクタと前記遅延時
間可変装置をＫ回通るとき、それぞれの状態で、前記遅
延時間可変装置の遅延時間制御端子を制御する遅延時間
制御装置を備えることを特徴とする請求項５に記載の遅
延時間可変装置。
【請求項７】前記遅延時間制御信号はディジタル信号で
ある請求項１、２、３、４、５または６に記載の遅延時
間可変装置。