JPH10206508A - 半導体集積回路装置及びそのテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 回路活性化率の高いテスト回路を有する半導
体集積回路装置の回路規模をコンパクトにする。 【解決手段】 動作テスト時には、カウンタ回路１０を
第１カウンタ回路１０ａと第２カウンタ回路１０ｂと
に、テスト回路２０で分割する。これらの第１及び第２
カウンタ回路１０ａ、１０ｂのそれぞれに、入力カウン
トクロックＣＫを並列に入力する。そして、第１カウン
タ回路１０ａの出力信号Ａと第２カウンタ回路１０ｂの
出力信号Ｂとを比較し、両信号が一致しているか否かに
より、カウンタ回路１０が正常に動作しているか否かを
判断する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置及びそのテスト方法に関し、特にカウンタ回路と、そ
のテスト回路とを備えた半導体集積回路装置及びそのテ
スト方法に関する。

【０００２】

【従来の技術】図１２は、従来の半導体集積回路装置の
回路図を示す図である。この半導体集積回路装置は、カ
ウンタ回路３０を有している。このカウンタ回路３０
は、（ｎ＋３）段のフリップフロップにより構成されて
いる。これらのフリップフロップのうち、（ｎ＋１）段
目のフリップフロップと、（ｎ＋２）段目のフリップフ
ロップとの間には、３つのインバータ４０ａ乃至４０ｃ
を有するテスト回路４０が設けられている。これらのイ
ンバータのうちのインバータ４０ａ、４０ｃは制御信号
ＴＥＳＴ、バーＴＥＳＴによって状態切替可能、つま
り、オン、オフ可能なインバータで、残りのインバータ
４０ｂは通常のインバータである。すなわち、このテス
ト回路４０は、この半導体集積回路装置を、制御信号Ｔ
ＥＳＴ、バーＴＥＳＴによって、インバータ４０ａ、４
０ｃのオン、オフを切り替えて、通常動作モードと動作
テストモードの２つのモードを切り替える機能を備えて
いる。

【０００３】次に、この図１２に示す半導体集積回路装
置の動作を説明する。

【０００４】制御信号がバーＴＥＳＴである通常動作時
には、インバータ４０ａがオン、インバータ４０ｃがオ
フする。これにより、テスト回路４０のインバータ４０
ａ、４０ｂを介して、カウンタ回路３０の（ｎ＋１）段
目のフリップフロップと（ｎ＋２）段目のフリップフロ
ップが実質的に直結される。このため、カウンタ回路３
０には、図中左側の１段目のフリップフロップから、入
力カウントクロックＣＫが入力されて、図中右側の（ｎ
＋３）段目のフリップフロップから信号が出力される。
つまり、この半導体集積回路装置は、全体として（ｎ＋
３）段のフリップフロップを有するカウンタ回路として
機能する。

【０００５】一方、制御信号がＴＥＳＴである動作テス
ト時には、インバータ４０ａがオフし、インバータ４０
ｃがオンする。これにより、入力カウントクロック信号
ＣＫが、テスト回路４０のインバータ４０ｃ、４０ｂを
介して、カウンタ回路３０の途中である（ｎ＋２）段目
のフリップフロップに直接的に入力される。すなわち、
後半の第２カウンタ回路３０ｂにのみ入力カウントクロ
ックＣＫが入力され、前半の第１カウンタ回路３０ａに
は入力カウントクロックＣＫが入力されない。そして、
この第２カウンタ回路３０ｂの（ｎ＋３）段目のフリッ
プフロップから信号が出力され、この出力された信号は
出力側において図示しない各種の回路に取り込まれる。
これらの各種の回路のうちの検出回路で、カウンタ回路
３０から所定の信号が出力されているか否かを判断する
ことにより、このカウンタ回路３０の動作が正常である
か否かを判断する。

【０００６】以上のように、図１２に示す半導体集積回
路装置では、カウンタ回路３０の動作テストをこのよう
に行うことにより、動作テストに要する時間の短縮を図
っている。

【０００７】図１３は、特開昭６３−１８６１６７号公
報に示されている半導体集積回路装置の回路図を示す図
である。この半導体集積回路装置は、カウンタ回路３２
を有している。このカウンタ回路３２は、８段のフリッ
プフロップにより構成されている。すなわち、このカウ
ンタ回路３２は、前半の４段のフリップフロップからな
る第１カウンタ回路３２ａと、後半の４段のフリップフ
ロップからなる第２カウンタ回路３２ｂとで構成されて
いる。この第１及び第２カウンタ回路３２ａ、３２ｂ
は、カウンタ回路３２をテスト回路４２の分割回路４２
ｂで分割したものである。このテスト回路４２は、この
半導体集積回路装置を、通常動作モードと動作テストモ
ードの２つのモードのいずれかに切り替える機能を備え
ている。

【０００８】次に、この図１３に示す半導体集積回路装
置の動作を説明する。通常動作時には、前半の第１カウ
ンタ回路３２ａと、後半の第２カウンタ回路３２ｂと
が、分割回路４２ｂを介して接続される。このため、入
力カウントクロックＣＫを前半の第１カウンタ回路３２
ａから入力し、後半の第２カウンタ回路３２ｂから信号
を出力する。つまり、この半導体集積回路装置は、全体
として８段のフリップフロップを有するカウンタ回路３
２として機能する。

【０００９】一方、動作テスト時には、カウンタ回路３
２を、前半の第１カウンタ回路３２ａと、後半の第２カ
ウンタ回路３２ｂとに切り離し、分割する。そして、こ
れら第１及び第２カウンタ回路３２ａ、３２ｂのそれぞ
れに同時に入力カウントクロックＣＫを入力する。この
第１及び第２カウンタ回路３２ａ、３２ｂの各フリップ
フロップの出力を、各クロック毎に、比較回路４２ａで
正しい真理値と比較する。この正しい真理値は、図中左
上のＣＤ１乃至ＣＤ４から入力される。そして、全部の
フリップフロップの出力がこの正しい真理値と一致して
いるか否かにより、このカウンタ回路３２が正常に動作
しているか否かを判断する。

【００１０】以上のように、図１３に示す半導体集積回
路装置では、カウンタ回路３２の動作テストをこのよう
に行うことより、動作テストに要する時間の短縮を図っ
ている。

【００１１】

【発明が解決しようとする課題】図１２の半導体集積回
路装置は、動作テスト時に、カウンタ回路３０のすべて
のフリップフロップを動作させているものではない。す
なわち、後半の第２カウンタ回路３０ｂを構成するフリ
ップフロップは動作させているが、前半の第１カウンタ
回路３０ａを構成するフリップフロップは動作させてい
ない。つまり、カウンタ回路３０自体の回路活性化率が
低い。このため、第１カウンタ回路３０ａを構成するフ
リップフロップのいずれかに故障があった場合には、そ
の故障を発見できない。

【００１２】一方、図１３の半導体集積回路装置では、
すべてのフリップフロップを動作させているので、回路
活性化率は高い。しかし、その動作テストのためには、
入力カウントクロックＣＫの各クロック毎に、比較回路
４２ａにおいて、各フリップフロップの出力と正しい真
理値とを比較しなければならない。このため、大規模な
比較回路４２ａが必要となり、半導体集積回路装置全体
の回路規模が大きくなるので、全体のコストアップを招
く。さらに、外部から正しい真理値を入力するための端
子ＣＤ１乃至ＣＤ４を設ける必要があり、端子製造のた
めの工程数の増加が避けられない。

【００１３】そこで、本発明は、カウンタ回路とそのテ
スト回路を備えた半導体集積回路装置において、動作テ
ストに要する時間の短縮を図りつつ、回路活性化率を高
くするとともに、回路規模のコンパクト化を図ることを
目的とする。

【００１４】

【課題を解決するための手段】本発明に係る半導体集積
回路装置は、直列的に接続された複数のフリップフロッ
プからなるカウンタ回路を備えた半導体集積回路装置に
おいて、動作テスト時には、このカウンタ回路を複数の
カウンタ回路ユニットに分割し、前記各カウンタ回路ユ
ニットのそれぞれに入力された入力カウントクロックを
カウントしたそれぞれの出力信号が一致しているか否か
を検出するようにしたことを特徴とするものである。

【００１５】より詳しくは、入力端子から入力されたク
ロックをカウントし、出力端子から出力する、複数のフ
リップフロップを直列的に接続したカウンタ回路を有す
る半導体集積回路装置において、動作テスト時には、こ
のカウンタ回路を、複数のフリップフロップからなる複
数のカウンタ回路ユニットに分割し、隣り合う２つのカ
ウンタ回路ユニットの間には、通常動作時には、これら
の２つの前記カウンタ回路ユニットを接続し、動作テス
ト時には、前記カウンタ回路ユニットを切り離し、後段
側の前記カウンタ回路ユニットに入力カウントクロック
を入力するセレクタ回路が接続されており、前記各カウ
ンタ回路ユニットの出力側は、前記各カウンタ回路ユニ
ットの出力信号が一致しているか否かを検出するための
一致回路に接続されている、ことを特徴とするものであ
る。

【００１６】また、通常動作時には、ｎ個のフリップフ
ロップからなるカウンタ回路と、動作テスト時には、前
記ｎ個のフリップフロップからなるカウンタ回路を、ａ
個のフリップフロップからなるｍ個のカウンタ回路ユニ
ットに分割する分割手段と、分割された前記ｍ個のカウ
ンタ回路ユニットのそれぞれに入力カウントクロックを
実質的に同時に入力するための入力手段と、前記ｍ個の
カウンタ回路ユニットのそれぞれの出力信号同士を比較
する比較手段とを備えたことを特徴とするものである。
但し、上記ｎ、ａ、ｍはｎ＝ａ×ｍ、ｍ＞２を満足する
正の整数である。

【００１７】

【発明の実施の形態】図２は第１実施形態に係る半導体
集積回路装置のブロック図、図１は図２の半導体集積回
路装置の回路の一例を示す図、図３は第１及び第２セレ
クタ回路の動作テストモード又は通常動作モードの各モ
ードにおける信号切替の状態を示す図表である。

【００１８】図２に基づいて第１実施形態の全体的な構
成を簡単に説明する。この第１実施形態の半導体集積回
路装置は、フリップフロップが全８段からなるカウンタ
回路１０と、このカウンタ回路１０の動作テストを行う
ためのテスト回路２０とから構成される。このカウンタ
回路１０は、前半４段のカウンタ回路ユニットである第
１カウンタ回路１０ａと、後半４段のカウンタ回路ユニ
ットである第２カウンタ回路１０ｂとの間に、第１セレ
クタ回路２２を有する。図中左側には入力カウントクロ
ックＣＫが入力される入力端子ＩＮが設けられている。
この入力端子ＩＮは第１カウンタ回路１０ａと第１セレ
クタ回路２２に接続されている。第１カウンタ回路１０
ａからの出力線はこの第１セレクタ回路２２と一致回路
２４に接続されている。この第１セレクタ回路２２は、
制御信号に応じて、２つの入力のうちのいずれかを選択
して出力する回路である。この第１セレクタ回路２２か
らの出力線は第２カウンタ回路１０ｂに接続されてい
る。この第２カウンタ回路１０ｂからの出力線は一致回
路２４と第２セレクタ回路２８に接続されている。この
一致回路２４からの出力線はＯＲ回路２６に接続されて
いる。このＯＲ回路２６には入力カウントクロックＣＫ
も入力されており、２つの信号のＯＲをとって出力信号
として出力する。このＯＲ回路２６からの出力線は、第
２セレクタ回路２８に接続されている。この第２セレク
タ回路２８は、第１セレクタ回路２２と同様に、制御信
号の入力に応じて、２つの入力のうちのいずれかを選択
して出力する回路である。この第２セレクタ回路２８か
らの出力線は、出力端子ＯＵＴに接続されている。

【００１９】次に図１に基づいて、半導体集積回路装置
の構成をより詳しく説明する。

【００２０】前記カウンタ回路１０には、図中左側に示
す入力端子ＩＮからの入力カウントクロックＣＫが入力
される。このカウンタ回路１０は、動作テスト時には、
前半の第１カウンタ回路１０ａと、この前半と同数のフ
リップフロップからなる後半の第２カウンタ回路１０ｂ
とに、テスト回路２０によって分割される。すなわち、
第１カウンタ回路１０ａは、１段目から４段目までの４
つのフリップフロップから構成され、第２カウンタ回路
１０ｂは、５段目から８段目までの４つのフリップフロ
ップから構成される。

【００２１】前述のように、カウンタ回路１０はテスト
回路２０によって分割されるが、この分割はより詳しく
は、テスト回路２０に設けられた第１セレクタ回路２２
によって行われる。この第１セレクタ回路２２はインバ
ータ２２ａ、２２ｂ、２２ｃから構成される。インバー
タ２２ａには、第１カウンタ回路１０ａからの出力線が
接続され、インバータ２２ｂには、接続点１で分岐され
た入力カウントクロックＣＫからの信号線が接続され
る。これらのインバータ２２ａ、２２ｂは第１セレクタ
回路２２のモード設定をするための素子である。すなわ
ち、動作テスト時にはインバータ２２ｂが選択され、イ
ンバータ２２ａからの出力信号は止められる。通常動作
時にはインバータ２２ａが選択され、インバータ２２ｂ
からの出力信号は止められる。これらインバータ２２
ａ、２２ｂの出力線は接続点３で結合され、インバータ
２２ｃに接続される。このインバータ２２ｃからの出力
線は後半のカウンタ回路ユニットである第２カウンタ回
路１０ｂに接続される。

【００２２】この第２カウンタ回路１０ｂは、前述のよ
うに、４段のフリップフロップから構成され、出力信号
Ｂが出力される。この第２カウンタ回路１０ｂの出力線
は一致回路２４に接続される。

【００２３】この一致回路２４は、本実施形態における
比較手段であり、排他的論理和素子２４ｃから構成され
る。この排他的論理和素子２４ｃには、接続点２から分
岐した出力線も接続されており、第１カウンタ回路１０
ａの出力信号Ａと第２カウンタ回路１０ｂの出力信号Ｂ
との排他的論理和である出力信号Ｃを出力するようにな
っている。排他的論理和素子２４ｃからの出力線はＯＲ
素子２６に接続されている。

【００２４】このＯＲ素子２６には入力カウントクロッ
クＣＫからの信号線も接続されており、この入力カウン
トクロックＣＫと出力信号ＣとのＯＲ信号を出力するよ
うになっている。このＯＲ素子２６の出力線は、第２セ
レクタ回路２８に接続されている。なお、ＯＲ素子２６
のかわりに、入力カウントクロックＣＫに応じた信号と
出力信号Ｃとが入力されてその論理をとる他の論理回路
を適宜用いることも可能である。

【００２５】この第２セレクタ回路２８は、インバータ
２８ａ、２８ｂ、２８ｃから構成されており、前述の第
１セレクタ回路２２と同一の構造である。すなわち、イ
ンバータ２８ａには、ＯＲ素子２６からの出力線が接続
されており、インバータ２２ｂには、接続点４から分岐
した第２カウンタ回路１０ｂからの出力線が接続されて
いる。これらのインバータ２８ａ、２８ｂは第２セレク
タ回路２８のモード設定をするための素子である。すな
わち、動作テスト時にはインバータ２８ａが選択され、
インバータ２８ｂからの出力信号は止められる。通常動
作時にはインバータ２８ｂが選択され、インバータ２８
ａからの出力信号は止められる。これらインバータ２８
ａ、２８ｂの出力線は接続点５で結合され、インバータ
２８ｃに接続される。このインバータ２８ｃからは出力
信号Ｄが出力され、その出力線は図示しない各種の回路
に接続される。

【００２６】図６は、上述のフリップフロップの１段だ
け取り出して示す図である。この図６からわかるよう
に、このフリップフロップはＤ型フリップフロップ１１
から構成されている。このＤ型フリップフロップ１１の
端子Ｃには、入力カウントクロックＣＫ又は前段のフリ
ップフロップからの出力信号が入力されるようになって
いる。端子Ｄには、端子バーＱからの信号が入力される
ようになっている。端子Ｑからの信号は、カウンタ回路
１０ａ、１０ｂの出力信号として出力されるか、又は、
次段のＤ型フリップフロップ１１の端子Ｃに入力される
ようになっている。

【００２７】図７は、このＤ型フリップフロップ１１の
具体的な回路構成の一例を示す図である。この図７から
わかるように、Ｄ型フリップフロップ１１は、インバー
タ１１ａ乃至１１ｅとＮＯＲ回路１１ｆ、１１ｇとを備
えて構成されている。これらのインバータ１１ａ乃至１
１ｅのうち、インバータ１１ｂ、１１ｃとインバータ１
１ａ、１１ｄは、このＤ型フリップフロップ１１の端子
Ｃへの入力信号に応じて、いずれか一方のみが信号を伝
達するようになっている。すなわち、インバータ１１
ｂ、１１ｃが信号を伝達するときは、インバータ１１
ａ、１１ｄの信号の伝達は止められる。一方、インバー
タ１１ａ、１１ｄが信号を伝達するときは、インバータ
１１ｂ、１１ｃの信号の伝達は止められる。このような
信号の制御が入力信号に応じて交互になされるのであ
る。これにより、図７に示す回路は、Ｄ型フリップフロ
ップ回路として機能する。

【００２８】（通常動作）次に、以上の半導体集積回路
装置の動作を説明する。まず、図１及び図３に基づい
て、通常動作時における動作を説明する。

【００２９】特に図１からわかるように、カウンタ回路
１０の第１カウンタ回路１０ａに、入力カウントクロッ
クＣＫが入力される。すると、第１カウンタ回路１０ａ
は、上述のように４段のフリップフロップで構成されて
いるため、入力カウントクロックＣＫが１６カウントす
ると、出力信号ＡのレベルＨとレベルＬが入れ替わる。

【００３０】このとき、図３からわかるように、モード
設定は通常動作であるゆえ、第１セレクタ回路２２は、
出力信号Ａを選択する状態にある。すると、図１からわ
かるように、この出力信号Ａは、２つのインバータ２２
ａ、２２ｂを通過するので、２度反転して元通りの信号
となり、第２カウンタ回路１０ｂに入力される。

【００３１】この第２カウンタ回路１０ｂは、上述のよ
うに４段のフリップフロップで構成されているため、出
力信号Ａが１６カウントすると、出力信号ＢのレベルＨ
とレベルＬが入れ替わる。

【００３２】このとき、図３からわかるように、モード
設定は通常動作であるゆえ、第２セレクタ回路２８は出
力信号Ｂを選択する状態にある。このため、図１からわ
かるように、出力信号Ｂは接続点４から分岐した出力線
を経由して、インバータ２８ｂ、接続点５、インバータ
２８ｃを通過する。このようにインバータ２８ｂ、２８
ｃの２つのインバータを通過するので、出力信号Ｂは２
度反転して元通りの信号となる。そして、出力信号Ｄと
して、この半導体集積回路装置から出力される。

【００３３】このように、この半導体集積回路装置は、
通常動作時には全部で８段のフリップフロップからなる
カウンタ回路１０として機能する。

【００３４】（動作テスト：正常動作）次に、図１、図
３及び図４に基づいて、この半導体集積回路装置が動作
テスト時に正常に動作した場合を説明する。

【００３５】まず、図１からわかるように、カウンタ回
路１０の第１カウント回路１０ａに、入力カウントクロ
ックＣＫが入力される。図４からわかるように、この第
１カウント回路１０ａは上述のように４段のフリップフ
ロップから構成されているので、入力カウントクロック
ＣＫが１６カウントすると、出力信号ＡのレベルＨとレ
ベルＬが入れ替わる。

【００３６】このとき、図３からわかるように、モード
設定は動作テストであるゆえ、第１セレクタ回路２２
は、入力カウントクロックＣＫを選択する状態にある。
このため、図１からわかるように、第２カウンタ回路１
０ｂにも、接続点１、インバータ２２ｂ、接続点３、イ
ンバータ２２ｃを経由して、直接、入力カウントクロッ
クＣＫが入力される。これにより、図４からわかるよう
に、第２カウント回路１０ｂの５段目のフリップフロッ
プは、この入力カウントクロックＣＫにより直接駆動さ
れる。すなわち、第１カウンタ回路１０ａの１段目のフ
リップフロップと同じ動作をする。これと同様に、第２
カウンタ回路１０ｂの６段目、７段目、８段目のフリッ
プフロップは、それぞれ、第１カウント回路１０ａの２
段目、３段目、４段目のフリップフロップと同じ動作を
する。

【００３７】したがって、第１カウンタ回路１０ａの出
力信号Ａと、第２カウンタ回路の出力信号Ｂは、それぞ
れのカウンタ回路が正しく動作している限り一致する。
この２つの出力信号Ａ、Ｂを一致回路２４で比較をす
る。この一致回路２４は上述のように排他的論理和素子
から構成されているので、図４からわかるように、２つ
の出力信号Ａ、Ｂが一致している場合は、この一致回路
２４からの出力信号ＣはレベルＬを維持する。

【００３８】この出力信号Ｃを取り込んだＯＲ素子２６
では、出力信号ＣがレベルＬを維持している限りは、入
力カウントクロックＣＫのカウント信号がそのまま第２
セレクタ回路２８に出力される。

【００３９】このとき、図３からわかるように、この第
２セレクタ回路２８のモード設定は、動作テスト時であ
るゆえ、第２セレクタ回路２８は、ＯＲ素子２６からの
出力を選択する状態にある。このため図１からわかるよ
うに、ＯＲ素子２６から出力されたカウント信号はイン
バータ２８ａ、接続点５、インバータ２８ｃを経由して
出力信号Ｄとして出力される。このように２つのインバ
ータ２８ａ、２８ｃを通過することから、ＯＲ素子２６
からのカウント信号は２度反転して、元通りの信号で出
力される。このため、図４からもわかるように、出力信
号Ｄは入力カウントクロックＣＫと同一周期の信号とな
る。

【００４０】この半導体集積回路装置からの出力信号Ｄ
は、図示しない各種の回路へ入力される。そして、その
回路を介して出力信号Ｄを外部端子からそのまま出力す
るか、又は、この出力信号Ｄを他のシフトレジスタ回路
に入力して、このシフトレジスタ回路からの出力信号を
外部端子から出力する。この外部端子からの出力信号
が、期待通りの波形であるか否かにより、正常にこの半
導体集積回路装置が動作したか否かの判断を行う。

【００４１】（動作テスト：非正常動作）次に、図１、
図３及び図５に基づいて、この半導体集積回路装置が動
作テスト時に正常に動作しなかった場合を説明する。な
お、一例として、第２カウンタ回路１０ｂにある６段目
のフリップフロップに不具合がある場合を説明する。

【００４２】図１からわかるように、第１カウンタ回路
１０ａに入力カウントクロックＣＫが入力される。この
第１カウンタ回路１０ａは上述のように、入力カウント
クロックＣＫが１６カウントすると、出力信号Ａのレベ
ルＨとレベルＬが入れ替わる。

【００４３】一方、上述のように、第１セレクタ回路の
モード設定は動作テストであるゆえ、第１セレクタ回路
２２は入力カウントクロックＣＫを選択する状態になっ
ている。このため、第２カウンタ回路１０ｂにも直接入
力カウントクロックＣＫが入力される。このとき、上述
のように、第２カウンタ回路の６段目のフリップフロッ
プに不具合が生じている。したがって、図５からわかる
ように、第２カウンタ回路１０ｂの出力信号Ｂは、入力
カウントクロックＣＫが８カウントすると、出力信号Ｂ
のレベルＨとレベルＬが入れ替わる。

【００４４】図１からわかるように、これらの出力信号
Ａ、Ｂは一致回路２４に取り込まれる。そして、図５か
らわかるように、時刻ｔ１から時刻ｔ３の間、出力信号
Ａと出力信号Ｂとが不一致となるので、一致回路２４の
出力信号ＣのレベルＬが維持できなくなり、レベルＨと
なる。すると、図１に示すＯＲ素子２６の出力信号は、
時刻ｔ１から時刻ｔ３の間はレベルＨとなる。図１から
わかるように、このＯＲ素子２６の出力信号は、第２セ
レクタ回路２８に入力される。このとき、第２セレクタ
回路２８のモード設定は動作テストであるゆえ、第２セ
レクタ回路２８はＯＲ素子２６からの出力を選択する状
態になっている。このため、ＯＲ素子２６の出力信号
が、出力信号Ｄとなって出力される。この出力信号Ｄ
は、図５の時刻ｔ１から時刻ｔ３に示すように、出力信
号Ａと出力信号Ｂとが不一致の間は、レベルＨを出力し
続けることとなる。

【００４５】この出力信号Ｄは図示しない各種の回路に
接続され、上述したように、そのまま外部端子から出力
されるか、又は、シフトレジスタ回路を介して出力端子
から出力される。そして、この出力端子から期待通りの
波形の信号が出力されていないことにより、出力信号Ｄ
がレベルＨを継続して維持していることを検知して、こ
の半導体集積回路装置の故障を検出する。

【００４６】以上のように本実施形態の半導体集積回路
装置によれば、カウンタ回路１０を第１カウンタ回路１
０ａと第２カウンタ回路１０ｂとに２分割した。このた
め、通常であれば、全８段のフリップフロップからなる
カウンタ回路１０の動作テストに必要なパターンは、２
の８乗＝２５６パターンであるが、本実施形態では２の
４乗＝１６パターンに削減することができる。しかも、
１段目から８段目までのすべてのフリップフロップを動
作させていることから、回路活性化率を高く維持するこ
とができる。

【００４７】例えば、１ＭＨｚの入力カウントクロック
ＣＫを用いて、カウンタ回路１０を２分割せずに動作テ
ストをする場合と比較すると、２分割せずに動作テスト
をする場合は１μｓ×２５６＝２５６μｓかかるのに対
し、２分割して動作テストをする場合は１μｓ×１６＝
１６μｓとなる。つまり、全体として約１６分の１のテ
スト時間に短縮されたこととなる。

【００４８】さらに、本実施形態では、第１カウンタ回
路１０ａと第２カウンタ回路１０ｂが正常に動作してい
るか否かの判別手段として、第１カウンタ回路１０ａと
第２カウンタ回路１０ｂの出力信号Ａ、Ｂを用いて、両
出力信号が一致しているか否かにより、動作の正当性を
判断することとした。このため、従来のように全フリッ
プフロップの出力を正しい真理値と比較するための比較
回路を設ける必要がなくなり、半導体集積回路装置の回
路規模をコンパクトにすることができ、コストの低減を
図ることができる。しかも、外部から正しい真理値を入
力するための端子を設ける必要がなくなり、製造工数の
削減を図ることができる。

【００４９】次に、図８に基づいて、第２実施形態を説
明する。この図８は第２実施形態に係る半導体集積回路
装置の回路図である。この第２実施形態は、カウンタ回
路１２が全部で２０段のフリップフロップから構成され
ている点を除いては、第１実施形態と同一であるので、
実質的に同一部分には、同一符号を用いて示している。

【００５０】このような半導体集積回路装置によれば、
全部で２０段のフリップフロップからなるカウンタ回路
１２を、前半の１０段のフリップフロップからなる第１
カウンタ回路１２ａと、この前半と同数の後半の１０段
のフリップフロップからなる第２カウンタ回路１２ｂと
に分割した。このため、通常であれば、全部で２０段の
フリップフロップからなるカウンタ回路１２の故障検出
に必要なパターンは、２の２０乗＝１０４８５７６パタ
ーンであるが、本実施形態では２の１０乗＝１０２４パ
ターンに削減することができる。

【００５１】例えば、１ＭＨｚの入力カウントクロック
ＣＫを用いて、カウンタ回路１２を２分割せずに動作テ
ストをする場合と比較すると、２分割せずに動作テスト
をする場合は１μｓ×１０４８５７６＝１．０４９ｓか
かるのに対し、２分割して動作テストをする場合は１μ
ｓ×１０２４＝１．０２４ｍｓとなる。つまり、全体と
して約１０００分の１のテスト時間に短縮されたことと
なる。

【００５２】さらに、第１実施形態と同様に、第１カウ
ンタ回路１２ａと第２カウンタ回路１２ｂが正常に動作
しているか否かの判別手段として、第１カウンタ回路１
２ａと第２カウンタ回路１２ｂの出力信号Ａ、Ｂを用い
て、両出力信号が一致しているか否かにより、動作の正
当性を判断することとした。このため、従来のように全
フリップフロップの出力を正しい真理値と比較するため
の比較回路を設ける必要がなくなり、半導体集積回路装
置の回路規模をコンパクトにすることができ、コストの
低減を図ることができる。しかも、外部から正しい真理
値を入力するための端子を設ける必要がなくなり、製造
工数の削減を図ることができる。

【００５３】なお、本発明は上記実施形態に限定されず
種々の変形が可能である。例えば、カウンタ回路を２分
割するのではなく、３分割、４分割等にすることもでき
る。図９乃至図１１はカウンタ回路１０を４分割した場
合を示す図である。すなわち、図９はカウンタ回路１０
を４分割した場合の半導体集積回路装置のブロック図で
あり、第１実施形態の図２に相当する図である。図１０
は各セレクタ回路の動作テストモード又は通常動作モー
ドの各モードにおける信号切替の状態を示す図表、図１
１は各所のパルス波形を示す図である。図９からわかる
ように、この半導体集積回路装置のカウンタ回路１０
は、第１カウンタ回路１０ａ、第２カウンタ回路１０
ｂ、第３カウンタ回路１０ｃ、第４カウンタ回路１０ｄ
の４つに分割されている。また、これら第１カウンタ回
路１０ａと第２カウンタ回路１０ｂとの間には第１セレ
クタ回路（ａ）２２ａが設けられており、第２カウンタ
回路１０ｂと第３カウンタ回路１０ｃとの間には第１セ
レクタ回路（ｂ）２２ｂが設けられており、第３カウン
タ回路と第４カウンタ回路との間には第１セレクタ回路
（ｃ）２２ｃが設けられている。つまり、都合３つの第
１セレクタ回路２２ａ乃至２２ｃが設けられている。こ
れらの点を除いては、図９に示す半導体集積回路装置
は、上述した第１及び第２実施形態と実質的に同一構造
であり、同等の動作をするので、ここではその詳しい説
明は省略する。

【００５４】

【発明の効果】本発明によれば、通常動作時には、複数
のフリップフロップからなるカウンタ回路を、動作テス
ト時には、２個以上のカウンタ回路ユニットに分割し、
分割された前記２個以上のカウンタ回路ユニットのそれ
ぞれに入力カウントクロックを同時に入力し、前記２個
以上のカウンタ回路ユニットのそれぞれの出力信号同士
を比較することにより、正常に動作しているか否かを判
断することとした。このため、動作テストに要する時間
の短縮を図りつつ、回路活性化率を高くするとともに、
回路規模をコンパクトにすることができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態における半導体集積回路
装置の回路図

【図２】同ブロック図

【図３】セレクタ回路のモード設定を示す図

【図４】動作テスト時において正常に動作した場合の各
所のパルス波形を示す図

【図５】動作テスト時において非正常に動作した場合の
各所のパルス波形を示す図

【図６】フリップフロップの１段だけを取り出して示す
図

【図７】図６に示すフリップフロップの回路構成の一例
を示す図

【図８】本発明の第２実施形態における半導体集積回路
装置の回路図

【図９】さらに別の変形例の半導体集積回路装置のブロ
ック図

【図１０】セレクタ回路のモード設定を示す図

【図１１】動作テスト時において正常に動作した場合の
各所のパルス波形を示す図

【図１２】従来の半導体集積回路装置の回路図

【図１３】別の従来の半導体集積回路装置の回路図

【符号の説明】

１０ カウンタ回路 １０ａ 第１カウンタ回路 １０ｂ 第２カウンタ回路 ２０ テスト回路 ２２ 第１セレクタ回路 ２４ 一致回路 ２８ 第２セレクタ回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】直列的に接続された複数のフリップフロッ
   プからなるカウンタ回路を備えた半導体集積回路装置に
   おいて、 動作テスト時には、このカウンタ回路を複数のカウンタ
   回路ユニットに分割し、前記各カウンタ回路ユニットの
   それぞれに入力された入力カウントクロックをカウント
   したそれぞれの出力信号が一致しているか否かを検出す
   るようにしたことを特徴とする半導体集積回路装置。
2. 【請求項２】入力端子から入力されたクロックをカウン
   トし、出力端子から出力する、複数のフリップフロップ
   を直列的に接続したカウンタ回路を有する半導体集積回
   路装置において、 動作テスト時には、このカウンタ回路を、複数のフリッ
   プフロップからなる複数のカウンタ回路ユニットに分割
   し、 隣り合う２つのカウンタ回路ユニットの間には、通常動
   作時には、これらの２つの前記カウンタ回路ユニットを
   接続し、動作テスト時には、前記カウンタ回路ユニット
   を切り離し、後段側の前記カウンタ回路ユニットに入力
   カウントクロックを入力するセレクタ回路が接続されて
   おり、 前記各カウンタ回路ユニットの出力側は、前記各カウン
   タ回路ユニットの出力信号が一致しているか否かを検出
   するための一致回路に接続されている、 ことを特徴とする半導体集積回路装置。
3. 【請求項３】一致回路からの出力信号が一方の入力端子
   に入力され、入力カウントクロックに応じた信号が他方
   の入力端子に入力される論理回路を備えていることを特
   徴とする請求項２に記載の半導体集積回路装置。
4. 【請求項４】通常動作時には、ｎ個のフリップフロップ
   からなるカウンタ回路と、 動作テスト時には、前記ｎ個のフリップフロップからな
   るカウンタ回路を、ａ個のフリップフロップからなるｍ
   個のカウンタ回路ユニットに分割する分割手段と、 分割された前記ｍ個のカウンタ回路ユニットのそれぞれ
   に入力カウントクロックを実質的に同時に入力するため
   の入力手段と、 前記ｍ個のカウンタ回路ユニットのそれぞれの出力信号
   同士を比較する比較手段とを備え、 上記ｎ、ａ、ｍはｎ＝ａ×ｍ、ｍ＞２を満足する正の整
   数である、 ことを特徴とする半導体集積回路装置。
5. 【請求項５】通常動作と動作テストとを切り替えるため
   のセレクタ回路を備えていることを特徴とする請求項４
   に記載の半導体集積回路装置。
6. 【請求項６】通常動作時にはカウンタ回路として動作す
   るｎ個のフリップフロップからなるカウンタ回路を、動
   作テスト時にはａ個のフリップフロップからなるｍ個の
   カウンタ回路ユニットに分割し、 前記ｍ個のカウンタ回路ユニットのそれぞれに入力カウ
   ントクロックを実質的に同時に入力し、 前記ｍ個のカウンタ回路ユニットのそれぞれの出力信号
   同士を比較することにより、カウンタ回路の動作テスト
   を行うとともに、 上記ｎ、ａ、ｍはｎ＝ａ×ｍ、ｍ＞２を満足する正の整
   数である、 ことを特徴とする半導体集積回路装置のテスト方法。