JPH10173445A

JPH10173445A - 増幅器

Info

Publication number: JPH10173445A
Application number: JP9338053A
Authority: JP
Inventors: Ibuzu Chan Yan Fuon Joseph; ジョセフ・イブズ・チャン・ヤン・フォン; A Liviky Matthew; マシュー・エイ・リビッキ
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1996-12-02
Filing date: 1997-11-21
Publication date: 1998-06-26
Anticipated expiration: 2017-11-21
Also published as: JP4108802B2; US5877654A

Abstract

(57)【要約】【課題】異なる負荷に対し最適の出力段を構成できる
効率のよいクラスＡドライバ回路３０を実現する。【解決手段】クラスＡドライバ回路３０は複数の選択
可能な電流源４２を備えた出力段を有する。選択可能な
電流源４２は異なる出力インピーダンスを有する異なる
用途に対し出力段のドライブ能力を最適化する。一実施
形態では、選択可能な電流源４２はソフトウェアを使用
して選択またはスイッチ可能である。他の実施形態で
は、電流源は抵抗性負荷に与えられる出力電流の検出に
基づき自動的に選択できる。さらに別の実施形態では、
選択可能な電流源４２は第１段増幅器３２の入力信号に
基づき選択可能とすることができる。ミラー補償ネット
ワーク４０はデジタル的に制御されるスイッチ可能な容
量１２９および抵抗１２８を含み、かつ選択された電流
源に対し必要な量のミラー補償を提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は一般的には回路に
関し、かつより特定的には、デジタル的にプログラム可
能なミラー補償ネットワークを備えたＡ級またはクラス
Ａドライバ回路に関する。

【０００２】

【従来の技術】図１は、部分的回路図形式および部分的
ブロック図形式で、従来技術に係わるクラスＡドライバ
回路１０を示す。クラスＡドライバ回路１０はＰチャネ
ルトランジスタ１４および１８、電流源１６、差動増幅
器１２、電流源２４、Ｎチャネルトランジスタ２６、ミ
ラー補償（Ｍｉｌｌｅｒｃｏｍｐｅｎｓａｔｉｏｎ）
容量２２、およびゼロヌル化またはゼロヌリング抵抗
（ｚｅｒｏｎｕｌｌｉｎｇｒｅｓｉｓｔｏｒ）２０
を含んでいる。従来技術のクラスＡドライバ回路１０は
負荷インピーダンス２８をドライブするためのものであ
る。

【０００３】クラスＡドライバ回路１０は２つの回路段
を含む。第１の回路段は差動増幅器１２を含みかつ第２
の回路段は電流源２４およびＮチャネルトランジスタ２
６を含む。ミラー補償回路は直列に接続された抵抗２０
および容量２２を含み、かつ差動増幅器１２の出力端子
を前記第２の回路段の増幅器の入力端子に接続する。ミ
ラー補償は典型的には差動増幅器１２の出力端子に安定
性を与えるために使用される。Ｐチャネルトランジスタ
１４，１８、および電流源１６は差動増幅器１２のため
の電流源を提供する。

【０００４】従来技術のクラスＡドライバ１０は多様な
用途において使用できる。この種のクラスＡドライバは
高いリニアリティを備えた良好なドライブ強度を必要と
する高性能のシステムにおいて使用される。クラスＡ増
幅器はまた容量性であることに加えて高い抵抗性の負荷
をドライブするために有用である。クラスＡ増幅器にと
って、例えばバッテリで給電される用途の場合におい
て、比較的低い電力消費を提供することも重要である。

【０００５】

【発明が解決しようとする課題】典型的には、この種の
クラスＡドライバのための回路設計は最悪の場合の負荷
に対して最適化される。特定の用途に応じて、負荷イン
ピーダンス２８は、例えは、４００オーム（Ω）と１０
０キローオーム（ＫΩ）の間の抵抗成分を有するかもし
れない。この場合、前記４００Ωの負荷は最悪の場合の
負荷であると考えることができる。しかしながら、もし
用途が１００ＫΩの負荷を要求すれば、負荷インピーダ
ンス２８をドライブするための電流要求は低減され、従
って４００Ωの最悪の場合の負荷に対して設計された第
２の回路段のドライバは１００ＫΩの負荷をドライブす
るのに多くの電力を消費することになる。

【０００６】従って、本発明の目的は、このような従来
技術のクラスＡドライバの不都合を除去または軽減する
ことにある。

【０００７】

【課題を解決するための手段】一般に、本発明は複数の
選択可能な電流源を備えた出力段を有するクラスＡドラ
イバ回路を提供する。前記選択可能な電流源は異なる出
力インピーダンスを有する異なる用途に対してクラスＡ
ドライバ回路の第２回路段のドライブ能力を最適化する
ために使用される。１実施形態では、前記複数の電流源
はユーザによってプログラムされるソフトウエアを使用
して選択可能または選択的接続可能、あるいは切換え可
能または切換接続可能、とすることができる。他の実施
形態では、前記電流源は抵抗性負荷に提供される出力電
流の検出に基づき、自動的に選択されるよう構成するこ
とができる。また、さらに別の実施形態では、前記電流
源は第１の回路段の差動増幅器の入力信号に基づき選択
できるように構成することもできる。必要なドライブ能
力を提供するために前記複数の電流源を調整する場合、
デジタル的に制御される、切換え可能な容量および抵抗
を含むミラー補償ネットワークが前記選択された電流源
に基づき増幅器のための必要な量のミラー補償を提供す
るために設けられる。ミラー補償は極分割（ｐｏｌｅ
ｓｐｌｉｔｔｉｎｇ）を確実に行うために提供され、か
つ選択可能な抵抗がミラー容量によってもたらされる右
ハーフ面のゼロをヌル化するために提供される。

【０００８】

【発明の実施の形態】図２は、回路図形式で、本発明の
１実施形態に係わるクラスＡドライバ回路３０を示す。
クラスＡドライバ回路３０はＰチャネルトランジスタ３
４および３８、電流源３６、差動増幅器３２、論理回路
５４、ミラー補償ネットワーク４０、複数の電流源４
２、複数のスイッチ５６〜５８、Ｎチャネルトランジス
タ５０、および負荷インピーダンス５２を含んでいる。
スイッチ５６〜５８は複数の電流源４２の内の対応する
電流源を“ＯＵＴ”と名付けられた出力ノードに結合す
るために使用される。

【０００９】Ｐチャネルトランジスタ３４および３８お
よび電流源３６は差動増幅器３２のためのバイアス電流
を提供する。差動増幅器３２は伝統的なクラスＡドライ
バ回路３０のための第１段増幅器であり、かつ“ＩＮ
Ｐ”および“ＩＮＮ”と名付けられた差動入力信号を受
信する。第２段は複数の電流源４２および、増幅デバイ
スとして作用する、Ｎチャネルトランジスタ５０によっ
て提供される。選択可能な抵抗および選択可能な容量を
有するミラー補償ネットワーク４０は差動増幅器３２と
第２段増幅器との間に結合されている。制御論理回路５
４は「プログラムビット（ＰＲＯＧＲＡＭＢＩＴ
Ｓ）」と名付けられた複数の入力信号を受信しかつ「電
流源制御ビット（ＣＵＲＲＥＮＴＳＯＵＲＣＥＣＯ
ＮＴＲＯＬＢＩＴＳ）」と名付けられた第１の複数の
出力信号、および「ミラー補償制御ビット（ＭＩＬＬＥ
ＲＣＯＭＰＥＮＳＡＴＩＯＮＣＯＮＴＲＯＬＢＩ
ＴＳ）」と名付けられた第２の複数の出力信号を提供す
る。「プログラムビット」に応じて、「電流源制御ビッ
ト」は前記複数の電流源４２の内のどれがインピーダン
ス５２をドライブするために出力ＯＵＴに接続されるか
を決定する。また、制御論理回路５４は「ミラー補償制
御ビット」を前記複数の電流源４２の内のどれだけ多く
の電流源が選択されるかに応じてクラスＡドライバ回路
３０において使用される補償の量を選択するためにミラ
ー補償ネットワーク４０に提供する。ミラー補償ネット
ワーク４０は差動増幅器３２の出力ＯＵＴのための良好
な安定性および良好なセットリング時間（ｓｅｔｔｌｉ
ｎｇｔｉｍｅ）を提供する。

【００１０】前記複数の電流源４２の各々はスイッチと
直列に接続された電流源を含む。例えば、電流源４４は
“ＶＤＤ”と名付けられた電源電圧端子と第２の回路段
の出力ＯＵＴとの間にスイッチ５６と直列に接続されて
いる。電流源４５はスイッチ５７と直列に接続され、か
つ電流源４６は同様にしてスイッチ５８と直列に接続さ
れている。スイッチ５６，５７および５８はＰＭＯＳ
（ｐ型金属酸化物半導体）トランジスタとして実施する
ことができ、該トランジスタの各々は電流源に接続され
たソース、第２の回路段の出力ＯＵＴに接続されたドレ
イン、および「電流源制御ビット」を受けるためのゲー
トを有する。当業者に理解されるように、図２の実施形
態は別の実施形態として対称の増幅器を形成するよう構
成することができ、この場合各ＮチャネルデバイスはＰ
チャネルデバイスと置き換えられ、適切な電源が印加さ
れ、かつ逆も同様に行われる。

【００１１】図２においては、電流源のプログラム可能
性および対応するミラー補償のプログラム可能性のため
に２つの実施形態が示されている。一方の実施形態で
は、「プログラムビット」はクラスＡドライバ回路３０
を使用する集積回路においてソフトウエアで提供するこ
とができ、これらはレジスタを通してユーザがプログラ
ム可能である。他の実施形態では、「プログラムビッ
ト」は制御論理回路５４への入力として入力信号ＩＮＰ
およびＩＮＮを使用して自動的に発生される。この実施
形態では、制御論理回路５４は入力信号ＩＮＰおよびＩ
ＮＮの振幅に基づき電流源の数を選択する。例えば、も
し制御論理回路５４が前記入力信号が小さな振幅を有す
ることを検出すれば、第２の回路段の比較的少数の電流
源が選択される。また、他の実施形態では、自動検知回
路が、図５に示されかつ以下に説明するように、クラス
Ａドライバ回路３０の出力に結合される。クラスＡドラ
イバ回路３０は高いドライブ能力ならびに低い電力消費
および良好な直線性を、プログラム可能な電流源の選択
およびデジタル的に制御されるミラー補償を可能にする
ことにより、提供するという利点を与える。ミラー補償
の電流量は使用される電流ドライブの量に対して提供さ
れ、差動増幅器段の出力のための良好な安定性を維持す
る。複数の選択可能な電流源とデジタル的に制御される
ミラー補償の組合せを提供することにより、クラスＡド
ライバ回路３０は低い出力インピーダンスおよび高い出
力インピーダンスの双方において最適の性能を提供する
ことができ、一方電力消費を大幅に低減する。また、ソ
フトウエア、ハードウエア、またはソフトウエアとハー
ドウエアとの組合せで実施できる、プログラム可能性の
ために何らの外部要素も使用されない。

【００１２】図３は、回路図形式で、本発明の他の実施
形態に係わるクラスＡドライバ回路６０を示す。クラス
Ａドライバ回路６０は差動増幅器６２、コモンモードフ
ィードバック増幅器６６、ミラー補償回路９０、および
出力ドライバ段６４を含む。差動増幅器６２はＰチャネ
ルトランジスタ７０，７１，７３，７４，７５，７９お
よび８０、およびＮチャネルトランジスタ７６，７７，
８２，８３，８５，８６および７８を含む。差動増幅器
６２は伝統的な差動増幅器である。“ＩＮＰ”および
“ＩＮＮ”と名付けられた差動入力信号がＮチャネルト
ランジスタ７６および７７からなる差動対およびＰチャ
ネルトランジスタ７９および８０からなる差動対に提供
される。Ｐチャネルトランジスタ７５は“ＢＩＡＳＰ
１”と名付けられたバイアス電圧を受けかつＰチャネル
差動対に対し電流源を提供する。Ｎチャネルトランジス
タ７８は“ＢＩＡＳＮ１”と名付けられたバイアス電圧
を受けかつＮチャネル差動対のための電流源を提供す
る。Ｐチャネルトランジスタ７３および７４は“ＢＩＡ
ＳＰ２”と名付けられたバイアス電圧を受けかつ差動増
幅器６２におけるゲイン増強のためのカスコード装置
（ｃａｓｃｏｄｅｄｅｖｉｃｅｓ）である。同様に、
Ｎチャネルトランジスタ８２および８３は“ＢＩＡＳＮ
２”と名付けられたバイアス電圧を受け、かつ差動増幅
器６２におけるゲイン増強のためのカスコード装置であ
る。

【００１３】コモンモード回路６６は“ＢＩＡＳＣ
Ｍ”と名付けられたコモンモードバイアス電圧をＰチャ
ネルトランジスタ７０および７１のゲートに提供しかつ
差動増幅器６２のためのコモンモード制御を提供するよ
う機能する。コモンモード制御回路６６はＣＭＲＥＦＩ
ＮおよびＣＭＲＥＦＯＵＴと名付けられた差動コモンモ
ード信号を受信する。ＣＭＲＥＦＩＮは基準電圧であ
り、かつＣＭＲＥＦＯＵＴは差動増幅器６０のコモンモ
ード出力である。前記コモンモード基準電圧は差動増幅
器６０のコモンモード電圧が特定の用途に対して最適の
ＤＣレベルとなるよう選択される。一般に、コモンモー
ドポイントは差動増幅器の出力信号のローおよびハイの
電圧スイングの間のほぼ中間になるよう選択される。こ
の場合、差動増幅器６２は“ＶＯＮ”および“ＶＯＰ”
と名付けられた反対極性の出力信号を提供する。

【００１４】ミラー補償回路９０の入力端子は差動増幅
器６２の出力端子に接続されている。ミラー補償回路９
０は図４により詳細に示されており、かつ後に説明す
る。差動出力段６４は第１の半分またはハーフ（ｈａｌ
ｆ）９２および第２の半分またはハーフ９４を含む。第
１のハーフ９２はミラー補償回路９０を介して差動増幅
器６２の出力端子の１つに結合され、かつ第２のハーフ
９４はミラー補償回路９０を介して差動増幅器６２の他
の出力端子に結合されている。クラスＡドライバ回路６
０は完全に対称であり、すなわち、第１のハーフ９２お
よび第２のハーフ９４は実質的に同じである。従って、
出力段６４の動作は第１のハーフ９２のみを参照して説
明する。第１のハーフ９２はＰチャネルトランジスタ９
５〜１０２およびＮチャネルトランジスタ１０３〜１１
０を含む。Ｐチャネルトランジスタ９５および９９なら
びにＮチャネルトランジスタ１０３および１０７は出力
段６４の１つの「脚部（ｌｅｇ）」を形成する。第１の
ハーフ９２は４つの脚部を含み、該脚部の内の３つはプ
ログラム可能である。

【００１５】Ｐチャネルトランジスタ９５は電流源とし
て作用しかつ“ＶＤＤ”と名付けらた電源端子に接続さ
れたソース、バイアス電圧、ＢＩＡＳＰ１、を受けるた
めのゲート、およびドレインを有する。Ｐチャネルトラ
ンジスタ９９はスイッチ可能なカスコードトランジスタ
として作用しかつＰチャネルトランジスタ９５のドレイ
ンに接続されたソース、“ＶＳＳ”と名付けられた電源
電圧端子に接続されたゲート、および“ＯＵＴＰ”と、
名付けられた出力信号を提供するためのドレインを有す
る。Ｎチャネルトランジスタ１０３はスイッチ可能なカ
スコードトランジスタとして作用しかつＰチャネルトラ
ンジスタ９９のドレインに接続されたドレイン、ＶＤＤ
に接続されたゲート、およびソースを有する。Ｎチャネ
ルトランジスタ１０７は増幅トランジスタとして作用し
かつＮチャネルトランジスタ１０３のソースに接続され
たドレイン、出力信号ＶＯＮを受けるためのゲート、お
よびＶＳＳに接続されたソースを有する。Ｐチャネルト
ランジスタ９６はＶＤＤに接続されたソース、バイアス
電圧ＢＩＡＳＰ１を受けるためのゲート、およびドレイ
ンを有する。Ｐチャネルトランジスタ１００はＰチャネ
ルトランジスタ９６のドレインに接続されたソース、Ｂ
Ｐ１と名付けられた制御信号を受けるためのゲート、お
よび出力端子ＯＵＴに接続されたドレインを有する。Ｎ
チャネルトランジスタ１０４はＰチャネルトランジスタ
１００のドレインに接続されたドレイン、制御信号ＢＮ
１を受けるためのゲート、およびソースを有する。Ｎチ
ャネルトランジスタ１０８はＮチャネルトランジスタ１
０４のソースに接続されたドレイン、出力信号ＶＯＮを
受けるためのゲート、およびＶＳＳに接続されたソース
を有する。

【００１６】Ｐチャネルトランジスタ９７，１０１、Ｎ
チャネルトランジスタ１０５，１０９はＰチャネルトラ
ンジスタ９６および１００、そしてＮチャネルトランジ
スタ１０４および１０８と同様の方法で直列に接続され
ている。また、Ｐチャネルトランジスタ９８および１０
２ならびにＮチャネルトランジスタ１０６および１１０
は（第２のハーフ９４の１つの脚部を構成するＰチャネ
ルトランジスタ２００，２０２およびＮチャネルトラン
ジスタ２０４，２０６）と同様の方法で接続されてい
る。図示された実施形態では、Ｐチャネルトランジスタ
９５，９６，９７および９８の各々は同じ寸法および大
きさまたは面積を有する。他の実施形態では、Ｐチャネ
ルトランジスタは異なるサイズとすることができ、例え
ば、該サイズは比率をもたせる（ｒａｔｉｏｅｄ）か、
あるいは２進重み付けする（ｂｉｎａｒｙｗｅｉｇｈ
ｔｅｄ）ことができる。

【００１７】Ｐチャネルトランジスタ９６，９７および
９８を備えた電流源は１つでもあるいは一緒にでも任意
の組合せで出力端子ＯＵＴＰに結合することができ、Ｏ
ＵＴＰに結合された負荷抵抗（図示せず）に応じて、必
要な量のドライブ能力を提供することができる。Ｐチャ
ネルトランジスタ９９，１００，１０１および１０２は
前記制御信号に応じてスイッチとして機能する。Ｐチャ
ネルトランジスタ９９はそのゲートがＶＳＳに接続され
かつＮチャネルトランジスタ１０３はそのゲートがＶＤ
Ｄに接続され、それによって第１のハーフ９２のために
最小の出力ドライブ能力を提供することに注意を要す
る。電流源が２進重み付けされている場合のような、他
の実施形態では、Ｐチャネルトランジスタ９９をスイッ
チ可能にすることも望ましいであろう。Ｎチャネルトラ
ンジスタ１０４，１０５および１０６はそれぞれ制御ビ
ットＢＮ１，ＢＮ２Ｇ，ＢＮ３Ｇを受けて、Ｎチャネル
トランジスタ１０８，１０９および１１０を備えた、複
数の電流シンク（ｃｕｒｒｅｎｔｓｉｎｋｓ）を出力
端子ＯＵＴＰに結合する。

【００１８】図４はミラー補償ネットワーク９０の１実
施形態を示す。ミラー補償ネットワーク９０は複数の並
列に接続された抵抗素子を含み、該抵抗素子は複数の抵
抗素子１２８における抵抗素子１３０，１３１，１３
２，１３３および１３４を含む。複数の抵抗素子１２８
はミラー補償ネットワーク９０のためのゼロ補償を提供
するよう機能する。該複数の抵抗素子１２８の内のいず
れか、またはすべて、を一緒に並列に結合することがで
きる。

【００１９】抵抗素子１３０は“ＭＩＬＴＥＳＴ”と名
付けらたれ制御信号を受けるためのゲートを有する。こ
の抵抗素子は温度およびプロセス変動を考慮するために
試験の間に補償を提供するために使用される。Ｎチャネ
ルトランジスタ１３１はそのゲートがＶＤＤに接続され
かつＮチャネルトランジスタ１３１はミラー補償ネット
ワーク９０のための非ゼロ抵抗を提供する。Ｎチャネル
トランジスタ１３２は“ＢＮ１Ｍ”と名付けられた制御
ビットを受ける。Ｎチャネルトランジスタ１３３は“Ｂ
Ｎ２Ｍ”と名付けられた制御ビットを受け、かつＮチャ
ネルトランジスタ１３４は“ＢＮ３Ｍ”と名付けられた
制御ビットを受ける。トランジスタ１３２，１３３また
は１３４の各々は並列に結合してミラー補償ネットワー
ク９０のための低減された抵抗を提供することができ
る。

【００２０】複数の容量１２９は複数の抵抗素子１２８
と直列に接続されている。容量１４０はミラー補償ネッ
トワーク９０のための最少量の容量を提供しかつ常に選
択される。容量１４１，１４３，１４６および１５０は
各々個々に選択可能であり、かつミラー補償ネットワー
ク９０のための並列容量として加えられる。Ｎチャネル
トランジスタ１４２は制御ビット“ＢＰ３”を受けかつ
容量１４０および１４１と並列に容量１４３を結合する
ために使用される。容量１４６を並列に結合するため、
Ｎチャネルトランジスタ１４２および１４５の双方は導
通されなければならない。Ｎチャネルトランジスタ１４
４および１４７ならびに１４９は使用されない容量をグ
ランドに結合して容量プレートがフローティングになる
のを防止するために与えられている。１実施形態では、
容量は多結晶シリコンプレート容量として実施される。
しかしながら、他の実施形態では、容量はＭＯＳ（金属
−酸化物半導体）トランジスタから形成できる。複数の
抵抗素子１５５および複数の容量１４６が同様にして図
３の差動増幅器６０の出力ＶＯＮに結合されている。

【００２１】図５は、回路図形式で、図３に示されるク
ラスＡドライバ回路６０のための自動制御回路を示す。
図３および図５の同じ要素は同じ参照数字を有すること
に注意を要する。明瞭化および簡潔化のために、図３か
らの各々のハーフ９２および９４の内の１つの脚部のみ
が図５に示されている。Ｎチャネルトランジスタ１１
１，２０８を備えたセンス回路は差動増幅器６２の出力
から、それぞれ、差動出力電圧ＶＯＮおよびＶＯＰを受
ける。他の実施形態では、Ｎチャネルトランジスタ１１
１および２０８と同様のＮチャネルトランジスタを図３
に示されるＮチャネルトランジスタ１０７，１０８，１
０９および１１０の各々または他のものにかつ第２のハ
ーフ９４における脚部の各々または他のものに対応して
設けることができる。

【００２２】出力信号ＶＯＮおよびＶＯＰに応答して、
Ｎチャネルセンストランジスタ１１１および２０８を通
る電流は電流加算ノード２０９で加算される。加算され
た電流はＰチャネルトランジスタ１６０によってＰチャ
ネルトランジスタ１６２を通って反映される（ｍｉｒｒ
ｏｒｅｄ）。抵抗１６６はＰチャネルトランジスタ１６
２を通る電流を“Ｖ１”と名付けられた電圧に変換す
る。抵抗１６６の抵抗はアナログ−デジタル（Ａ／Ｄ）
変換器１６７によって受信される電圧レベルを設定す
る。Ａ／Ｄ変換器１６７は電圧Ｖ１を受けかつ電圧Ｖ１
のデジタル表現を提供する。Ａ／Ｄ変換器１６２は逐次
近似（ｓｕｃｃｅｓｓｉｖｅａｐｐｒｏｘｉｍａｔｉ
ｏｎ）に基づく簡単な、伝統的なＡ／Ｄ変換器とするこ
とができる。Ａ／Ｄ変換器１６７によって提供されるデ
ジタル信号は論理回路１６９の入力端子に与えられる。
これに応じて、論理回路１６９は次に「電流源およびミ
ラー補償制御ビット（ＣＵＲＲＥＮＴＳＯＵＲＣＥ
ＡＮＤＭＩＬＬＥＲＣＯＭＰＥＮＳＡＴＩＯＮＣ
ＯＮＴＲＯＬＢＩＴＳ）」を提供し前記複数の電流源
の内のどれが最適化された回路のために、かつその最適
化された回路構成に対する対応するミラー補償をプログ
ラミングするために電流を提供すべきかを選択する。前
記制御ビットは出力段６４の第１のハーフ９２および第
２のハーフ９４の図３に示されるスイッチの各々に提供
される。

【００２３】前記出力段の１つの出力端子に結合される
電流源の数は前記検知された電圧Ｖ１に依存し、この場
合論理制御回路１６９は自動的に外部負荷をドライブす
るために使用される電流源の数を調整する。１実施形態
では、この電流源の調整は差動クラスＡドライバ６０を
使用して集積回路のパワーアップの間に行われる。図２
に示されるような、他の実施形態では、電流源の選択は
「動作中に（ｏｎｔｈｅｆｌｙ）」、または動的に
行うことができる。もし電流源が動作中にスイッチング
されれば、スイッチングトランジスタ９９〜１０２のオ
ンおよびオフの動作はクラスＡ増幅回路の出力において
望ましくない過渡状態、またはノイズ、を生じるかもし
れない。グリッチ（ｇｌｉｔｃｈ）制御回路１７４およ
び１８６のような、グリッチ制御回路を使用して図３の
スイッチ９９〜１０２および１０３〜１０６の比較的ま
たは相対的にグリッチのない動作を提供することができ
る。

【００２４】図６は、回路図形式で、グリッチ制御回路
１７４および１８６を示す。グリッチ制御回路１７４は
Ｎチャネルトランジスタ１７８および１８４、Ｐチャネ
ルトランジスタ１７５および１８０、およびキャパシタ
１８２を含む。グリッチ制御回路１７４は図３のＰチャ
ネルトランジスタ１０１のスイッチングノイズを制御す
るために使用される。グリッチ制御回路１７４と同様の
グリッチ制御回路は、Ｐチャネルトランジスタ１００お
よび１０２のような、第１のハーフ９２および第２のハ
ーフ９４の他の対応するＰチャネルトランジスタの各々
に対してスイッチングノイズを低減するために使用され
る。

【００２５】グリッチ制御回路１８６はＮチャネルトラ
ンジスタ１９０および１９２、Ｐチャネルトランジスタ
１８８および１９６、および容量またはキャパシタ１９
４を含む。グリッチ制御回路１８６は図３のＮチャネル
トランジスタ１０５のスイッチングノイズを制御するた
めに使用される。グリッチ制御回路１８６と同様のグリ
ッチ制御回路は、Ｎチャネルトランジスタ１０４および
１０６のような、第１のハーフ９２および第２のハーフ
９４の他の対応するＮチャネルトランジスタの各々に対
してスイッチングノイズを低減するために使用される。

【００２６】制御信号ＢＮ２はＮチャネルトランジスタ
１８４およびＰチャネルトランジスタ１８０のゲートに
与えられる。制御信号ＢＮ２が論理ロー電圧（インアク
ティブ）である場合、Ｐチャネルトランジスタ１８０は
導通しかつＮチャネルトランジスタ１８４は実質的に非
導通になる。バイアス電圧ＢＩＡＳＮ１はＮチャネルト
ランジスタ１７８に小さな一定の電流を生じさせ、かつ
Ｐチャネルトランジスタ１７５はＢＮ２がインアクティ
ブである場合にこの電流をＰチャネルトランジスタ１０
１を通って反映させる（ｍｉｒｒｏｒｓ）。

【００２７】制御信号ＢＮ２が論理ハイ電圧（アクティ
ブ）である場合、Ｐチャネルトランジスタ１８０は実質
的に非導通でありかつＮチャネルトランジスタ１８４は
導通している。制御信号ＢＰ２Ｇの電圧はほぼＶＳＳに
等しいロー電圧に引かれ、Ｐチャネルトランジスタ１０
１（図５）が導通するようにさせる。キャパシタ１８２
はＰチャネルトランジスタ１８０のドレイン／ソース端
子およびＶＳＳの間に結合され、かつ制御信号ＢＰ２Ｇ
の電圧スイッチングのための安定化を提供する。

【００２８】グリッチ制御回路１８６はグリッチ制御回
路１７４と同様に機能する。制御信号ＢＰ２はＮチャネ
ルトランジスタ１９２およびＰチャネルトランジスタ１
９６のゲートに与えられる。制御信号ＢＰ２が論理ロー
電圧（アクティブ）である場合、Ｎチャネルトランジス
タ１９２は実質的に非導通でありかつＰチャネルトラン
ジスタ１９６は導通する。制御信号ＰＮ２Ｇの電圧はほ
ぼＶＤＤに等しいハイ電圧まで増大され、Ｎチャネルト
ランジスタ１０５（図３）が導通するようにさせる。制
御信号ＢＰ２が論理ハイ電圧（インアクティブ）である
場合、Ｎチャネルトランジスタ１９２は導通しかつＰチ
ャネルトランジスタ１９６は実質的に非導通である。バ
イアス電圧ＢＩＡＳＰ１はＰチャネルトランジスタ１８
８に小さな一定の電流を生じさせ、かつＮチャネルトラ
ンジスタ１９０はＢＰ２がインアクティブである場合に
この電流をＮチャネルトランジスタ１０５（図５）を通
して反映させる。Ｎチャネルトランジスタ１０５を通る
小さな反映された電流のため、Ｎチャネルトランジスタ
１０５は常に少なくとも少しは導通しており、これによ
ってそれがＢＮ２Ｇによってスイッチオンにされた場合
により少ないスイッチングノイズを生じるようにする。
キャパシタ１９４はＮチャネルトランジスタ１９２のド
レイン／ソース端子とＶＤＤとの間に結合され、かつ制
御信号ＢＮ２Ｇの電圧スイッチングのための安定化を提
供する。

【００２９】本発明が好ましい実施形態に関して説明さ
れたが、当業者には本発明は上に特に示しかつ説明した
もの以外の数多くの実施形態を取ることができかつ数多
くの方法で変更できることは明らかであろう。したがっ
て、添付の特許請求の範囲は本発明の真の精神および範
囲内にある本発明の全ての変更をカバーするものと考え
る。

【００３０】

【発明の効果】以上のように、本発明によれば、クラス
Ａドライバ回路において、負荷の状態に応じて最適の出
力段を構成することができ、種々の負荷に対して効率よ
く動作を行なうことが可能になる。

【図面の簡単な説明】

【図１】従来技術のクラスＡドライバ回路を部分的回路
図形式でかつ部分的ブロック図形式で示すブロック回路
図である。

【図２】本発明の一実施形態に係わるクラスＡドライバ
回路を示すブロック回路図である。

【図３】本発明の他の実施形態に係わるクラスＡドライ
バ回路を示すブロック回路図である。

【図４】図３のクラスＡドライバ回路のミラー補償ネッ
トワークの一実施形態を示す電気回路図である。

【図５】図３に示されたクラスＡドライバ回路のための
自動制御回路を示すブロック回路図である。

【図６】図３に示されたクラスＡドライバ回路と共に使
用するためのグリッチ制御回路を示す電気回路図であ
る。

【符号の説明】

３０クラスＡドライバ回路３２差動増幅器３４，３８Ｐチャネルトランジスタ３６，４４，４５，４６電流源４０ミラー補償ネットワーク４２複数の電流源５０Ｎチャネルトランジスタ５２負荷インピーダンス５４論理回路５６，５７，５８スイッチ

Claims

【特許請求の範囲】

【請求項１】増幅器であって、入力および出力を有する第１段増幅器、第１の入力、第１の出力、および前記第１段増幅器の出
力に並列に電子的に結合された第１の組の切換接続可能
な電流源を有する第２段増幅器であって、前記第２段増
幅器の第１の入力は前記第１段増幅器の出力に接続され
ているもの、そして前記第１段増幅器の出力と前記第２
段増幅器の第１の出力との間に接続された複数の切換接
続可能な容量性素子を有するデジタル的にプログラム可
能なミラーネットワーク、を具備することを特徴とする増幅器。
【請求項２】さらに、レジスタからプログラム信号を
受けかつ該プログラム信号に応答して前記第１の組の切
換接続可能な電流源の内の１つまたはそれ以上を切換接
続しかつ前記複数の容量性素子の内の１つまたはそれ以
上を切換接続する論理回路を具備することを特徴とする
請求項１に記載の増幅器。
【請求項３】前記複数のプログラム可能なミラーネッ
トワークはさらに複数の選択可能な抵抗性素子を具備す
ることを特徴とする請求項１に記載の増幅器。
【請求項４】前記第１の組の切換接続可能な電流源は
第１のスイッチング可能なカスコードトランジスタと直
列に接続された電流源トランジスタおよび増幅用トラン
ジスタと直列に接続された第２のスイッチング可能なカ
スコードトランジスタを含むことを特徴とする請求項１
に記載の増幅器。
【請求項５】前記第１段増幅器への入力は差動入力で
ありかつ前記第１段増幅器の出力は第１の極性の信号お
よび第２の極性の信号を有する差動出力であり、かつ前
記第２段増幅器はさらに第２の入力および第２の出力を
備え、前記第２段増幅器の第１の入力は前記第１の極性
の信号に接続されかつ前記第２段増幅器の第２の入力は
前記第２の極性の信号に接続され、かつさらに前記第２
段増幅器の第２の出力に並列に接続された第２の組の電
流源を具備することを特徴とする請求項１に記載の増幅
器。
【請求項６】１つまたはそれ以上のプログラム信号を
受信しかつ該１つまたはそれ以上のプログラム信号の関
数として前記第１の組の切換接続可能な電流源の内の１
つまたはそれ以上および前記切換接続可能な容量性素子
の内の１つまたはそれ以上を切換接続する自動制御回路
を具備することを特徴とする請求項１に記載の増幅器。
【請求項７】前記自動制御回路はさらに、電流加算ノードと並列に接続された１つまたはそれ以上
の検知用トランジスタであって、該１つまたはそれ以上
の検知用トランジスタは少なくとも前記第１段増幅器の
第１の出力によって制御されるもの、出力および入力を有するカレントミラーであって、前記
電流加算ノードが該カレントミラーの入力に接続されて
いるもの、そしてアナログ入力およびデジタル出力を有
するアナログ−デジタル変換器であって、前記カレント
ミラーの出力が前記アナログ−デジタル変換器の入力に
接続されかつ前記アナログ−デジタル変換器は１つまた
はそれ以上のプログラム信号を出力するもの、を具備することを特徴とする請求項６に記載の増幅器。
【請求項８】前記自動制御回路は前記第１段増幅器の
入力を受け、かつさらに前記自動利得制御回路は前記第
１段増幅器への入力の大きさを決定し、該大きさの関数
として前記１つまたはそれ以上のプログラム信号を出力
することを特徴とする請求項６に記載の増幅器。
【請求項９】前記複数の切換接続可能な容量性素子の
内の各々の容量性素子は対応するトランジスタの第１の
ノードに接続されたノードを有し、かつ各々の対応する
トランジスタの第２のノードは前記複数の切換接続可能
な容量性素子の他のもののノードに接続され、前記対応
するトランジスタの内の１つまたはそれ以上が活性化さ
れて前記複数の切換接続可能な容量性素子の内の２つま
たはそれ以上を並列に接続することを特徴とする請求項
１に記載の増幅器。