JPH10170960A - Pattern formation method - Google Patents
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- JPH10170960A JPH10170960A JP35256096A JP35256096A JPH10170960A JP H10170960 A JPH10170960 A JP H10170960A JP 35256096 A JP35256096 A JP 35256096A JP 35256096 A JP35256096 A JP 35256096A JP H10170960 A JPH10170960 A JP H10170960A
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Abstract
(57)【要約】
【課題】 アクティブマトリクス型の液晶表示装置にお
けるゲートライン等を形成する場合、エッチング液が経
時的に劣化しても、ゲートライン等の幅方向両端部の傾
斜をなだらかにすることができるようにする。
【解決手段】 ガラス基板21上にゲートライン等形成
用膜を設け、このゲートライン等形成用膜上にレジスト
パターン23を設け、このレジストパターン23をマス
クとしてウエットエッチング、洗浄、乾燥を3回繰り返
すことにより、下面側から上面側に向かうに従って漸次
幅狭となったゲートライン25等を形成する。したがっ
て、エッチング液が経時的に劣化しても、ゲートライン
25等の幅方向両端部25aの傾斜をなだらかにするこ
とができる。
(57) [Problem] To form a gate line or the like in an active matrix type liquid crystal display device, even if an etching solution deteriorates with time, the slope of both ends in the width direction of the gate line or the like is made gentle. Be able to do it. SOLUTION: A film for forming a gate line or the like is provided on a glass substrate 21, a resist pattern 23 is provided on the film for forming a gate line or the like, and wet etching, washing and drying are repeated three times using the resist pattern 23 as a mask. As a result, the gate line 25 and the like gradually narrowing from the lower surface to the upper surface are formed. Therefore, even if the etchant deteriorates with time, the inclination of both ends 25a in the width direction such as the gate line 25 can be made gentle.
Description
【0001】[0001]
【発明の属する技術分野】この発明はパターン形成方法
に関する。The present invention relates to a pattern forming method.
【0002】[0002]
【従来の技術】例えば、アクティブマトリクス型の液晶
表示装置では、一般に、ゲートライン(走査ライン)お
よびドレインライン(信号ライン)等のパターンが形成
されたアクティブマトリクスパネルを備えている。この
ようなアクティブマトリクスパネルとしては、一例とし
て、図11および図12に示すようなものがある。この
アクティブマトリクスパネルでは、ガラス基板1上にゲ
ートライン2とドレインライン3とがマトリクス状に設
けられ、その各交点近傍に逆スタガ型の薄膜トランジス
タ4および画素電極5が設けられ、ゲートライン2と平
行して補助容量ライン6が設けられた構造となってい
る。2. Description of the Related Art For example, an active matrix type liquid crystal display device generally includes an active matrix panel on which patterns such as gate lines (scan lines) and drain lines (signal lines) are formed. Examples of such an active matrix panel include those shown in FIGS. 11 and 12. In this active matrix panel, a gate line 2 and a drain line 3 are provided in a matrix on a glass substrate 1, an inverted staggered thin film transistor 4 and a pixel electrode 5 are provided in the vicinity of each intersection thereof, and And a storage capacitor line 6 is provided.
【0003】すなわち、ガラス基板1の上面の所定の箇
所にはゲート電極7を含むゲートライン2が形成され、
他の所定の箇所には補助容量ライン6が形成され、その
上面全体にはゲート絶縁膜8が形成されている。ゲート
絶縁膜8の上面の所定の箇所にはアモルファスシリコン
からなる半導体薄膜9が形成され、半導体薄膜9の上面
の中央部にはチャネル保護膜10が形成されている。半
導体薄膜9およびチャネル保護膜10の上面の両側には
オーミックコンタクト層11を介してドレイン電極12
およびソース電極13が形成され、またドレイン電極1
2およびソース電極13の形成と同時にドレインライン
3が形成されている。ゲート絶縁膜8の上面の所定の箇
所には画素電極5がソース電極13に接続されて形成さ
れている。That is, a gate line 2 including a gate electrode 7 is formed at a predetermined location on the upper surface of a glass substrate 1,
An auxiliary capacitance line 6 is formed at another predetermined location, and a gate insulating film 8 is formed over the entire upper surface thereof. A semiconductor thin film 9 made of amorphous silicon is formed at a predetermined location on the upper surface of the gate insulating film 8, and a channel protective film 10 is formed at the center of the upper surface of the semiconductor thin film 9. On both sides of the upper surfaces of the semiconductor thin film 9 and the channel protection film 10, a drain electrode 12 is provided via an ohmic contact layer 11.
And a source electrode 13 are formed.
The drain line 3 is formed at the same time when the source electrode 2 and the source electrode 13 are formed. The pixel electrode 5 is formed at a predetermined position on the upper surface of the gate insulating film 8 so as to be connected to the source electrode 13.
【0004】次に、従来のこのような液晶表示装置にお
けるゲート電極7を含むゲートライン2および補助容量
ライン6のパターン形成方法の一例について、図13〜
図14を順に参照しながら説明する。まず、図13に示
すように、ガラス基板1の上面にアルミニウム等からな
るゲートライン等形成用膜14を成膜し、その上面の所
定の箇所にレジストパターン15を形成する。次に、レ
ジストパターン15をマスクとしてゲートライン等形成
用膜14をウエットエッチングすると、図14に示すよ
うに、レジストパターン15下にゲート電極7を含むゲ
ートライン2および補助容量ライン6が形成される。こ
の場合、エッチング液にはリン酸、硝酸および酢酸から
なる混酸が用いられている。Next, an example of a pattern forming method of the gate line 2 including the gate electrode 7 and the auxiliary capacitance line 6 in such a conventional liquid crystal display device will be described with reference to FIGS.
This will be described with reference to FIG. First, as shown in FIG. 13, a film 14 for forming a gate line or the like made of aluminum or the like is formed on the upper surface of the glass substrate 1, and a resist pattern 15 is formed at a predetermined position on the upper surface. Next, when the film 14 for forming a gate line or the like is wet-etched using the resist pattern 15 as a mask, the gate line 2 including the gate electrode 7 and the auxiliary capacitance line 6 are formed under the resist pattern 15 as shown in FIG. . In this case, a mixed acid composed of phosphoric acid, nitric acid and acetic acid is used for the etching solution.
【0005】ところで、レジストパターン15をマスク
としてゲートライン等形成用膜14をウエットエッチン
グすると、図14に示すように、ゲート電極7、ゲート
ライン2および補助容量ライン6の幅方向両端部7a、
2a、6aは等方的にエッチングされる。このように等
方的にエッチングするのは、図12に示すように、ゲー
ト電極7の幅方向両端部7aの傾斜をなだらかにして、
ゲート電極7の幅方向両端部7a上に形成されるゲート
絶縁膜8の耐圧が低下しないようにするためであり、ま
た、ゲートライン2の幅方向両端部2aおよび補助容量
ライン6の幅方向両端部6aの傾斜をなだらかにして、
ゲートライン2の幅方向両端部2a上および補助容量ラ
イン6の幅方向両端部6a上にゲート絶縁膜8を介して
形成されるドレインライン3に段差による断線が生じな
いようにするためである。When the film 14 for forming a gate line or the like is wet-etched using the resist pattern 15 as a mask, as shown in FIG. 14, both ends 7a of the gate electrode 7, the gate line 2 and the auxiliary capacitance line 6 in the width direction are formed.
2a and 6a are isotropically etched. As shown in FIG. 12, the isotropic etching is performed by making the inclinations of both ends 7a in the width direction of the gate electrode 7 gentle as shown in FIG.
This is to prevent the withstand voltage of the gate insulating film 8 formed on the both ends 7a in the width direction of the gate electrode 7 from decreasing, and also to make both ends 2a in the width direction of the gate line 2 and both ends in the width direction of the auxiliary capacitance line 6. By making the slope of the part 6a gentle,
This is to prevent the drain line 3 formed on the both ends 2a in the width direction of the gate line 2 and both ends 6a in the width direction of the auxiliary capacitance line 6 via the gate insulating film 8 from being disconnected due to a step.
【0006】[0006]
【発明が解決しようとする課題】しかしながら、ゲート
電極7を含むゲートライン2および補助容量ライン6を
形成する場合、エッチング液の経時的劣化によって硝酸
成分の濃度が低くなると等方的にエッチングされないこ
とがある。このような場合には、ゲート電極7の幅方向
両端部7aの傾斜が険しくなり、ゲート電極7の幅方向
両端部7a上に形成されたゲート絶縁膜8の厚さが薄く
なって絶縁耐圧が低下することがあり、また、ゲートラ
イン2の幅方向両端部2aおよび補助容量ライン6の幅
方向両端部6aの傾斜が険しくなり、ゲートライン2の
幅方向両端部2a上および補助容量ライン6の幅方向両
端部6a上にゲート絶縁膜8を介して形成されたドレイ
ンライン3の厚さが薄くなって断線が生じることがある
という問題があった。この発明の課題は、エッチング液
が経時的に劣化しても、パターンの幅方向両端部の傾斜
をなだらかにすることができるようにすることである。However, when the gate line 2 including the gate electrode 7 and the auxiliary capacitance line 6 are formed, the etching solution is not isotropically etched when the concentration of the nitric acid component is lowered due to the deterioration over time. There is. In such a case, the inclination of the both ends 7a in the width direction of the gate electrode 7 becomes steep, and the thickness of the gate insulating film 8 formed on both ends 7a in the width direction of the gate electrode 7 becomes thin, so that the withstand voltage is reduced. In some cases, the inclination of the both ends 2a of the gate line 2 in the width direction and the both ends 6a of the storage capacitor line 6 in the width direction becomes steep, so that the two ends 2a of the gate line 2 in the width direction and the storage capacitor line 6 are formed. There is a problem that the thickness of the drain line 3 formed on the both end portions 6a in the width direction via the gate insulating film 8 becomes thin and disconnection may occur. An object of the present invention is to make it possible to make the inclination of both ends in the width direction of a pattern gentle even if the etchant deteriorates with time.
【0007】[0007]
【課題を解決するための手段】請求項1記載の発明は、
基板上にパターン形成用膜を設け、該パターン形成用膜
上にレジストパターンを設け、該レジストパターンをマ
スクとしてウエットエッチング、洗浄、乾燥を複数回繰
り返すことにより、下面側から上面側に向かうに従って
漸次幅狭となったパターンを形成するものである。According to the first aspect of the present invention,
A pattern forming film is provided on a substrate, a resist pattern is provided on the pattern forming film, and wet etching, washing, and drying are repeated a plurality of times using the resist pattern as a mask. This is to form a narrow pattern.
【0008】請求項1記載の発明によれば、レジストパ
ターンをマスクとしてウエットエッチング、洗浄、乾燥
を複数回繰り返すことにより、下面側から上面側に向か
うに従って漸次幅狭となったパターンを形成するので、
エッチング液が経時的に劣化しても、パターンの幅方向
両端部の傾斜をなだらかにすることができる。According to the first aspect of the present invention, wet etching, washing, and drying are repeated a plurality of times using the resist pattern as a mask, thereby forming a pattern whose width gradually decreases from the lower surface to the upper surface. ,
Even if the etchant deteriorates with time, the inclination of both ends in the width direction of the pattern can be made gentle.
【0009】[0009]
【発明の実施の形態】図1〜図5はそれぞれこの発明の
第1実施形態を適用した液晶表示装置の各製造工程を示
したものである。そこで、これらの図を順に参照しなが
ら、この実施形態におけるパターン形成方法について説
明する。1 to 5 show respective steps of manufacturing a liquid crystal display device to which a first embodiment of the present invention is applied. Therefore, a pattern forming method in this embodiment will be described with reference to these drawings in order.
【0010】まず、図1に示すように、ガラス基板21
の上面にアルミニウム等からなるゲートライン等形成用
膜(パターン形成用膜)22を成膜し、その上面の所定
の箇所にレジストパターン23を形成する。次に、レジ
ストパターン23をマスクとしてウエットエッチング、
洗浄、乾燥を3回繰り返すと、図2および図3に示すよ
うに、レジストパターン23下にゲート電極24を含む
ゲートライン(走査ライン)25および補助容量ライン
26が形成される。この場合、ウエットエッチングを行
う度にゲート電極24、ゲートライン25および補助容
量ライン26の幅方向両端部24a、25a、26aに
段差が生じる。ここで、図3は3回のウエットエッチン
グの過程を示しており、一点鎖線は1回目、二点鎖線は
2回目のウエットエッチング後の状態を示している。す
なわち、最初にガラス基板21が露出しない程度にウエ
ットエッチングを行い、その後エッチング液の除去、洗
浄、乾燥を行い、再びウエットエッチング、エッチング
液の除去、洗浄、乾燥を行うと、ゲート電極24、ゲー
トライン25および補助容量ライン26の幅方向両端部
24a、25a、26aに二段の段差が発生する。さら
に、ウエットエッチング、エッチング液の除去、洗浄、
乾燥を行うと、幅方向両端部24a、25a、26aの
段差が二段のときよりも緩やかな傾斜の三段になる。こ
のように経時変化にともないエッチング液が劣化してい
ても、徐々にエッチングするので劣化の程度による影響
が小さく、しかもテーパ状に形成することができる。次
に、レジストパターン23を剥離すると、図4に示すよ
うになる。First, as shown in FIG.
A gate line etc. forming film (pattern forming film) 22 made of aluminum or the like is formed on the upper surface of the substrate, and a resist pattern 23 is formed at a predetermined position on the upper surface. Next, wet etching is performed using the resist pattern 23 as a mask,
When washing and drying are repeated three times, a gate line (scanning line) 25 including a gate electrode 24 and an auxiliary capacitance line 26 are formed below the resist pattern 23 as shown in FIGS. In this case, each time the wet etching is performed, a step is generated at both ends 24a, 25a, 26a in the width direction of the gate electrode 24, the gate line 25, and the auxiliary capacitance line 26. Here, FIG. 3 shows a process of three times of wet etching, and a dashed line shows a state after the first wet etching and a two-dot chain line shows a state after the second wet etching. That is, first, wet etching is performed to such an extent that the glass substrate 21 is not exposed, and thereafter, the etching solution is removed, washed and dried, and then wet etching, removal of the etching solution, washing and drying are performed again. Two steps are generated at both ends 24a, 25a, 26a in the width direction of the line 25 and the auxiliary capacitance line 26. Furthermore, wet etching, removal of etchant, cleaning,
When drying is performed, three steps having a gentler inclination than when two steps are formed at both ends 24a, 25a, 26a in the width direction are formed. As described above, even if the etching solution is deteriorated due to a change with time, the etching is gradually performed, so that the influence of the degree of the deterioration is small, and the etching solution can be formed in a tapered shape. Next, when the resist pattern 23 is peeled off, it becomes as shown in FIG.
【0011】次に、図5に示すように、ゲート電極2
4、ゲートライン25および補助容量ライン26を含む
ガラス基板21の上面全体にゲート絶縁膜27を形成す
る。次に、ゲート絶縁膜27の上面の所定の箇所にアモ
ルファスシリコンからなる半導体薄膜28を形成する。
次に、半導体薄膜28の上面の中央部にチャネル保護膜
29を形成する。次に、半導体薄膜27およびチャネル
保護膜29の上面の両側にn+シリコンからなるオーミ
ックコンタクト層30を形成する。次に、オーミックコ
ンタクト層30の各上面にドレイン電極31およびソー
ス電極32を形成し、またドレイン電極31およびソー
ス電極32の形成と同時にドレインライン(信号ライ
ン)33を形成する。なお、ソース電極32等を形成す
る前に、ゲート絶縁膜27の上面の所定の箇所にITO
からなる画素電極34をソース電極32と接続するよう
に形成する。Next, as shown in FIG.
4. A gate insulating film 27 is formed on the entire upper surface of the glass substrate 21 including the gate lines 25 and the auxiliary capacitance lines 26. Next, a semiconductor thin film 28 made of amorphous silicon is formed at a predetermined location on the upper surface of the gate insulating film 27.
Next, a channel protective film 29 is formed at the center of the upper surface of the semiconductor thin film 28. Next, ohmic contact layers 30 made of n + silicon are formed on both sides of the upper surfaces of the semiconductor thin film 27 and the channel protection film 29. Next, a drain electrode 31 and a source electrode 32 are formed on each upper surface of the ohmic contact layer 30, and a drain line (signal line) 33 is formed simultaneously with the formation of the drain electrode 31 and the source electrode 32. Before forming the source electrode 32 and the like, a predetermined portion of the upper surface of the gate insulating film 27 is made of ITO.
Is formed so as to be connected to the source electrode 32.
【0012】このように、このパターン形成方法では、
レジストパターン23をマスクとしてウエットエッチン
グ、洗浄、乾燥を3回繰り返すことにより、下面側から
上面側に向かうに従って漸次幅狭となったゲート電極2
4を含むゲートライン25および補助容量ライン26を
形成するので、エッチング液が経時的に劣化しても、ゲ
ート電極24を含むゲートライン25および補助容量ラ
イン26の幅方向両端部24a、25a、26aの傾斜
をなだらかにすることができる。As described above, in this pattern forming method,
By repeating wet etching, washing and drying three times using the resist pattern 23 as a mask, the gate electrode 2 gradually narrows in width from the lower surface to the upper surface.
Since the gate line 25 and the auxiliary capacitance line 26 including the gate electrode 24 are formed, even if the etching solution deteriorates with time, both ends 24a, 25a, 26a in the width direction of the gate line 25 including the gate electrode 24 and the auxiliary capacitance line 26 are formed. Can be made gentle.
【0013】なお、上記第1実施形態では、ウエットエ
ッチング、洗浄、乾燥を3回繰り返したが、これに限ら
ず、複数回繰り返すようにすればよい。In the first embodiment, wet etching, washing and drying are repeated three times. However, the present invention is not limited to this, and may be repeated a plurality of times.
【0014】図6〜図10はそれぞれこの発明の第2実
施形態を適用した液晶表示装置の各製造工程を示したも
のである。そこで、これらの図を順に参照しながら、こ
の実施形態におけるパターン形成方法について説明す
る。FIGS. 6 to 10 show respective manufacturing steps of a liquid crystal display device to which the second embodiment of the present invention is applied. Therefore, a pattern forming method in this embodiment will be described with reference to these drawings in order.
【0015】まず、図6に示すように、ガラス基板41
の上面にアルミニウム等からなるゲートライン等形成用
膜(パターン形成用膜)42を成膜し、ゲートライン等
形成用膜42にチタンやリン等の不純物をイオン注入す
る。この場合、ゲートライン等形成用膜42には、不純
物がその濃度をゲートライン等形成用膜42の下面側か
ら上面側に向かうに従って漸次薄くするようにイオン注
入される。次に、図7に示すように、ゲートライン等形
成用膜42の上面の所定の箇所にレジストパターン43
を形成する。次に、このレジストパターン43をマスク
としてゲートライン等形成用膜42をウエットエッチン
グすると、図8に示すように、レジストパターン43下
にゲート電極44を含むゲートライン45および補助容
量ライン46が形成される。この場合、不純物濃度が高
いほどエッチング速度が遅くなるので、ゲートライン等
形成用膜42の下面側ほどエッチング速度が遅くなり、
ゲート電極44を含むゲートライン45および補助容量
ライン46の幅方向両端部44a、45a、46aの傾
斜がなだらかになる。次に、レジストパターン43を剥
離すると、図9に示すようになる。First, as shown in FIG.
A film for forming a gate line or the like (pattern forming film) 42 made of aluminum or the like is formed on the upper surface of the device, and impurities such as titanium and phosphorus are ion-implanted into the film 42 for forming a gate line or the like. In this case, impurities are ion-implanted into the film 42 for forming a gate line or the like so that the concentration thereof gradually decreases from the lower surface side to the upper surface side of the film 42 for forming a gate line or the like. Next, as shown in FIG. 7, a resist pattern 43 is formed at a predetermined position on the upper surface of the film 42 for forming a gate line or the like.
To form Next, when the resist pattern 43 is used as a mask to wet-etch the film 42 for forming a gate line or the like, a gate line 45 including a gate electrode 44 and an auxiliary capacitance line 46 are formed below the resist pattern 43 as shown in FIG. You. In this case, the higher the impurity concentration, the lower the etching rate.
The slopes of both ends 44a, 45a, 46a in the width direction of the gate line 45 including the gate electrode 44 and the auxiliary capacitance line 46 become gentle. Next, when the resist pattern 43 is peeled off, it becomes as shown in FIG.
【0016】次に、図10に示すように、ゲート電極4
4、ゲートライン45および補助容量ライン46を含む
ガラス基板41の上面全体にゲート絶縁膜47を形成す
る。次に、ゲート絶縁膜47の上面の所定の箇所にアモ
ルファスシリコンからなる半導体薄膜48を形成する。
次に、半導体薄膜48の上面の中央部にチャネル保護膜
49を形成する。次に、半導体薄膜48およびチャネル
保護膜49の上面の両側にn+シリコンからなるオーミ
ックコンタクト層50を形成する。次に、オーミックコ
ンタクト層50の各上面にドレイン電極51およびソー
ス電極52を形成し、またドレイン電極51およびソー
ス電極52の形成と同時にドレインライン53を形成す
る。なお、ソース電極52等を形成する前に、ゲート絶
縁膜47の上面の所定の箇所にITOからなる画素電極
54をソース電極52と接続するように形成する。Next, as shown in FIG.
4. A gate insulating film 47 is formed on the entire upper surface of the glass substrate 41 including the gate lines 45 and the auxiliary capacitance lines 46. Next, a semiconductor thin film 48 made of amorphous silicon is formed at a predetermined location on the upper surface of the gate insulating film 47.
Next, a channel protective film 49 is formed at the center of the upper surface of the semiconductor thin film 48. Next, ohmic contact layers 50 made of n + silicon are formed on both sides of the upper surfaces of the semiconductor thin film 48 and the channel protection film 49. Next, a drain electrode 51 and a source electrode 52 are formed on each upper surface of the ohmic contact layer 50, and a drain line 53 is formed simultaneously with the formation of the drain electrode 51 and the source electrode 52. Before forming the source electrode 52 and the like, a pixel electrode 54 made of ITO is formed at a predetermined position on the upper surface of the gate insulating film 47 so as to be connected to the source electrode 52.
【0017】このように、このパターン形成方法では、
ゲートライン等形成用膜42に不純物をその濃度が下面
側から上面側に向かうに従って漸次薄くなるように注入
し、ゲートライン等形成用膜42上にレジストパターン
43を設け、レジストパターン43をマスクとしてウエ
ットエッチングすることにより、下面側から上面側に向
かうに従って漸次幅狭となったゲート電極44を含むゲ
ートライン45および補助容量ライン46を形成するの
で、エッチング液が経時的に劣化しても、ゲート電極4
4を含むゲートライン45および補助容量ライン46の
幅方向両端部44a、45a、46aの傾斜をなだらか
にすることができる。As described above, in this pattern forming method,
Impurities are injected into the film 42 for forming gate lines and the like so that the concentration thereof gradually decreases from the lower surface to the upper surface, a resist pattern 43 is provided on the film 42 for forming the gate lines and the like, and the resist pattern 43 is used as a mask. By performing the wet etching, the gate line 45 including the gate electrode 44 and the auxiliary capacitance line 46 gradually narrowing in width from the lower surface to the upper surface are formed. Electrode 4
4 can be made gentle at both ends 44a, 45a, 46a in the width direction of the gate line 45 and the auxiliary capacitance line 46.
【0018】なお、上記第1および第2実施形態では、
ゲート電極24、44を含むゲートライン25、45お
よび補助容量ライン26、46を形成する場合について
説明したが、これに限らず、例えば絶縁膜からなるパタ
ーンを形成する場合にも適用することができる。また、
上記第1および第2実施形態では、この発明を逆スタガ
型の薄膜トランジスタに適用した場合について説明した
が、これに限らず、コプラナ型の薄膜トランジスタでも
よく、またガラス基板上にソース電極およびドレイン電
極を含むドレインラインが形成されたスタガ型の薄膜ト
ランジスタ等にも適用することができる。In the first and second embodiments,
The case where the gate lines 25 and 45 including the gate electrodes 24 and 44 and the auxiliary capacitance lines 26 and 46 are formed has been described. However, the present invention is not limited to this, and can be applied to a case where a pattern made of an insulating film is formed. . Also,
In the first and second embodiments, the case where the present invention is applied to an inverted staggered thin film transistor has been described. However, the present invention is not limited to this, and a coplanar thin film transistor may be used, and a source electrode and a drain electrode may be formed on a glass substrate. The present invention can also be applied to a staggered thin film transistor or the like in which a drain line including the same is formed.
【0019】[0019]
【発明の効果】以上説明したように、請求項1記載の発
明によれば、レジストパターンをマスクとしてウエット
エッチング、洗浄、乾燥を複数回繰り返すことにより、
下面側から上面側に向かうに従って漸次幅狭となったパ
ターンを形成するので、エッチング液が経時的に劣化し
ても、パターンの幅方向両端部の傾斜をなだらかにする
ことができる。As described above, according to the first aspect of the present invention, wet etching, washing and drying are repeated a plurality of times using the resist pattern as a mask.
Since the pattern gradually narrows from the lower surface side to the upper surface side, even if the etchant deteriorates with time, the inclination of both ends in the width direction of the pattern can be made gentle.
【図1】この発明の第1実施形態を適用した液晶表示装
置の製造に際し、当初の工程を示す断面図。FIG. 1 is a sectional view showing an initial step in manufacturing a liquid crystal display device to which a first embodiment of the present invention is applied.
【図2】図1に続く工程を示す断面図。FIG. 2 is a sectional view showing a step following FIG. 1;
【図3】図2の一部を示す断面図。FIG. 3 is a sectional view showing a part of FIG. 2;
【図4】図2に続く工程を示す断面図。FIG. 4 is a sectional view showing a step following FIG. 2;
【図5】図4に続く工程を示す断面図。FIG. 5 is a sectional view showing a step following FIG. 4;
【図6】この発明の第2実施形態を適用した液晶表示装
置の製造に際し、当初の工程を示す断面図。FIG. 6 is a sectional view showing an initial step in manufacturing a liquid crystal display device to which the second embodiment of the present invention is applied.
【図7】図6に続く工程を示す断面図。FIG. 7 is a sectional view showing a step following FIG. 6;
【図8】図7に続く工程を示す断面図。FIG. 8 is a sectional view showing a step following FIG. 7;
【図9】図8に続く工程を示す断面図。FIG. 9 is a sectional view showing a step following FIG. 8;
【図10】図9に続く工程を示す断面図。FIG. 10 is a sectional view showing a step following FIG. 9;
【図11】従来の液晶表示装置におけるアクティブマト
リクスパネルの一部を示す平面図。FIG. 11 is a plan view showing a part of an active matrix panel in a conventional liquid crystal display device.
【図12】図11のX−X線に沿う断面図。FIG. 12 is a sectional view taken along the line XX of FIG. 11;
【図13】従来の液晶表示装置の製造に際し、当初の工
程を示す断面図。FIG. 13 is a cross-sectional view showing an initial step in manufacturing a conventional liquid crystal display device.
【図14】図13に続く工程を示す断面図。FIG. 14 is a sectional view showing a step following FIG. 13;
21 ガラス基板 22 ゲートライン等形成用膜 23 レジストパターン 24 ゲート電極 25 ゲートライン 26 補助容量ライン 33 ドレインライン Reference Signs List 21 glass substrate 22 film for forming gate lines, etc. 23 resist pattern 24 gate electrode 25 gate line 26 auxiliary capacitance line 33 drain line
Claims (2)
ターン形成用膜上にレジストパターンを設け、該レジス
トパターンをマスクとしてウエットエッチング、洗浄、
乾燥を複数回繰り返すことにより、下面側から上面側に
向かうに従って漸次幅狭となったパターンを形成するこ
とを特徴とするパターン形成方法。1. A pattern forming film is provided on a substrate, a resist pattern is provided on the pattern forming film, and wet etching, cleaning,
A pattern forming method characterized by forming a pattern whose width is gradually narrowed from a lower surface side to an upper surface side by repeating drying a plurality of times.
ジスタにおけるゲート電極であることを特徴とする請求
項1記載のパターン形成方法。2. The pattern forming method according to claim 1, wherein said pattern is a gate electrode in an inverted staggered thin film transistor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35256096A JPH10170960A (en) | 1996-12-16 | 1996-12-16 | Pattern formation method |
Applications Claiming Priority (1)
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JP35256096A JPH10170960A (en) | 1996-12-16 | 1996-12-16 | Pattern formation method |
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JPH10170960A true JPH10170960A (en) | 1998-06-26 |
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ID=18424903
Family Applications (1)
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JP35256096A Pending JPH10170960A (en) | 1996-12-16 | 1996-12-16 | Pattern formation method |
Country Status (1)
Country | Link |
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JP (1) | JPH10170960A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7223641B2 (en) | 2004-03-26 | 2007-05-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, method for manufacturing the same, liquid crystal television and EL television |
JP2009069242A (en) * | 2007-09-11 | 2009-04-02 | Nippon Zeon Co Ltd | Manufacturing method of grid polarizing film |
US7759735B2 (en) | 2004-08-20 | 2010-07-20 | Semiconductor Energy Laboratory Co., Ltd. | Display device provided with semiconductor element and manufacturing method thereof, and electronic device installed with display device provided with semiconductor element |
CN104035222A (en) * | 2014-06-13 | 2014-09-10 | 京东方科技集团股份有限公司 | Array substrate, display panel and display device |
-
1996
- 1996-12-16 JP JP35256096A patent/JPH10170960A/en active Pending
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US8003420B2 (en) | 2004-08-20 | 2011-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device provided with semiconductor element and manufacturing method thereof, and electronic device installed with display device provided with semiconductor element |
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US9543332B2 (en) | 2014-06-13 | 2017-01-10 | Boe Technology Group Co., Ltd. | Array substrate, display panel and display device |
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