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JPH10163166A - Method and apparatus for manufacturing semiconductor device - Google Patents

Method and apparatus for manufacturing semiconductor device

Info

Publication number
JPH10163166A
JPH10163166A JP8318001A JP31800196A JPH10163166A JP H10163166 A JPH10163166 A JP H10163166A JP 8318001 A JP8318001 A JP 8318001A JP 31800196 A JP31800196 A JP 31800196A JP H10163166 A JPH10163166 A JP H10163166A
Authority
JP
Japan
Prior art keywords
oxide film
manufacturing
semiconductor
semiconductor device
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8318001A
Other languages
Japanese (ja)
Inventor
Yoshitaka Otsu
良孝 大津
Shunichi Muraoka
俊一 村岡
Tadashi Nakamura
正 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Semiconductor Engineering Corp
Mitsubishi Electric Corp
Original Assignee
Renesas Semiconductor Engineering Corp
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Semiconductor Engineering Corp, Mitsubishi Electric Corp filed Critical Renesas Semiconductor Engineering Corp
Priority to JP8318001A priority Critical patent/JPH10163166A/en
Publication of JPH10163166A publication Critical patent/JPH10163166A/en
Pending legal-status Critical Current

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Abstract

PROBLEM TO BE SOLVED: To provide a method and an apparatus, for manufacturing a semiconductor device, in which toughening of a semiconductor layer can be controlled simply and surely. SOLUTION: By a treatment in which a drop of water containing hydrofluoric acid and a photoresist are used, hollows are formed partly on the surface of an oxide film 201 on a silicon substrate 200. A lower-layer polysilicon electrode 203a and a dielectric film 204a are deposited in parts in which the hollows are formed out of the surface of the oxide film 201, the oxide film 201 comprises uneven parts on its surface according to the hollows and has a rough surface. On the other hand, a lower-layer polysilicon electrode 203b and a dielectric film 204b which are deposited and formed in a smooth part in which the hollows are not formed out of the surface of the oxide film 201 comprise a shape whose cross section is flat without having any uneven part. A roughened-face capacitor is constituted of the lower-layer polysilicon electrode 203a, of the dielectric film 204a and of an upper-layer polysilicon electrode 205a. The capacitance of the roughened-face capacitor is large with reference to an occupation area.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体層の粗面化
を行う半導体装置の製造方法及び製造装置に関する。
The present invention relates to a method and an apparatus for manufacturing a semiconductor device for roughening a semiconductor layer.

【0002】[0002]

【従来の技術】電極が占有する面積を広げることなく容
量の大きいキャパシタを得る方法の一つとして、電極の
表面を粗面化するものが挙げられる。図27〜図29
は、従来技術に従う電極の粗面化方法を工程順に示す断
面図である。この方法は、アモルファスシリコンの表面
に核を形成し、この核を元にグレイン成長を行って表面
が粗面化されたポリシリコンを得るものである。以下
に、その処理方法について記載する。
2. Description of the Related Art One method of obtaining a capacitor having a large capacity without increasing the area occupied by an electrode is to roughen the surface of the electrode. 27 to 29
3A to 3C are cross-sectional views illustrating a method for roughening an electrode according to a conventional technique in the order of steps. In this method, a nucleus is formed on the surface of amorphous silicon, and grain growth is performed based on the nucleus to obtain polysilicon having a roughened surface. The processing method is described below.

【0003】従来処理工程1 .まず、図27に示され
るような、シリコン基板1000、酸化シリコン膜10
01及びシリコン膜1002を備えるウェーハを準備す
る。シリコン基板1000は、孔を有する酸化シリコン
膜1001によって表面を被覆され、孔によって露出さ
れている部分において、アモルファスシリコンからなる
シリコン膜1002と接触している。
Conventional processing steps First, as shown in FIG. 27, a silicon substrate 1000, a silicon oxide film 10
01 and a silicon film 1002 are prepared. The surface of the silicon substrate 1000 is covered with a silicon oxide film 1001 having holes, and a portion exposed by the holes is in contact with a silicon film 1002 made of amorphous silicon.

【0004】従来処理工程2.ウェーハの表面上に自然
成長した酸化膜を除去するために、ウェーハを弗酸にて
処理する。
Conventional processing step The wafer is treated with hydrofluoric acid in order to remove the oxide film naturally grown on the surface of the wafer.

【0005】従来処理工程3.反応室へとウェーハを持
ち込む。この反応室においては、例えば10-5Torr
程度の超高真空及び600℃程度の温度である状態が保
持されている。反応室において、ウェーハにはジシラン
(Si26)ガスが供給される。
Conventional processing step3. Bring the wafer into the reaction chamber. In this reaction chamber, for example, 10 -5 Torr
A state of ultra-high vacuum and a temperature of about 600 ° C. is maintained. In the reaction chamber, disilane (Si 2 H 6 ) gas is supplied to the wafer.

【0006】ジシランガスによって与えられるシリコン
原子がシリコン膜1002の表面部内を高い移動度にて
拡散しつつシリコン膜1002内のシリコン原子と衝突
することによって、シリコン膜1002の表面に結晶核
が形成される。
A silicon nucleus is formed on the surface of the silicon film 1002 by colliding with silicon atoms in the silicon film 1002 while diffusing silicon atoms provided by the disilane gas in the surface portion of the silicon film 1002 with high mobility. .

【0007】シリコン膜1002を成すアモルファスシ
リコンは、結晶核の存在する表面部からシリコン基板1
000へと向かう向きにて固相成長する。このとき、シ
リコン膜1002の表面において高い移動度を有するシ
リコン原子はシリコン膜1002から結晶核の上部へと
回り込み、結晶核は結晶粒へと成長する。
[0007] Amorphous silicon forming the silicon film 1002 is deposited on the silicon substrate 1 from the surface where crystal nuclei exist.
Solid phase growth in the direction toward 000. At this time, silicon atoms having high mobility on the surface of the silicon film 1002 wrap around from the silicon film 1002 to the upper part of the crystal nucleus, and the crystal nucleus grows into crystal grains.

【0008】以上のようにして形成された結晶粒によっ
て、図28において図示されるように、アモルファスシ
リコンがポリシリコンへと固相成長したシリコン膜10
02の表面は粗面化される。
[0008] By the crystal grains formed as described above, as shown in FIG. 28, a silicon film 10 in which amorphous silicon is solid-phase grown to polysilicon is formed.
02 is roughened.

【0009】従来処理工程4.粗面化されたシリコン膜
1002上に誘電体膜及びシリコン膜を順次形成する。
図29は、誘電体膜1003及びシリコン膜1004を
有する、形成されたシリコン膜1002及びシリコン膜
1004を電極とするキャパシタを備えるウェーハを示
す断面図である。
Conventional processing step 4. A dielectric film and a silicon film are sequentially formed on the roughened silicon film 1002.
FIG. 29 is a cross-sectional view showing a wafer including a capacitor having a dielectric film 1003 and a silicon film 1004 and using the formed silicon film 1002 and the silicon film 1004 as electrodes.

【0010】[0010]

【発明が解決しようとする課題】従来処理工程2におけ
る弗酸を用いる処理の後に再び酸化膜が自然成長する
と、従来処理工程3におけるシリコン膜1002の表面
でのシリコン原子の移動が妨げられる。従って、従来処
理工程3における反応室へのウェーハの持ち込みを従来
処理工程2の直後に行わなければならないという制約を
受ける。さらに、シリコン膜1002の表面の状態によ
って結晶粒の成長が影響を受けるので、粗面化の制御が
難しいという問題点がある。
If the oxide film naturally grows again after the treatment using hydrofluoric acid in the conventional processing step 2, the movement of silicon atoms on the surface of the silicon film 1002 in the conventional processing step 3 is hindered. Therefore, there is a restriction that the wafer must be brought into the reaction chamber in the conventional processing step 3 immediately after the conventional processing step 2. Furthermore, since the growth of crystal grains is affected by the state of the surface of the silicon film 1002, there is a problem that it is difficult to control the surface roughening.

【0011】また、図28において図示される従来処理
工程3において、酸化シリコン膜2の表面のうちシリコ
ン膜1002によって被覆されていない部分において
も、ジシランガスによるポリシリコンの堆積が認められ
る場合がある。この場合には図30に図示されるよう
に、従来処理工程4を施されたウェーハにおいては誘電
体膜1003又はシリコン膜1004内にシリコン粒1
005が存在することになる。
In the conventional processing step 3 shown in FIG. 28, deposition of polysilicon by disilane gas may be recognized even on a portion of the surface of the silicon oxide film 2 which is not covered by the silicon film 1002. In this case, as shown in FIG. 30, in the wafer that has been subjected to the conventional processing step 4, silicon particles 1 are contained in the dielectric film 1003 or the silicon film 1004.
005 will be present.

【0012】誘電体膜1003内に存在するシリコン粒
1005によって、シリコン膜1002とシリコン膜1
004との絶縁が悪くなる又は破壊されるという問題点
がある。
The silicon film 1002 and the silicon film 1 are formed by the silicon particles 1005 existing in the dielectric film 1003.
There is a problem that insulation with the 004 is deteriorated or destroyed.

【0013】従来処理工程4において誘電体膜1003
を形成する代わりに、シリコン膜1002の表面を酸化
して酸化シリコン膜1006を得ることも可能である
(図31)。この場合には図30に示されるシリコン粒
1005は、シリコン膜1002の表面と同時に酸化さ
れて酸化シリコン粒1007となる。酸化シリコン粒1
007によって、酸化シリコン膜1001の表面が荒れ
るという問題点もある。
In the conventional processing step 4, the dielectric film 1003
Instead, the surface of the silicon film 1002 can be oxidized to obtain the silicon oxide film 1006 (FIG. 31). In this case, silicon particles 1005 shown in FIG. 30 are oxidized simultaneously with the surface of silicon film 1002 to become silicon oxide particles 1007. Silicon oxide particles 1
007 causes a problem that the surface of the silicon oxide film 1001 is roughened.

【0014】本発明は、以上の問題点に鑑み、半導体層
の粗面化の制御を簡易かつ確実に行える半導体装置の製
造方法及び製造装置を提供することを目的とする。
SUMMARY OF THE INVENTION In view of the above problems, an object of the present invention is to provide a method and an apparatus for manufacturing a semiconductor device capable of easily and reliably controlling the roughening of a semiconductor layer.

【0015】[0015]

【課題を解決するための手段】請求項1に記載の半導体
装置の製造方法は、 (a)表面上のエッチング液滴によっ
て半導体酸化膜を部分的に除去する工程と、 (b)前記半
導体酸化膜を利用することによって、これに接触してい
る、表面が粗面化されている半導体層を形成する工程と
を備える。
According to the present invention, there is provided a method of manufacturing a semiconductor device, comprising the steps of: (a) partially removing a semiconductor oxide film by etching droplets on a surface; Forming a semiconductor layer having a roughened surface in contact with the film by utilizing the film.

【0016】請求項2に記載の半導体装置の製造方法
は、請求項1に記載の半導体装置の製造方法であって、
前記エッチング液滴は、前記工程(a)よりも前に行われ
る、 (c)前記半導体酸化膜の前記表面上に液滴を形成す
る工程と、 (d)前記液滴にエッチングガスを溶解させる
工程とによって生成される。
According to a second aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to the first aspect.
The etching droplet is performed before the step (a), (c) a step of forming a droplet on the surface of the semiconductor oxide film, and (d) dissolving an etching gas in the droplet. Process.

【0017】請求項3に記載の半導体装置の製造方法
は、請求項1に記載の半導体装置の製造方法であって、
前記エッチング液滴はアルコールを含んでなる。
According to a third aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to the first aspect.
The etching droplet comprises alcohol.

【0018】請求項4に記載の半導体装置の製造方法
は、請求項2に記載の半導体装置の製造方法であって、
前記工程(a)は、前記半導体酸化膜に窪みを形成する工
程であり、前記工程(b)は、前記半導体層を前記半導体
酸化膜上に堆積させる工程である。
A method of manufacturing a semiconductor device according to a fourth aspect is the method of manufacturing a semiconductor device according to the second aspect,
The step (a) is a step of forming a depression in the semiconductor oxide film, and the step (b) is a step of depositing the semiconductor layer on the semiconductor oxide film.

【0019】請求項5に記載の半導体装置の製造方法
は、請求項2に記載の半導体装置の製造方法であって、
前記半導体酸化膜は前記半導体層の前記表面に形成され
たものであり、前記工程(a)は、前記半導体酸化膜に貫
通孔を形成する工程であり、前記工程(b)は、前記半導
体酸化膜をマスクとして前記半導体層を部分的に除去す
る工程である。
According to a fifth aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising the steps of:
The semiconductor oxide film is formed on the surface of the semiconductor layer, the step (a) is a step of forming a through hole in the semiconductor oxide film, and the step (b) is a step of forming the semiconductor oxide film. This is a step of partially removing the semiconductor layer using the film as a mask.

【0020】請求項6に記載の半導体装置の製造方法
は、請求項4または請求項5に記載の半導体装置の製造
方法であって、前記工程(c)よりも前に行われる、 (e)
前記半導体酸化膜をレジスト膜を用いて部分的に被覆す
る工程を更に備える。
A method for manufacturing a semiconductor device according to claim 6 is the method for manufacturing a semiconductor device according to claim 4 or 5, wherein the method is performed before the step (c).
The method further includes a step of partially covering the semiconductor oxide film with a resist film.

【0021】請求項7に記載の半導体装置の製造方法
は、請求項1、請求項4または請求項5に記載の半導体
装置の製造方法であって、前記半導体酸化膜及び前記エ
ッチングガスはそれぞれ、酸化シリコン及びフッ化水素
を含んでなる。
According to a seventh aspect of the present invention, in the method of manufacturing a semiconductor device according to the first, fourth, or fifth aspect, the semiconductor oxide film and the etching gas are It comprises silicon oxide and hydrogen fluoride.

【0022】請求項8に記載の半導体装置の製造装置
は、エッチング用のガス及び蒸気を導通する導入管と、
導出管と、半導体酸化膜が載置され温度制御自在である
載置台を有し、前記導入管及び前記導出管を繋がれてい
る隔離容器とを備える。
[0022] In the semiconductor device manufacturing apparatus according to the present invention, an introduction pipe for conducting an etching gas and a vapor is provided;
An outlet tube and an isolation container having a mounting table on which a semiconductor oxide film is mounted and whose temperature can be controlled, and which connects the inlet tube and the outlet tube.

【0023】[0023]

【発明の実施の形態】BEST MODE FOR CARRYING OUT THE INVENTION

実施の形態1.まず、本実施の形態においては、粗面化
された半導体層を有する半導体装置を製造するために必
要となる、半導体酸化膜を部分的に除去する方法につい
て示す。部分的に除去された半導体酸化膜を用いて表面
が粗面化された半導体層を得る方法については、実施の
形態3以降において説明を行うものとする。従来技術と
同一の構成、構造には同一の参照符号を付す。
Embodiment 1 FIG. First, in this embodiment, a method for partially removing a semiconductor oxide film, which is necessary for manufacturing a semiconductor device having a roughened semiconductor layer, will be described. A method for obtaining a semiconductor layer whose surface is roughened using a partially removed semiconductor oxide film will be described in Embodiment 3 and thereafter. The same configurations and structures as those of the prior art are denoted by the same reference numerals.

【0024】図1は、本実施の形態に従う製造装置の構
造を例示する断面図である。密閉することが可能である
チャンバ7にはガス導入管1から気体が流入される。チ
ャンバ7内の気体は真空ポンプ4によって排気配管3か
ら排出される。
FIG. 1 is a sectional view illustrating the structure of a manufacturing apparatus according to the present embodiment. Gas is introduced from the gas introduction pipe 1 into the chamber 7 that can be sealed. The gas in the chamber 7 is exhausted from the exhaust pipe 3 by the vacuum pump 4.

【0025】チャンバ7内にはサセプタ8が備えられて
いる。サセプタ8にはコイル状のヒータ9と冷却水が導
通する冷却管2とが備えられており、ヒータ9と冷却水
とによってサセプタ8の温度を所望に制御することが可
能となっている。
A susceptor 8 is provided in the chamber 7. The susceptor 8 is provided with a coil-shaped heater 9 and a cooling pipe 2 through which cooling water is conducted, so that the temperature of the susceptor 8 can be controlled as desired by the heater 9 and the cooling water.

【0026】ガス導入管1はチャンバ7内のシャワー状
ヘッド5に繋げられている。ガス導入管1からチャンバ
7内へと導入された気体は、サセプタ8上に載置され
た、表面に酸化膜を備えるウェーハ6へと均一に噴霧さ
れる。
The gas introduction pipe 1 is connected to a shower head 5 in a chamber 7. The gas introduced from the gas introduction pipe 1 into the chamber 7 is uniformly sprayed onto the wafer 6 mounted on the susceptor 8 and having an oxide film on the surface.

【0027】図1に示される製造装置を用いる酸化膜の
部分的な除去方法について、図2〜図5を用いて説明を
行う。勿論、図1に示される製造装置を用いてのみ本発
明の酸化膜の部分的な除去方法が実現されるわけではな
い。図2〜図5は、酸化膜の部分的な除去方法を工程順
に例示する断面図である。
A method of partially removing an oxide film using the manufacturing apparatus shown in FIG. 1 will be described with reference to FIGS. Of course, the method for partially removing an oxide film according to the present invention is not realized only by using the manufacturing apparatus shown in FIG. 2 to 5 are cross-sectional views illustrating a method of partially removing the oxide film in the order of steps.

【0028】まず、図2に示されるように、シリコン基
板100とこれの表面上に形成されたシリコン酸化膜で
ある酸化膜101とを備えるウェーハ6をサセプタ8上
に載置する。シリコン基板100の表面には回路が集積
されていても良い。
First, as shown in FIG. 2, a wafer 6 having a silicon substrate 100 and an oxide film 101 which is a silicon oxide film formed on the surface of the silicon substrate 100 is placed on the susceptor 8. Circuits may be integrated on the surface of the silicon substrate 100.

【0029】次に、図3に示されるように、酸化膜10
1上に水滴102を形成する。水滴102には、溶解し
た際に酸化膜101をエッチングする作用を有するHF
(フッ化水素)が溶解している。水滴102は、ガス導
入管1からチャンバ7内へと送り込まれた、HFの溶け
込んだ水蒸気が酸化膜101表面において結露したもの
である。
Next, as shown in FIG.
1, a water droplet 102 is formed. HF having an action of etching the oxide film 101 when dissolved is added to the water droplet 102.
(Hydrogen fluoride) is dissolved. The water droplets 102 are formed by condensation of HF-dissolved water vapor, which has been sent from the gas introduction pipe 1 into the chamber 7, on the surface of the oxide film 101.

【0030】酸化膜101の表面の温度が水蒸気の沸点
よりも低い場合には、水蒸気は結露して水滴102とな
る。水滴102が所望の大きさ及び個数になった時点
で、水蒸気の供給をストップする。図4に示されるよう
に、HFを含む水滴102は酸化膜101をエッチング
して穴101hを形成する。エッチングによって酸化膜
101が除去された量が所望となった時点でチャンバ7
からウェーハ6を取り出し、水洗によって水滴102を
取り去る。
When the temperature of the surface of oxide film 101 is lower than the boiling point of water vapor, the water vapor condenses to form water droplets 102. When the water droplets 102 have a desired size and number, supply of steam is stopped. As shown in FIG. 4, the water droplet 102 containing HF etches the oxide film 101 to form a hole 101h. When the amount of oxide film 101 removed by etching becomes desired, chamber 7
, And the water droplets 102 are removed by washing with water.

【0031】以上の工程によって、図5に示される、穴
101hによって表面が粗面化された酸化膜101が得
られる。サセプタ8によって酸化膜102の温度を所望
に設定することが可能であるので、結露の状態が所望に
得られ、穴101hの大きさ及び単位面積当たりの個数
を所望に制御することが可能となる。以下にその構成を
詳細に説明するが、簡便のために単位面積当たりの個数
を「密度」として以下に参照する。
Through the above steps, an oxide film 101 whose surface is roughened by the holes 101h shown in FIG. 5 is obtained. Since the temperature of the oxide film 102 can be set as desired by the susceptor 8, the state of dew condensation can be obtained as desired, and the size and the number of holes 101h per unit area can be controlled as desired. . The configuration will be described in detail below, but the number per unit area is referred to as “density” below for simplicity.

【0032】酸化膜102の温度を比較的低くした場合
には水蒸気の結露が速く進行する。このとき、水滴10
2の大きさは大きく、密度は小さくなる。従って、エッ
チングによる穴101hは、大きさは大きく、個数は少
なくなる。一方、酸化膜101の温度が比較的高い場合
には水蒸気の結露は遅く進行し、水滴102は大きさは
比較的小さく、密度は比較的大きくなる。これによっ
て、穴101hの大きさは小さく、個数は多くなる。
When the temperature of the oxide film 102 is relatively low, the dew condensation of water vapor proceeds rapidly. At this time, water drops 10
The size of 2 is large and the density is small. Therefore, the holes 101h formed by etching have a large size and a small number. On the other hand, when the temperature of the oxide film 101 is relatively high, dew condensation of water vapor proceeds slowly, and the size of the water droplet 102 is relatively small and the density is relatively large. Thereby, the size of the hole 101h is small, and the number is large.

【0033】まとめると、ガス導入管1から供給され
る、水蒸気を含むガスの温度及び密度と、冷却管2及び
ヒータ9を備えるサセプタ8の温度とを制御することに
よって、酸化膜101の粗面化の度合いが制御される。
従って、所望に酸化膜101の粗面化を行うことが可能
となり、実施の形態3以降において説明するように、所
望の容量を持つキャパシタが得られる。
In summary, by controlling the temperature and density of the gas containing water vapor supplied from the gas introduction pipe 1 and the temperature of the susceptor 8 including the cooling pipe 2 and the heater 9, the rough surface of the oxide film 101 is controlled. The degree of transformation is controlled.
Therefore, the oxide film 101 can be roughened as desired, and a capacitor having a desired capacitance can be obtained as described in the third and subsequent embodiments.

【0034】ガス導入管1から供給される水蒸気にHF
が含まれる場合について説明を行ったが、HCL又はH
Br等のハロゲン化水素を用いることも原理的には可能
である。しかし、HFは水に溶け込んだ際にエッチング
作用が大きく、また酸化シリコンのエッチングに用いら
れるものとしては最も一般的であり入手が容易である。
従って、HFを用いることによって酸化膜を速やかに除
去することが可能となり、効率が上がる。
HF is added to the steam supplied from the gas introduction pipe 1.
Has been described, but HCL or H
In principle, it is also possible to use hydrogen halide such as Br. However, HF has a large etching action when dissolved in water, and is the most common and easily available for etching silicon oxide.
Therefore, the use of HF makes it possible to quickly remove the oxide film, thereby increasing the efficiency.

【0035】実施の形態2.本実施の形態においては、
実施の形態1における半導体酸化膜の部分的除去を、更
に精度良く行うことが可能である方法を示す。以下、既
に説明の行われたものと同一の構成、構造には同一の参
照符号を付し、説明は省略する。
Embodiment 2 In the present embodiment,
A method by which partial removal of a semiconductor oxide film in Embodiment 1 can be performed with higher accuracy will be described. Hereinafter, the same configurations and structures as those already described have the same reference characters allotted, and description thereof will not be repeated.

【0036】図6及び図7は、本実施の形態に従う酸化
膜の部分的な除去方法を工程順に例示する断面図であ
る。図6に示される構成は、図3に示される構成の水滴
102が水滴102aに置き換えられたものである。他
の構成は図3及び図6において共通している。図3に示
される構成の水滴102はHFを含んでいるが、図6に
示される水滴102aはHFを含んでいないことが両図
に示される構成の相違点である。
FIGS. 6 and 7 are sectional views illustrating a method of partially removing an oxide film according to the present embodiment in the order of steps. The configuration shown in FIG. 6 is obtained by replacing the water droplet 102 having the configuration shown in FIG. 3 with a water droplet 102a. Other configurations are common in FIGS. 3 and 6. The water droplet 102 having the structure shown in FIG. 3 contains HF, but the water droplet 102a shown in FIG. 6 does not contain HF, which is a difference between the structures shown in FIGS.

【0037】図1に示されるガス導入管1から供給する
水蒸気にHFを含ませないことによって、水滴102a
は得られる。HFを含まないので、水滴102aは図6
の状態においては酸化膜101のエッチングは行わな
い。
By not including HF in the steam supplied from the gas introduction pipe 1 shown in FIG.
Is obtained. Since HF is not included, the water droplet 102a
In this state, the oxide film 101 is not etched.

【0038】水蒸気が酸化膜101上において所望の大
きさ及び密度にて結露した頃合を見計らい、水蒸気の供
給を止め、代わりにガス導入管1からHFガスを供給す
る。HFガスは水滴102aへと図7に示されるように
溶解する。これによって水滴102aはエッチング作用
を有し、図4に示されるように酸化膜101が部分的に
除去されていく。
When the water vapor has condensed on the oxide film 101 at a desired size and density, the supply of the water vapor is stopped, and the HF gas is supplied from the gas inlet pipe 1 instead. The HF gas dissolves into the water droplet 102a as shown in FIG. As a result, the water droplet 102a has an etching action, and the oxide film 101 is partially removed as shown in FIG.

【0039】本実施の形態の酸化膜の部分的除去方法に
おいては、水滴102aが所望の条件にて形成された後
に水滴102aにエッチング力を持たせることが可能で
ある。従って、HFガスの水滴102aへの溶解の量及
び速さを把握することによって、穴101hの大きさ及
び密度を実施の形態1よりも更に精度良く制御すること
が可能となる。
In the method for partially removing an oxide film according to the present embodiment, it is possible to impart an etching force to water droplet 102a after water droplet 102a is formed under desired conditions. Therefore, the size and density of the hole 101h can be controlled with higher accuracy than in the first embodiment by grasping the amount and speed of dissolution of the HF gas in the water droplet 102a.

【0040】実施の形態3.図8〜図11は、本実施の
形態に従う、第1のキャパシタの製造方法を工程順に例
示する断面図である。図8に示されるウェーハのシリコ
ン基板200及び酸化膜201は、図2に示される実施
の形態1のシリコン基板100及び酸化膜101と同様
の構成を有している。酸化膜201の表面は、粗面化を
行うべき部分を除き、周知の写真製版技術に従うフォト
レジスト202によって被覆されている。
Embodiment 3 8 to 11 are cross-sectional views illustrating a method for manufacturing the first capacitor according to the present embodiment in the order of steps. The silicon substrate 200 and the oxide film 201 of the wafer shown in FIG. 8 have the same configurations as the silicon substrate 100 and the oxide film 101 of the first embodiment shown in FIG. The surface of the oxide film 201 is covered with a photoresist 202 according to a well-known photoengraving technique except for a part to be roughened.

【0041】次に、図9に示されるように、実施の形態
1又は実施の形態2に記載の方法によって、酸化膜20
1の表面のうちフォトレジスト202によって被覆され
ていない部分に穴201hを穿つ。
Next, as shown in FIG. 9, the oxide film 20 is formed by the method described in the first or second embodiment.
A hole 201h is formed in a portion of the surface of the substrate 1 not covered by the photoresist 202.

【0042】引き続き、フォトレジスト202を除去し
た後に図9に示されるウェーハ上にポリシリコン膜を一
面に堆積し、ポリシリコンのパターニングを行う。図1
0は、パターニングによって形成された下層ポリシリコ
ン電極203a,203bを有するウェーハの構造を例
示する断面図である。下層ポリシリコン電極203a,
203bは、酸化膜201の表面のうち粗面化が行われ
た部分と行われていない部分とにそれぞれ形成されてい
る。
Subsequently, after removing the photoresist 202, a polysilicon film is deposited on the entire surface of the wafer shown in FIG. 9, and the polysilicon is patterned. FIG.
Reference numeral 0 is a cross-sectional view illustrating the structure of a wafer having lower polysilicon electrodes 203a and 203b formed by patterning. The lower polysilicon electrode 203a,
203b is formed on a part of the surface of the oxide film 201 which has been roughened and a part which has not been roughened.

【0043】堆積されて形成された下層ポリシリコン電
極203aの形状は穴201hの存在によってうねって
おり、その表面は凹凸を有する。即ち、下層ポリシリコ
ン電極203aは粗面化されている。一方、下層ポリシ
リコン電極203bは、酸化膜201の表面のうち平滑
な部分上に堆積され形成されたものであるので、粗面化
されてはいない。
The shape of the lower polysilicon electrode 203a formed by deposition is undulating due to the presence of the hole 201h, and its surface has irregularities. That is, the lower polysilicon electrode 203a is roughened. On the other hand, lower polysilicon electrode 203b is not roughened because it is deposited and formed on a smooth part of the surface of oxide film 201.

【0044】引き続き、図11に示されるように、Si
N(窒化シリコン)等である誘電体膜204a,204
bと、上層ポリシリコン電極205a,205bとをそ
れぞれ下層ポリシリコン電極203a,203b上に形
成する。これらの形成は、膜の形成及びパターニングに
よって成される。
Subsequently, as shown in FIG.
Dielectric films 204a and 204 made of N (silicon nitride) or the like
b and upper polysilicon electrodes 205a and 205b are formed on the lower polysilicon electrodes 203a and 203b, respectively. These are formed by film formation and patterning.

【0045】下層ポリシリコン電極203aは粗面化さ
れているので、その形状が誘電体膜204aの形状に反
映され、上層ポリシリコン電極205aの表面のうち誘
電体膜204aに接触する部分も粗面化されている。一
方、下層ポリシリコン電極203bはその形状が平滑で
あるので、上層ポリシリコン電極205bの表面のうち
誘電体膜204bに接触する部分も平滑である。
Since the lower polysilicon electrode 203a is roughened, its shape is reflected on the shape of the dielectric film 204a, and the portion of the surface of the upper polysilicon electrode 205a that contacts the dielectric film 204a is also rough. Has been On the other hand, since the lower polysilicon electrode 203b has a smooth shape, a portion of the surface of the upper polysilicon electrode 205b that contacts the dielectric film 204b is also smooth.

【0046】以上の構成から明らかなように、酸化膜2
01のうち、図9に示されるフォトレジスト202によ
って被覆されていなかった部分には、電極の表面が粗面
化されているキャパシタ(粗面キャパシタとして以下に
参照する)が形成される。一方、フォトレジスト202
によって被覆されてた部分は、電極の表面が平滑である
キャパシタ(平滑キャパシタ)となる。キャパシタの引
き出し電極は図面に対して垂直である方向に沿って存在
しており、図示されていない。
As is apparent from the above configuration, the oxide film 2
In the portion of the electrode 01 that is not covered with the photoresist 202 shown in FIG. 9, a capacitor whose electrode surface is roughened (hereinafter referred to as a roughened capacitor) is formed. On the other hand, the photoresist 202
The portion covered by the above becomes a capacitor (smoothing capacitor) having a smooth electrode surface. The extraction electrode of the capacitor exists along a direction perpendicular to the drawing and is not shown.

【0047】本実施の形態のキャパシタの製造方法にお
いては、粗面キャパシタと平滑キャパシタとを同一のウ
ェーハ上に形成することが可能である。従って、ウェー
ハ上の面積の割り当てがキャパシタ毎に定まっている際
にも、誘電体膜の膜厚等の条件を変えることなく様々な
容量を有する複数のキャパシタを製造することが可能と
なる。
In the method of manufacturing a capacitor according to the present embodiment, it is possible to form a rough surface capacitor and a smoothing capacitor on the same wafer. Therefore, even when the allocation of the area on the wafer is determined for each capacitor, a plurality of capacitors having various capacitances can be manufactured without changing the conditions such as the thickness of the dielectric film.

【0048】具体的には、キャパシタの電極の表面の粗
面化を行うか行わないか、及び粗面化を行う際には粗面
化の度合いをどの程度にするかを決定することによっ
て、ある一定面積を占有するキャパシタの容量を所望に
変更することが可能となる。
Specifically, by determining whether or not the surface of the electrode of the capacitor is to be roughened, and by determining the degree of the surface roughening when the surface is roughened, The capacitance of a capacitor occupying a certain area can be changed as desired.

【0049】実施の形態4.実施の形態3で説明される
第1の製造方法においては、酸化膜を粗面化し、この形
状を利用して下部の電極、誘電体膜及び上部の電極を順
に粗面化することを行う。本実施の形態においては、部
分的に除去された酸化膜をマスクとしてこの酸化膜の直
下に存在する下部の電極たるポリシリコンを粗面化し、
誘電体膜及び上部の電極を粗面化する第2の製造方法に
ついて示す。
Embodiment 4 In the first manufacturing method described in the third embodiment, the oxide film is roughened, and the lower electrode, the dielectric film, and the upper electrode are sequentially roughened using this shape. In the present embodiment, the partially removed oxide film is used as a mask to roughen the polysilicon which is a lower electrode existing immediately below the oxide film,
A second manufacturing method for roughening the dielectric film and the upper electrode will be described.

【0050】図12〜図18は、本実施の形態に従う、
キャパシタの製造方法を工程順に例示する断面図であ
る。図12に示されるウェーハは、シリコン基板300
上に層間絶縁膜301、ポリシリコン膜302及び酸化
膜303が順に積層されている構造を有する。
FIG. 12 to FIG.
It is sectional drawing which illustrates the manufacturing method of a capacitor in order of a process. The wafer shown in FIG.
It has a structure in which an interlayer insulating film 301, a polysilicon film 302, and an oxide film 303 are sequentially stacked thereon.

【0051】次に、図12に示されるウェーハに対して
パターニングを施す。図13は、下層ポリシリコン電極
302a,302b及び酸化膜303a,303bを備
えるウェーハの構造を例示する断面図である。下層ポリ
シリコン電極302a,302b及び酸化膜303a,
303bは、ポリシリコン膜302及び酸化膜303が
パターニングされて形成されたものである。
Next, patterning is performed on the wafer shown in FIG. FIG. 13 is a cross-sectional view illustrating the structure of a wafer including lower polysilicon electrodes 302a and 302b and oxide films 303a and 303b. Lower polysilicon electrodes 302a, 302b and oxide films 303a,
303b is formed by patterning the polysilicon film 302 and the oxide film 303.

【0052】以下においては、下層ポリシリコン電極3
02aは粗面化されるべき電極であり、下層ポリシリコ
ン電極302bは粗面化されない電極であるものとして
説明を行う。
In the following, the lower polysilicon electrode 3
In the following description, 02a is an electrode to be roughened, and lower polysilicon electrode 302b is an electrode that is not roughened.

【0053】図12に示される工程に引き続き、図13
に示されるウェーハに対してフォトレジストを形成す
る。図14は、フォトレジスト304が形成されたウェ
ーハの構造を例示する断面図である。粗面化されない下
層ポリシリコン電極302b上の酸化膜303bはフォ
トレジスト304によって完全に被覆されているが、粗
面化されるべき下層ポリシリコン電極302a上の酸化
膜303aはフォトレジスト304によって部分的に露
出を許されている。
Following the process shown in FIG. 12, FIG.
A photoresist is formed on the wafer shown in FIG. FIG. 14 is a cross-sectional view illustrating the structure of the wafer on which the photoresist 304 has been formed. The oxide film 303b on the lower polysilicon electrode 302b that is not roughened is completely covered with the photoresist 304, but the oxide film 303a on the lower polysilicon electrode 302a to be roughened is partially formed by the photoresist 304. Exposure is allowed.

【0054】引き続き、酸化膜303aのうちフォトレ
ジスト304によって露出を許されている部分を、実施
の形態1又は実施の形態2に記載の方法によって部分的
に除去する。図15は、下層ポリシリコン電極302a
の表面を部分的に露出する露出孔303hが形成された
ウェーハの構造を例示する断面図である。
Subsequently, a portion of the oxide film 303a that is allowed to be exposed by the photoresist 304 is partially removed by the method described in the first or second embodiment. FIG. 15 shows a lower polysilicon electrode 302a.
FIG. 11 is a cross-sectional view illustrating a structure of a wafer in which an exposed hole 303h that partially exposes the surface of the wafer is formed.

【0055】引き続き、露出孔303hを有する酸化膜
303aをマスクとして、ポリシリコンの選択的なエッ
チングを弗酸等を用いて行う。すると、図16に示され
るように、下層ポリシリコン電極302aのうち露出孔
303hによって露出される部分が除去される。勿論、
フォトレジスト304によって被覆されている酸化膜3
03b下の下層ポリシリコン電極302bは除去されな
い。
Subsequently, using the oxide film 303a having the exposed holes 303h as a mask, the polysilicon is selectively etched using hydrofluoric acid or the like. Then, as shown in FIG. 16, a portion of lower polysilicon electrode 302a exposed by exposure hole 303h is removed. Of course,
Oxide film 3 covered with photoresist 304
The lower polysilicon electrode 302b below 03b is not removed.

【0056】引き続き、フォトレジスト304及び酸化
膜303a,303bを除去する。図17は、それぞれ
の表面が露出されている下層ポリシリコン電極302
a,302bを備えるウェーハの構造を例示する断面図
である。下層ポリシリコン電極302aは表面が粗面化
されており、下層ポリシリコン電極302bの表面は平
滑である。
Subsequently, the photoresist 304 and the oxide films 303a and 303b are removed. FIG. 17 shows a lower polysilicon electrode 302 whose surface is exposed.
FIG. 3 is a cross-sectional view illustrating a structure of a wafer including a and b. The surface of lower polysilicon electrode 302a is roughened, and the surface of lower polysilicon electrode 302b is smooth.

【0057】誘電体及びポリシリコンの成膜及びパター
ニングを経て、図18に例示される構造が得られる。下
層ポリシリコン電極302a上には誘電体膜305a及
び上層ポリシリコン電極306aが、下層ポリシリコン
電極302b上には誘電体膜305b及び上層ポリシリ
コン電極306bがそれぞれ積層されている。
The structure illustrated in FIG. 18 is obtained through the film formation and patterning of the dielectric and polysilicon. A dielectric film 305a and an upper polysilicon electrode 306a are laminated on the lower polysilicon electrode 302a, and a dielectric film 305b and an upper polysilicon electrode 306b are laminated on the lower polysilicon electrode 302b, respectively.

【0058】誘電体膜305a及び上層ポリシリコン電
極306aは、表面が粗面化された下層ポリシリコン膜
302aによってその形状が決定される。従って、下層
ポリシリコン電極302a、誘電体膜305a及び上層
ポリシリコン電極306aによって粗面キャパシタが構
成される。一方、下層ポリシリコン電極302b、誘電
体膜305b及び上層ポリシリコン電極306bによっ
て平滑キャパシタが構成される。
The shapes of the dielectric film 305a and the upper polysilicon electrode 306a are determined by the roughened lower polysilicon film 302a. Therefore, the lower-layer polysilicon electrode 302a, the dielectric film 305a, and the upper-layer polysilicon electrode 306a constitute a rough-surface capacitor. On the other hand, the lower polysilicon electrode 302b, the dielectric film 305b, and the upper polysilicon electrode 306b form a smoothing capacitor.

【0059】本実施の形態で説明される第2の製造方法
においては、実施の形態3で説明される第1の製造方法
と同様に、粗面キャパシタと平滑キャパシタとを同時に
形成することが可能である。尚、本実施の形態で説明さ
れる第2の製造方法の方が、実施の形態3で説明される
第1の製造方法と比較して、下層ポリシリコン電極30
2aの部分的なエッチングを行う図16の工程の分だけ
手間を要する。しかし、実施の形態5において説明する
ように、本実施の形態で説明される第2の製造方法は電
極が3次元的である場合にも好適に対応することが可能
である。
In the second manufacturing method described in the present embodiment, as in the first manufacturing method described in the third embodiment, a rough surface capacitor and a smoothing capacitor can be simultaneously formed. It is. The second manufacturing method described in the present embodiment is different from the first manufacturing method described in the third embodiment in that the lower polysilicon electrode 30
The process of FIG. 16 for performing the partial etching of 2a requires time and effort. However, as described in the fifth embodiment, the second manufacturing method described in the present embodiment can suitably cope with a case where the electrodes are three-dimensional.

【0060】実施の形態5.本実施の形態においては、
実施の形態4で説明される第2の製造方法を3次元的な
電極の粗面化に用いることについて示す。図19〜図2
3は、実施の形態4で説明される第2の製造方法を円筒
型の粗面キャパシタの製造に用いる例を工程順に示す断
面図である。
Embodiment 5 FIG. In the present embodiment,
The use of the second manufacturing method described in the fourth embodiment for three-dimensional electrode surface roughening will be described. 19 to 2
FIG. 3 is a cross-sectional view showing an example in which the second manufacturing method described in the fourth embodiment is used for manufacturing a cylindrical rough surface capacitor in the order of steps.

【0061】まず、図19に示されるような、ストレー
ジノードと呼ばれる円筒型の下層ポリシリコン電極40
1を層間絶縁膜400上に形成する。下層ポリシリコン
電極401は、層間絶縁膜400上において断面が横に
寝ているコの字形状である。
First, as shown in FIG. 19, a cylindrical lower polysilicon electrode 40 called a storage node is provided.
1 is formed on the interlayer insulating film 400. The lower polysilicon electrode 401 has a U-shape in which a cross section lies on the interlayer insulating film 400.

【0062】次に、図12に示される工程と同様に、下
層ポリシリコン電極401の表面を薄く酸化する。図2
0は、表面が酸化された下層ポリシリコン電極401の
構造を例示する断面図である。
Next, similarly to the step shown in FIG. 12, the surface of lower polysilicon electrode 401 is thinly oxidized. FIG.
0 is a cross-sectional view illustrating the structure of the lower polysilicon electrode 401 whose surface has been oxidized.

【0063】引き続き、図21に示されるように、下層
ポリシリコン電極401の酸化された表面上に水滴10
2aを形成する。水滴102aにHFを溶かし込み酸化
膜を部分的に除去した後に、図16に示される工程と同
様に下層ポリシリコン電極401のポリシリコンを部分
的に除去する。弗酸に対して耐性のある材料を層間絶縁
膜400として用いることによって、層間絶縁膜400
の表面が粗面化されることは回避される。また、層間絶
縁膜400を酸化シリコンによって得ている場合には、
図21に示される工程において、層間絶縁膜の表面をフ
ォトレジストによって被覆すれば良い。
Subsequently, as shown in FIG. 21, a water droplet 10 is placed on the oxidized surface of lower polysilicon electrode 401.
2a is formed. After dissolving HF in the water droplet 102a to partially remove the oxide film, the polysilicon of the lower polysilicon electrode 401 is partially removed as in the step shown in FIG. By using a material resistant to hydrofluoric acid as the interlayer insulating film 400, the interlayer insulating film 400
Is prevented from being roughened. When the interlayer insulating film 400 is made of silicon oxide,
In the step shown in FIG. 21, the surface of the interlayer insulating film may be covered with a photoresist.

【0064】下層ポリシリコン電極401の表面の酸化
膜を除去すると、図22に示される、表面が粗面化され
た下層ポリシリコン電極401が得られる。この後に誘
電体膜402及び上層ポリシリコン電極403を下層ポ
リシリコン電極401上に順に形成する。図23は、下
層ポリシリコン電極401、誘電体膜402及び上層ポ
リシリコン電極403によって構成される粗面キャパシ
タの構造を例示する断面図である。
When the oxide film on the surface of lower polysilicon electrode 401 is removed, lower polysilicon electrode 401 whose surface is roughened as shown in FIG. 22 is obtained. Thereafter, a dielectric film 402 and an upper polysilicon electrode 403 are sequentially formed on the lower polysilicon electrode 401. FIG. 23 is a cross-sectional view illustrating the structure of a rough surface capacitor constituted by a lower polysilicon electrode 401, a dielectric film 402, and an upper polysilicon electrode 403.

【0065】次に、厚膜スタック型の粗面キャパシタの
場合について説明を行う。図24〜図26は、実施の形
態4で説明される第2の製造方法によって厚膜スタック
型の粗面キャパシタを製造する例を工程順に示す断面図
である。図24〜図26と図19〜図23とにおいてそ
れぞれ例示される製造方法は、実質的に同一である。
Next, the case of a thick film stack type rough surface capacitor will be described. 24 to 26 are cross-sectional views illustrating an example of manufacturing a thick-film stack type rough surface capacitor by the second manufacturing method described in the fourth embodiment in the order of steps. The manufacturing methods illustrated in FIGS. 24 to 26 and FIGS. 19 to 23 are substantially the same.

【0066】まず、図24に示されるような、芯電極と
呼ばれる厚膜の下層ポリシリコン電極501を備えた層
間絶縁膜500を用意する。次に、図20及び図21に
示される工程と同様にして、下層ポリシリコン電極を部
分的に除去する。図25は、粗面化された下層ポリシリ
コン電極の構造を例示する断面図である。誘電体膜50
2及び上層ポリシリコン電極503を順次形成して、図
26に示される厚膜スタック型の粗面キャパシタが得ら
れる。
First, as shown in FIG. 24, an interlayer insulating film 500 having a thick lower polysilicon electrode 501 called a core electrode is prepared. Next, as in the steps shown in FIGS. 20 and 21, the lower polysilicon electrode is partially removed. FIG. 25 is a cross-sectional view illustrating the structure of the roughened lower polysilicon electrode. Dielectric film 50
By sequentially forming the second and upper polysilicon electrodes 503, the thick-film stacked type rough surface capacitor shown in FIG. 26 is obtained.

【0067】実施の形態3で説明される第1の製造方法
を用いて3次元的な電極の粗面化を行う場合について考
察する。この方法においては、粗面化された酸化膜の形
状を利用して、この酸化膜上に堆積された下層ポリシリ
コン電極、誘電体膜及び上層ポリシリコン電極に湾曲を
持たせる。従って、例えば図23に示されるようなスタ
ック型のポリシリコン電極を第1の製造方法を用いて得
ることは、実質的に不可能である。
Consider a case where three-dimensional electrode surface roughening is performed using the first manufacturing method described in the third embodiment. In this method, the lower polysilicon electrode, the dielectric film, and the upper polysilicon electrode deposited on the oxide film are curved by utilizing the shape of the roughened oxide film. Therefore, it is substantially impossible to obtain a stacked polysilicon electrode as shown in FIG. 23 by using the first manufacturing method.

【0068】従って、実施の形態4で説明される第2の
製造方法は、3次元的な電極を得る際に非常に有用な方
法であるといえる。
Therefore, it can be said that the second manufacturing method described in the fourth embodiment is a very useful method for obtaining a three-dimensional electrode.

【0069】実施の形態6.以上の説明においては水を
成分とする水蒸気を用いる場合であったが、IPA(イ
ソプロピルアルコール)等のアルコールを成分とする蒸
気を用い、HFを溶かし込んでも良い。アルコールは酸
化膜101に対して疎であるので、アルコール蒸気が結
露することによって得られる液滴は、同量の水の場合よ
りも少ない面積にて酸化膜101に接触することにな
る。
Embodiment 6 FIG. In the above description, water vapor as a component is used, but HF may be dissolved using a vapor as a component such as IPA (isopropyl alcohol). Since alcohol is sparse with respect to the oxide film 101, droplets obtained by condensation of alcohol vapor come into contact with the oxide film 101 with a smaller area than in the case of the same amount of water.

【0070】従って、高集積化される半導体装置のキャ
パシタを形成する際に穴101hの直径を微細にしなけ
ればならないときにも、アルコールを用いることによっ
て好適に対応することが可能となる。
Therefore, even when the diameter of the hole 101h must be made fine when forming a capacitor of a highly integrated semiconductor device, it is possible to suitably cope with the use of alcohol.

【0071】[0071]

【発明の効果】請求項1に記載の構成によれば、エッチ
ング液滴を半導体酸化膜の表面上に形成するという簡易
な方法によって、半導体層を粗面化して表面積を大きく
することが可能となる。従って、粗面化された半導体層
を電極として用いることによって、占有面積に対して容
量が大きいキャパシタが簡易に得られる。
According to the first aspect of the present invention, it is possible to increase the surface area by roughening the semiconductor layer by a simple method of forming etching droplets on the surface of the semiconductor oxide film. Become. Therefore, by using the roughened semiconductor layer as an electrode, a capacitor having a large capacitance with respect to the occupied area can be easily obtained.

【0072】請求項2に記載の構成によれば、液滴を所
望の大きさ及び個数にて形成した後にエッチングガスを
溶解させることによって半導体酸化膜を部分的に除去す
ることが可能となる。これによって、半導体酸化膜の除
去の制御が簡易かつ確実になる。
According to the second aspect of the present invention, the semiconductor oxide film can be partially removed by dissolving the etching gas after forming droplets of a desired size and number. Thereby, the control of the removal of the semiconductor oxide film becomes simple and reliable.

【0073】請求項3に記載の構成によれば、半導体酸
化膜に対して疎であるアルコールを用いることによっ
て、液滴の半導体酸化膜の表面に対する接触面積を小さ
くすることが可能となる。これによって、半導体装置が
高集積されるものである場合にも好適に対応することが
可能となる。
According to the third aspect of the invention, by using alcohol which is sparse with respect to the semiconductor oxide film, it is possible to reduce the contact area of the droplet with the surface of the semiconductor oxide film. This makes it possible to suitably cope with a case where the semiconductor device is highly integrated.

【0074】請求項4及び請求項5に記載の構成によれ
ば、半導体層を半導体酸化膜上に堆積させる方法又は半
導体酸化膜をマスクとして半導体層を部分的に除去する
方法によって、請求項1に記載の半導体装置の製造方法
を実現することが可能となる。特に請求項5に記載の構
成は、半導体層の表面に半導体酸化膜を形成すれば良い
ので、立体的な電極を用いるキャパシタの製造にも適用
することが可能である。
According to the fourth and fifth aspects of the present invention, there is provided a method of depositing a semiconductor layer on a semiconductor oxide film or a method of partially removing the semiconductor layer using the semiconductor oxide film as a mask. Can be realized. In particular, the structure described in claim 5 can be applied to the manufacture of a capacitor using a three-dimensional electrode because a semiconductor oxide film may be formed on the surface of a semiconductor layer.

【0075】請求項6に記載の構成によれば、半導体酸
化膜のうち半導体層の表面が粗面化されるべき部分のみ
をレジスト膜によって被覆することによって、半導体集
積回路内に粗面化された半導体層を有するキャパシタと
有しないキャパシタとが同時に形成される。占有面積が
キャパシタ毎に割り当てられているときにも、粗面化の
成否によってキャパシタの容量が所望に変更できるとい
う利点が得られる。
According to the sixth aspect of the present invention, only the portion of the semiconductor oxide film where the surface of the semiconductor layer is to be roughened is covered with the resist film, whereby the semiconductor integrated circuit is roughened. A capacitor having a semiconductor layer and a capacitor having no semiconductor layer are simultaneously formed. Even when the occupied area is assigned to each capacitor, there is an advantage that the capacitance of the capacitor can be changed as desired depending on the success or failure of the surface roughening.

【0076】請求項7に記載の構成によれば、半導体集
積回路の製造において一般に用いられる酸化シリコン
を、同様に一般に用いられるフッ化水素を用いて部分的
に除去することが可能となる。従って、既存の材料を用
いて請求項4及び請求項5に記載の半導体装置の製造方
法を実現することが可能となる。更に、弗酸は酸化シリ
コンのエッチング作用が大きいので、請求項1に記載の
方法において、効率の良い半導体酸化膜の部分的除去
が、ひいては効率の良い半導体装置の製造が果たされ
る。
According to the structure described in claim 7, it is possible to partially remove silicon oxide generally used in the manufacture of a semiconductor integrated circuit by using hydrogen fluoride which is also generally used. Therefore, the method for manufacturing a semiconductor device according to the fourth and fifth aspects can be realized using existing materials. Furthermore, since hydrofluoric acid has a large etching effect on silicon oxide, in the method according to the first aspect of the present invention, efficient partial removal of the semiconductor oxide film is achieved, and furthermore, efficient production of a semiconductor device is achieved.

【0077】請求項8に記載の構成によれば、載置台の
温度並びにガス及び蒸気の流量を制御することによっ
て、半導体酸化膜上に形成される液滴の個数及び大きさ
を所望に得ることが可能となる。これによって、例えば
請求項2に記載の半導体装置の製造方法を請求項8に記
載の半導体装置の製造装置において行うことが可能とな
る。
According to the structure of the eighth aspect, by controlling the temperature of the mounting table and the flow rates of gas and vapor, the number and size of droplets formed on the semiconductor oxide film can be obtained as desired. Becomes possible. Thus, for example, the method of manufacturing a semiconductor device according to the second aspect can be performed by the apparatus for manufacturing a semiconductor device according to the eighth aspect.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 実施の形態1の製造装置の構造を例示する断
面図である。
FIG. 1 is a cross-sectional view illustrating a structure of a manufacturing apparatus according to a first embodiment;

【図2】 実施の形態1の酸化膜の部分的な除去方法を
工程順に例示する断面図である。
FIG. 2 is a cross-sectional view illustrating a method of partially removing an oxide film according to the first embodiment in the order of steps;

【図3】 実施の形態1の酸化膜の部分的な除去方法を
工程順に例示する断面図である。
FIG. 3 is a cross-sectional view illustrating a method of partially removing the oxide film according to the first embodiment in the order of steps;

【図4】 実施の形態1の酸化膜の部分的な除去方法を
工程順に例示する断面図である。
FIG. 4 is a cross-sectional view illustrating a method of partially removing the oxide film according to the first embodiment in the order of steps;

【図5】 実施の形態1の酸化膜の部分的な除去方法を
工程順に例示する断面図である。
FIG. 5 is a cross-sectional view illustrating a method of partially removing the oxide film according to the first embodiment in the order of steps;

【図6】 実施の形態2の酸化膜の部分的な除去方法を
工程順に例示する断面図である。
FIG. 6 is a cross-sectional view illustrating a method for partially removing the oxide film according to the second embodiment in the order of steps;

【図7】 実施の形態2の酸化膜の部分的な除去方法を
工程順に例示する断面図である。
FIG. 7 is a cross-sectional view illustrating a method of partially removing an oxide film according to a second embodiment in the order of steps;

【図8】 実施の形態3の第1のキャパシタの製造方法
を工程順に例示する断面図である。
FIG. 8 is a cross-sectional view illustrating a method for manufacturing the first capacitor according to the third embodiment in the order of steps;

【図9】 実施の形態3の第1のキャパシタの製造方法
を工程順に例示する断面図である。
FIG. 9 is a cross-sectional view illustrating a method for manufacturing the first capacitor of the third embodiment in the order of steps;

【図10】 実施の形態3の第1のキャパシタの製造方
法を工程順に例示する断面図である。
FIG. 10 is a cross-sectional view illustrating a method for manufacturing the first capacitor according to the third embodiment in the order of steps;

【図11】 実施の形態3の第1のキャパシタの製造方
法を工程順に例示する断面図である。
FIG. 11 is a cross-sectional view illustrating the method for manufacturing the first capacitor of the third embodiment in the order of steps;

【図12】 実施の形態4の第2のキャパシタの製造方
法を工程順に例示する断面図である。
FIG. 12 is a cross-sectional view illustrating a method for manufacturing the second capacitor according to the fourth embodiment in the order of steps;

【図13】 実施の形態4の第2のキャパシタの製造方
法を工程順に例示する断面図である。
FIG. 13 is a cross-sectional view illustrating a method for manufacturing the second capacitor according to the fourth embodiment in the order of steps;

【図14】 実施の形態4の第2のキャパシタの製造方
法を工程順に例示する断面図である。
FIG. 14 is a cross-sectional view illustrating a method for manufacturing the second capacitor according to the fourth embodiment in the order of steps;

【図15】 実施の形態4の第2のキャパシタの製造方
法を工程順に例示する断面図である。
FIG. 15 is a cross-sectional view illustrating a method for manufacturing the second capacitor according to the fourth embodiment in the order of steps;

【図16】 実施の形態4の第2のキャパシタの製造方
法を工程順に例示する断面図である。
FIG. 16 is a cross-sectional view illustrating a method for manufacturing the second capacitor according to the fourth embodiment in the order of steps;

【図17】 実施の形態4の第2のキャパシタの製造方
法を工程順に例示する断面図である。
FIG. 17 is a cross-sectional view illustrating a method for manufacturing the second capacitor according to the fourth embodiment in the order of steps;

【図18】 実施の形態4の第2のキャパシタの製造方
法を工程順に例示する断面図である。
FIG. 18 is a cross-sectional view illustrating the method for manufacturing the second capacitor in the fourth embodiment in the order of steps;

【図19】 実施の形態5のキャパシタの製造方法の一
例を工程順に示す断面図である。
FIG. 19 is a sectional view illustrating an example of the method of manufacturing the capacitor of the fifth embodiment in the order of steps.

【図20】 実施の形態5のキャパシタの製造方法の一
例を工程順に示す断面図である。
FIG. 20 is a sectional view illustrating an example of the method of manufacturing the capacitor of the fifth embodiment in the order of steps.

【図21】 実施の形態5のキャパシタの製造方法の一
例を工程順に示す断面図である。
FIG. 21 is a sectional view illustrating an example of the method of manufacturing the capacitor of the fifth embodiment in the order of steps.

【図22】 実施の形態5のキャパシタの製造方法の一
例を工程順に示す断面図である。
FIG. 22 is a sectional view illustrating an example of the method of manufacturing the capacitor in the fifth embodiment in the order of steps.

【図23】 実施の形態5のキャパシタの製造方法の一
例を工程順に示す断面図である。
FIG. 23 is a sectional view illustrating an example of the method of manufacturing the capacitor in the fifth embodiment in the order of steps.

【図24】 実施の形態5のキャパシタの製造方法の他
例を工程順に示す断面図である。
FIG. 24 is a sectional view illustrating another example of the method of manufacturing the capacitor according to the fifth embodiment in the order of steps;

【図25】 実施の形態5のキャパシタの製造方法の他
例を工程順に示す断面図である。
FIG. 25 is a sectional view illustrating another example of the method of manufacturing the capacitor of the fifth embodiment in the order of steps.

【図26】 実施の形態5のキャパシタの製造方法の他
例を工程順に示す断面図である。
FIG. 26 is a sectional view illustrating another example of the method of manufacturing the capacitor of the fifth embodiment in the order of steps;

【図27】 従来のキャパシタの製造方法を工程順に示
す断面図である。
FIG. 27 is a cross-sectional view showing a conventional method of manufacturing a capacitor in the order of steps.

【図28】 従来のキャパシタの製造方法を工程順に示
す断面図である。
FIG. 28 is a sectional view illustrating a conventional method of manufacturing a capacitor in the order of steps.

【図29】 従来のキャパシタの製造方法を工程順に示
す断面図である。
FIG. 29 is a cross-sectional view showing a conventional method of manufacturing a capacitor in the order of steps.

【図30】 従来のキャパシタの製造方法の問題点を示
す断面図である。
FIG. 30 is a cross-sectional view showing a problem of a conventional method for manufacturing a capacitor.

【図31】 従来のキャパシタの製造方法の問題点を示
す断面図である。
FIG. 31 is a cross-sectional view showing a problem of a conventional method for manufacturing a capacitor.

【符号の説明】 1 ガス導入管、2 冷却管、3 排気配管、4 真空
ポンプ、5 シャワー状ヘッド、6 ウェーハ、7 チ
ャンバ、8 サセプタ、9 ヒータ、100,200,
300 シリコン基板、101,201,303,30
3a,303b酸化膜、101h,202h 穴、10
2,102a 水滴、202,304フォトレジスト、
203a,203b,302a,302b,401,5
01下層ポリシリコン電極、204a,204b,30
5a,305b,402,502 誘電体膜、205
a,205b,306a,306b,403,503上
層ポリシリコン電極、301,400,500 層間絶
縁膜、302 ポリシリコン膜、303h 露出孔。
[Description of Signs] 1 gas introduction pipe, 2 cooling pipe, 3 exhaust pipe, 4 vacuum pump, 5 shower head, 6 wafer, 7 chamber, 8 susceptor, 9 heater, 100, 200,
300 silicon substrate, 101, 201, 303, 30
3a, 303b oxide film, 101h, 202h hole, 10
2,102a water droplet, 202,304 photoresist,
203a, 203b, 302a, 302b, 401, 5
01 lower polysilicon electrode, 204a, 204b, 30
5a, 305b, 402, 502 Dielectric film, 205
a, 205b, 306a, 306b, 403, 503 Upper polysilicon electrode, 301, 400, 500 interlayer insulating film, 302 polysilicon film, 303h Exposed hole.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 村岡 俊一 兵庫県伊丹市瑞原四丁目1番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内 (72)発明者 中村 正 兵庫県伊丹市瑞原四丁目1番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Shunichi Muraoka 4-1-1, Mizuhara, Itami-shi, Hyogo Ryoden Semiconductor System Engineering Co., Ltd. (72) Tadashi Nakamura 4-1-1, Mizuhara, Itami-shi, Hyogo Ryoden Semiconductor System Engineering Co., Ltd.

Claims (8)

【特許請求の範囲】[Claims] 【請求項1】 (a)表面上のエッチング液滴によって半
導体酸化膜を部分的に除去する工程と、 (b)前記半導体酸化膜を利用することによって、これに
接触している、表面が粗面化されている半導体層を形成
する工程とを備える、半導体装置の製造方法。
(A) a step of partially removing a semiconductor oxide film by etching droplets on a surface; and (b) a step of using the semiconductor oxide film to make a rough surface contact with the semiconductor oxide film. Forming a planarized semiconductor layer.
【請求項2】 請求項1に記載の半導体装置の製造方法
であって、前記エッチング液滴は、前記工程(a)よりも
前に行われる、 (c)前記半導体酸化膜の前記表面上に液滴を形成する工
程と、 (d)前記液滴にエッチングガスを溶解させる工程とによ
って生成される、半導体装置の製造方法。
2. The method of manufacturing a semiconductor device according to claim 1, wherein the etching droplet is performed before the step (a), and (c) the etching droplet is formed on the surface of the semiconductor oxide film. A method for manufacturing a semiconductor device, comprising: a step of forming a droplet; and (d) a step of dissolving an etching gas in the droplet.
【請求項3】 請求項1に記載の半導体装置の製造方法
であって、前記エッチング液滴はアルコールを含んでな
る、半導体装置の製造方法。
3. The method of manufacturing a semiconductor device according to claim 1, wherein the etching droplet contains alcohol.
【請求項4】 請求項2に記載の半導体装置の製造方法
であって、 前記工程(a)は、前記半導体酸化膜に窪みを形成する工
程であり、 前記工程(b)は、前記半導体層を前記半導体酸化膜上に
堆積させる工程である、半導体装置の製造方法。
4. The method for manufacturing a semiconductor device according to claim 2, wherein the step (a) is a step of forming a depression in the semiconductor oxide film, and the step (b) is a step of forming the semiconductor layer. Depositing a semiconductor device on the semiconductor oxide film.
【請求項5】 請求項2に記載の半導体装置の製造方法
であって、前記半導体酸化膜は前記半導体層の前記表面
に形成されたものであり、 前記工程(a)は、前記半導体酸化膜に貫通孔を形成する
工程であり、 前記工程(b)は、前記半導体酸化膜をマスクとして前記
半導体層を部分的に除去する工程である、半導体装置の
製造方法。
5. The method of manufacturing a semiconductor device according to claim 2, wherein said semiconductor oxide film is formed on said surface of said semiconductor layer, and said step (a) comprises: A method of manufacturing a semiconductor device, wherein the step (b) is a step of partially removing the semiconductor layer using the semiconductor oxide film as a mask.
【請求項6】 請求項4または請求項5に記載の半導体
装置の製造方法であって、前記工程(c)よりも前に行わ
れる、 (e)前記半導体酸化膜をレジスト膜を用いて部分的に被
覆する工程を更に備える、半導体装置の製造方法。
6. The method for manufacturing a semiconductor device according to claim 4, wherein the step (c) is performed before the step (c), and (e) the semiconductor oxide film is partially formed using a resist film. A method of manufacturing a semiconductor device, further comprising a step of covering the semiconductor device.
【請求項7】 請求項1、請求項4または請求項5に記
載の半導体装置の製造方法であって、 前記半導体酸化膜及び前記エッチングガスはそれぞれ、
酸化シリコン及びフッ化水素を含んでなる、半導体装置
の製造方法。
7. The method of manufacturing a semiconductor device according to claim 1, wherein the semiconductor oxide film and the etching gas are
A method for manufacturing a semiconductor device, comprising a silicon oxide and hydrogen fluoride.
【請求項8】 エッチング用のガス及び蒸気を導通する
導入管と、 導出管と、 半導体酸化膜が載置され温度制御自在である載置台を有
し、前記導入管及び前記導出管を繋がれている隔離容器
とを備える、半導体装置の製造装置。
8. An inlet pipe for conducting gas and vapor for etching, an outlet pipe, and a mounting table on which a semiconductor oxide film is mounted and whose temperature can be controlled, wherein the inlet pipe and the outlet pipe are connected. An apparatus for manufacturing a semiconductor device, comprising:
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