JPH10154794A - 半導体集積回路素子 - Google Patents
半導体集積回路素子Info
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- JPH10154794A JPH10154794A JP8314740A JP31474096A JPH10154794A JP H10154794 A JPH10154794 A JP H10154794A JP 8314740 A JP8314740 A JP 8314740A JP 31474096 A JP31474096 A JP 31474096A JP H10154794 A JPH10154794 A JP H10154794A
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- 238000011156 evaluation Methods 0.000 claims abstract description 75
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 238000012545 processing Methods 0.000 description 6
- 238000007664 blowing Methods 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
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Abstract
(57)【要約】
【課題】 回路素子の制御、特性評価を行うための特殊
パッドが複数設けられている半導体集積回路素子におい
ては、半導体集積回路素子自体の面積が増大し、また、
回路素子の特性変更や特性評価を行うためのヒューズブ
ロー処理では、一度ヒューズを切断すると元の状態に戻
す再現処理が困難であり、前記特性変更や前記特性評価
を行う際に特性変更や特性評価のやり直しが不可能であ
る課題があった。 【解決手段】 ワイヤーボンディングされない通常使用
時には用いられない特性評価調整パッド１、通常使用時
に信号の入出力に用いられる素子内パッド２および素子
内パッド３、特性評価用素子であるＮＭＯＳトランジス
タ４およびＰＭＯＳトランジスタ５、コントロール回路
６、特殊パッド１の電位をＶｃｃ電位やグランド電位を
含む任意の電位に固定可能な電位固定回路７を備える。
パッドが複数設けられている半導体集積回路素子におい
ては、半導体集積回路素子自体の面積が増大し、また、
回路素子の特性変更や特性評価を行うためのヒューズブ
ロー処理では、一度ヒューズを切断すると元の状態に戻
す再現処理が困難であり、前記特性変更や前記特性評価
を行う際に特性変更や特性評価のやり直しが不可能であ
る課題があった。 【解決手段】 ワイヤーボンディングされない通常使用
時には用いられない特性評価調整パッド１、通常使用時
に信号の入出力に用いられる素子内パッド２および素子
内パッド３、特性評価用素子であるＮＭＯＳトランジス
タ４およびＰＭＯＳトランジスタ５、コントロール回路
６、特殊パッド１の電位をＶｃｃ電位やグランド電位を
含む任意の電位に固定可能な電位固定回路７を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、チップに構成され
た回路素子の特性評価および回路動作の特性調整をウエ
ーハ状態で容易に行うことを可能にする半導体集積回路
素子に関するものである。
た回路素子の特性評価および回路動作の特性調整をウエ
ーハ状態で容易に行うことを可能にする半導体集積回路
素子に関するものである。
【０００２】
【従来の技術】従来の半導体集積回路素子において素子
の特性変更や特性評価を行うには、ヒューズブローやＦ
ＩＢ（Ｆｏｒｃｅｄ Ｉｏｎ Ｂｅａｍ）加工処理が必
要であった。また、回路素子の制御や素子の特性評価を
行うためのパッドが設けられているものにあっては、こ
のような前記パッドを複数設ける必要があった。図５
は、従来の半導体集積回路素子の要部を示すブロック図
である。この半導体集積回路素子は、ＮＭＯＳトランジ
スタである特性評価用素子５１の特性評価を行うための
特殊パッド５２、コントロール回路５３へ情報を供給す
るための特殊パッド５４、ＰＭＯＳトランジスタである
特性評価用素子５５を特性評価するための特殊パッド５
６などの各特殊パッドが複数設けられている。素子内パ
ッド５０は、特殊パッド５２により特性評価用素子５１
を特性評価する際に用いられるパッド、素子内パッド５
７は、特殊パッド５６により特性評価用素子５５を特性
評価する際に用いられるパッドである。また、コントロ
ール回路５３からは、特殊パッド５４から供給された情
報に応じてイコライズ信号やライト信号などが出力され
る。なお、このような従来の半導体集積回路素子では、
前記特殊パッドが一部のみ存在しているもの、または全
く存在しないものもある。
の特性変更や特性評価を行うには、ヒューズブローやＦ
ＩＢ（Ｆｏｒｃｅｄ Ｉｏｎ Ｂｅａｍ）加工処理が必
要であった。また、回路素子の制御や素子の特性評価を
行うためのパッドが設けられているものにあっては、こ
のような前記パッドを複数設ける必要があった。図５
は、従来の半導体集積回路素子の要部を示すブロック図
である。この半導体集積回路素子は、ＮＭＯＳトランジ
スタである特性評価用素子５１の特性評価を行うための
特殊パッド５２、コントロール回路５３へ情報を供給す
るための特殊パッド５４、ＰＭＯＳトランジスタである
特性評価用素子５５を特性評価するための特殊パッド５
６などの各特殊パッドが複数設けられている。素子内パ
ッド５０は、特殊パッド５２により特性評価用素子５１
を特性評価する際に用いられるパッド、素子内パッド５
７は、特殊パッド５６により特性評価用素子５５を特性
評価する際に用いられるパッドである。また、コントロ
ール回路５３からは、特殊パッド５４から供給された情
報に応じてイコライズ信号やライト信号などが出力され
る。なお、このような従来の半導体集積回路素子では、
前記特殊パッドが一部のみ存在しているもの、または全
く存在しないものもある。
【０００３】
【発明が解決しようとする課題】従来の半導体集積回路
素子は以上のように構成されていたので、回路素子の制
御や素子の特性評価を行うための特殊パッドが複数設け
られている半導体集積回路素子においては、半導体集積
回路素子自体の面積が増大する原因となる課題があっ
た。また、素子の特性変更や特性評価を行うためのヒュ
ーズブロー処理では、一度ヒューズを切断すると元の状
態に戻す再現処理が困難であり、前記特性変更や前記特
性評価を行う際に特性変更や特性評価のやり直しが不可
能である課題があった。
素子は以上のように構成されていたので、回路素子の制
御や素子の特性評価を行うための特殊パッドが複数設け
られている半導体集積回路素子においては、半導体集積
回路素子自体の面積が増大する原因となる課題があっ
た。また、素子の特性変更や特性評価を行うためのヒュ
ーズブロー処理では、一度ヒューズを切断すると元の状
態に戻す再現処理が困難であり、前記特性変更や前記特
性評価を行う際に特性変更や特性評価のやり直しが不可
能である課題があった。
【０００４】そこで本発明の目的は、素子の特性変更や
特性評価を行うためのパッドを１つ追加するのみで、ヒ
ューズブローやＦＩＢ加工処理による素子の特性変更、
特性評価と同等な前記特性変更、特性評価を容易に実現
し、前記パッドの追加による半導体集積回路素子自体の
面積の増大を最小限に抑制できる半導体集積回路素子を
提供することにある。さらに本発明の目的は、前記特性
変更、特性評価を行う際のやり直しを可能にする半導体
集積回路素子を提供することにある。
特性評価を行うためのパッドを１つ追加するのみで、ヒ
ューズブローやＦＩＢ加工処理による素子の特性変更、
特性評価と同等な前記特性変更、特性評価を容易に実現
し、前記パッドの追加による半導体集積回路素子自体の
面積の増大を最小限に抑制できる半導体集積回路素子を
提供することにある。さらに本発明の目的は、前記特性
変更、特性評価を行う際のやり直しを可能にする半導体
集積回路素子を提供することにある。
【０００５】
【課題を解決するための手段】本発明は上記目的を達成
するため、回路素子の特性評価および本来の回路動作の
特性調整のために使用する単一の特性評価調整パッドを
備えていることを特徴とする。
するため、回路素子の特性評価および本来の回路動作の
特性調整のために使用する単一の特性評価調整パッドを
備えていることを特徴とする。
【０００６】本発明の半導体集積回路素子は、回路素子
の特性評価および本来の回路動作の特性調整のための単
一の特性評価調整パッドが追加されているだけであるか
ら、複数の特性評価調整パッドが追加される構成に比べ
て半導体集積回路素子自体の面積は増大しない。特に特
性評価用素子が通常パッドから供給される信号により制
御されて、前記特性評価用素子の特性が前記特性評価調
整パッドを介して評価され、さらに特性調整回路でヒュ
ーズブローやＦＩＢ加工処理により行われる本来の回路
動作の特性変更や特性調整を、ヒューズブローやＦＩＢ
加工処理によらず前記特性評価調整パッドを介して等価
特性調整回路が実現するため、ヒューズブローやＦＩＢ
加工処理は前記特性変更や前記特性調整の確認後に最終
的に行えばよく、前記特性変更や前記特性調整のやり直
しが可能になる。
の特性評価および本来の回路動作の特性調整のための単
一の特性評価調整パッドが追加されているだけであるか
ら、複数の特性評価調整パッドが追加される構成に比べ
て半導体集積回路素子自体の面積は増大しない。特に特
性評価用素子が通常パッドから供給される信号により制
御されて、前記特性評価用素子の特性が前記特性評価調
整パッドを介して評価され、さらに特性調整回路でヒュ
ーズブローやＦＩＢ加工処理により行われる本来の回路
動作の特性変更や特性調整を、ヒューズブローやＦＩＢ
加工処理によらず前記特性評価調整パッドを介して等価
特性調整回路が実現するため、ヒューズブローやＦＩＢ
加工処理は前記特性変更や前記特性調整の確認後に最終
的に行えばよく、前記特性変更や前記特性調整のやり直
しが可能になる。
【０００７】
【発明の実施の形態】次に本発明による半導体集積回路
素子の実施の形態例について説明する。図１は本発明に
よる半導体集積回路素子の要部を示すブロック図であ
る。この半導体集積回路素子は、ワイヤーボンディング
されない通常使用時には用いられない特性評価調整パッ
ド（以下、特殊パッドという）１、通常使用時に信号の
入出力に用いられる素子内パッド（通常パッド）２およ
び素子内パッド（通常パッド）３、特性評価用素子であ
るＮＭＯＳトランジスタ４およびＰＭＯＳトランジスタ
５、コントロール回路（特性調整回路）６、特殊パッド
１の電位をＶｃｃ電位やグランド電位を含む任意の電位
に固定可能な電位固定回路（バイアス回路）７を備えて
いる。これら特性評価用素子であるＮＭＯＳトランジス
タ４およびＰＭＯＳトランジスタ５は、任意のトランジ
スタを任意の組み合わせで任意に配線される素子であ
る。また、コントロール回路６は、本来の回路動作の特
性調整を前記特殊パッド１を介して供給される情報によ
っても行うことが可能なようにした回路であり、例えば
チップに構成された回路または回路素子の動作タイミン
グを制御する回路であり、特殊パッド１から供給される
情報によっても機能するように等価特性調整回路６ａが
備えられている。この等価特性調整回路６ａは、特殊パ
ッド１に与えられた情報をもとにコントロール回路６を
介して前記回路または回路素子の動作タイミングを制御
し、所望のタイミングで前記回路または回路素子の特性
評価を可能にする。
素子の実施の形態例について説明する。図１は本発明に
よる半導体集積回路素子の要部を示すブロック図であ
る。この半導体集積回路素子は、ワイヤーボンディング
されない通常使用時には用いられない特性評価調整パッ
ド（以下、特殊パッドという）１、通常使用時に信号の
入出力に用いられる素子内パッド（通常パッド）２およ
び素子内パッド（通常パッド）３、特性評価用素子であ
るＮＭＯＳトランジスタ４およびＰＭＯＳトランジスタ
５、コントロール回路（特性調整回路）６、特殊パッド
１の電位をＶｃｃ電位やグランド電位を含む任意の電位
に固定可能な電位固定回路（バイアス回路）７を備えて
いる。これら特性評価用素子であるＮＭＯＳトランジス
タ４およびＰＭＯＳトランジスタ５は、任意のトランジ
スタを任意の組み合わせで任意に配線される素子であ
る。また、コントロール回路６は、本来の回路動作の特
性調整を前記特殊パッド１を介して供給される情報によ
っても行うことが可能なようにした回路であり、例えば
チップに構成された回路または回路素子の動作タイミン
グを制御する回路であり、特殊パッド１から供給される
情報によっても機能するように等価特性調整回路６ａが
備えられている。この等価特性調整回路６ａは、特殊パ
ッド１に与えられた情報をもとにコントロール回路６を
介して前記回路または回路素子の動作タイミングを制御
し、所望のタイミングで前記回路または回路素子の特性
評価を可能にする。
【０００８】図２は、図１に示した半導体集積回路素子
の具体的な回路構成を示す回路図である。図２において
図１と同一または相当の部分には同一の符号を付してそ
の説明を省略する。図２に示すように特性評価用素子で
あるＮＭＯＳトランジスタ４およびＰＭＯＳトランジス
タ５のドレーンはＶｃｃ電源へ接続され、またソースは
特殊パッド１へ接続されている。また、ＮＭＯＳトラン
ジスタ４のゲートは素子内パッド２と、素子内パッド２
を介して信号の入出力を行う通常回路２１へ接続され
る。また、ＰＭＯＳトランジスタ５のゲートは素子内パ
ッド３と、素子内パッド３を介して信号の入出力を行う
通常回路２２へ接続される。
の具体的な回路構成を示す回路図である。図２において
図１と同一または相当の部分には同一の符号を付してそ
の説明を省略する。図２に示すように特性評価用素子で
あるＮＭＯＳトランジスタ４およびＰＭＯＳトランジス
タ５のドレーンはＶｃｃ電源へ接続され、またソースは
特殊パッド１へ接続されている。また、ＮＭＯＳトラン
ジスタ４のゲートは素子内パッド２と、素子内パッド２
を介して信号の入出力を行う通常回路２１へ接続され
る。また、ＰＭＯＳトランジスタ５のゲートは素子内パ
ッド３と、素子内パッド３を介して信号の入出力を行う
通常回路２２へ接続される。
【０００９】等価特性調整回路６ａは、特殊パッド１の
２値信号レベルを反転するインバータ回路２６と、イン
バータ回路２６の出力が一方の入力端子へ供給されるＮ
ＯＲ回路２７を有している。コントロール回路６は、一
端がＶｃｃ電源へ接続されたヒューズ回路３１と、ヒュ
ーズ回路３１の他方の端子が接続されたドレーンおよび
グランドへ接続されたソースを有し、互いに並列接続さ
れたＰＭＯＳトランジスタ３２およびＮＭＯＳトランジ
スタ３３と、ヒューズ回路３１の前記他方の端子の２値
信号レベルを反転してＮＭＯＳトランジスタ３３のゲー
トへ供給するとともに、ＮＯＲ回路２７の他方の入力端
子へ供給するインバータ回路３４と、ＮＯＲ回路２７の
出力を反転するインバータ回路３５と、パルスＡを遅延
させるとともに反転するインバータ回路３６と、インバ
ータ回路３６の出力とインバータ回路３５の出力との論
理積演算を行いその演算結果を反転して出力するＮＡＮ
Ｄ回路３７と、ＮＡＮＤ回路３７の出力とパルスＡとの
論理積演算を行いその演算結果を反転して出力するＮＡ
ＮＤ回路３８を有している。
２値信号レベルを反転するインバータ回路２６と、イン
バータ回路２６の出力が一方の入力端子へ供給されるＮ
ＯＲ回路２７を有している。コントロール回路６は、一
端がＶｃｃ電源へ接続されたヒューズ回路３１と、ヒュ
ーズ回路３１の他方の端子が接続されたドレーンおよび
グランドへ接続されたソースを有し、互いに並列接続さ
れたＰＭＯＳトランジスタ３２およびＮＭＯＳトランジ
スタ３３と、ヒューズ回路３１の前記他方の端子の２値
信号レベルを反転してＮＭＯＳトランジスタ３３のゲー
トへ供給するとともに、ＮＯＲ回路２７の他方の入力端
子へ供給するインバータ回路３４と、ＮＯＲ回路２７の
出力を反転するインバータ回路３５と、パルスＡを遅延
させるとともに反転するインバータ回路３６と、インバ
ータ回路３６の出力とインバータ回路３５の出力との論
理積演算を行いその演算結果を反転して出力するＮＡＮ
Ｄ回路３７と、ＮＡＮＤ回路３７の出力とパルスＡとの
論理積演算を行いその演算結果を反転して出力するＮＡ
ＮＤ回路３８を有している。
【００１０】電位固定回路７は、互に並列に接続される
とともにドレーン側がＶｃｃ電源へ接続され、ソース側
が特殊パッド１へ接続されたＰＭＯＳトランジスタ７
ａ，７ｂと、ＰＭＯＳトランジスタ７ａ，７ｂのソース
側の２値信号レベルを反転してＰＭＯＳトランジスタ７
ａのゲートへ供給するインバータ回路７ｃと、パワーオ
ンリセットパルスを反転してＰＭＯＳトランジスタ７ｂ
のゲートへ供給するインバータ回路７ｄを有している。
この場合、ＰＭＯＳトランジスタ７ａ，７ｂは電流能力
が小さいものであり等価的に負荷抵抗として使用され
る。そして、この電位固定回路７により、ウエハー状態
からモールド状態に組み上げる際に特殊パッド１をフロ
ーティング状態にしておいても、特殊パッド１のノード
は必ずＶｃｃ電位に固定され、通常使用時においては特
性評価用素子であるＮＭＯＳトランジスタ４およびＰＭ
ＯＳトランジスタ５、さらにコンロール回路６へは全く
影響を及ぼさないような構成となっている。
とともにドレーン側がＶｃｃ電源へ接続され、ソース側
が特殊パッド１へ接続されたＰＭＯＳトランジスタ７
ａ，７ｂと、ＰＭＯＳトランジスタ７ａ，７ｂのソース
側の２値信号レベルを反転してＰＭＯＳトランジスタ７
ａのゲートへ供給するインバータ回路７ｃと、パワーオ
ンリセットパルスを反転してＰＭＯＳトランジスタ７ｂ
のゲートへ供給するインバータ回路７ｄを有している。
この場合、ＰＭＯＳトランジスタ７ａ，７ｂは電流能力
が小さいものであり等価的に負荷抵抗として使用され
る。そして、この電位固定回路７により、ウエハー状態
からモールド状態に組み上げる際に特殊パッド１をフロ
ーティング状態にしておいても、特殊パッド１のノード
は必ずＶｃｃ電位に固定され、通常使用時においては特
性評価用素子であるＮＭＯＳトランジスタ４およびＰＭ
ＯＳトランジスタ５、さらにコンロール回路６へは全く
影響を及ぼさないような構成となっている。
【００１１】次に動作について説明する。先ず、特殊パ
ッド１によるＮＭＯＳトランジスタ４およびＰＭＯＳト
ランジスタ５の電流Ｉｄｓや閾値電圧Ｖｔｈの特性評価
について説明する。特殊パッド１によるＮＭＯＳトラン
ジスタ４の特性評価では、例えば特殊パッド１をＩｄｓ
やＶｔｈの測定装置を介してグランドへ接続する。そし
て、Ｉｄｓの特性評価では、素子内パッド２からＮＭＯ
Ｓトランジスタ４のゲートへＶｃｃ電圧を印加し、この
ときのドレーンからソースへ流れる電流Ｉｄｓを前記測
定装置により測定することが可能である。また、Ｖｔｈ
の特性評価では、素子内パッド２からＮＭＯＳトランジ
スタ４のゲートへＶｃｃ電圧を印加し、前記測定装置に
よりこのときのＶｔｈを測定することが可能である。ま
た、特殊パッド１によるＰＭＯＳトランジスタ５の特性
評価では、例えば特殊パッド１をＩｄｓやＶｔｈの測定
装置を介してグランドへ接続する。そして、Ｉｄｓの特
性評価では、素子内パッド２をグランド電位にしてＰＭ
ＯＳトランジスタ５のゲートへグランド電圧を印加し、
このときドレーンからソースへ流れる電流Ｉｄｓを前記
測定装置により測定することが可能である。また、Ｖｔ
ｈの特性評価では、素子内パッド２をグランド電位にし
てＰＭＯＳトランジスタ５のゲートへグランド電圧を印
加し、前記測定装置によりこのときのＶｔｈを測定する
ことが可能である。
ッド１によるＮＭＯＳトランジスタ４およびＰＭＯＳト
ランジスタ５の電流Ｉｄｓや閾値電圧Ｖｔｈの特性評価
について説明する。特殊パッド１によるＮＭＯＳトラン
ジスタ４の特性評価では、例えば特殊パッド１をＩｄｓ
やＶｔｈの測定装置を介してグランドへ接続する。そし
て、Ｉｄｓの特性評価では、素子内パッド２からＮＭＯ
Ｓトランジスタ４のゲートへＶｃｃ電圧を印加し、この
ときのドレーンからソースへ流れる電流Ｉｄｓを前記測
定装置により測定することが可能である。また、Ｖｔｈ
の特性評価では、素子内パッド２からＮＭＯＳトランジ
スタ４のゲートへＶｃｃ電圧を印加し、前記測定装置に
よりこのときのＶｔｈを測定することが可能である。ま
た、特殊パッド１によるＰＭＯＳトランジスタ５の特性
評価では、例えば特殊パッド１をＩｄｓやＶｔｈの測定
装置を介してグランドへ接続する。そして、Ｉｄｓの特
性評価では、素子内パッド２をグランド電位にしてＰＭ
ＯＳトランジスタ５のゲートへグランド電圧を印加し、
このときドレーンからソースへ流れる電流Ｉｄｓを前記
測定装置により測定することが可能である。また、Ｖｔ
ｈの特性評価では、素子内パッド２をグランド電位にし
てＰＭＯＳトランジスタ５のゲートへグランド電圧を印
加し、前記測定装置によりこのときのＶｔｈを測定する
ことが可能である。
【００１２】次に特殊パッド１を用いて例えばアクセス
動作、ライト動作などが実行される際の基準クロック信
号のパルス幅を調整し、前記アクセスタイムや前記ライ
トパラメータなどの本来の回路動作の特性調整を行う動
作について、図３を参照して説明する。本来の回路動作
の特性調整はヒューズ回路３１を切断して行うものであ
り、特性変更や前記特性評価を行う際に特性変更や特性
評価のやり直しが困難であるが、この半導体集積回路素
子ではヒューズ回路３１を切断することなく、特殊パッ
ド１へ印加する電圧レベルにより行うことが可能であ
り、特性変更や前記特性評価を行う際に特性変更や特性
評価のやり直しが可能である。この特性調整では特殊パ
ッド１をグランドへ接続すると、等価特性調整回路６ａ
のインバータ回路２６の出力はハイレベルとなる。この
結果、ＮＯＲ回路２７の出力はローレベル、インバータ
回路３５の出力はハイレベルとなり、このハイレベルの
信号はＮＡＮＤ回路３７の一方の入力端子に供給され
る。このときＮＡＮＤ回路３７の他方の入力端子には、
インバータ回路３６を構成する各インバータ回路素子で
の遅延時間が付与されたパルスＡを反転したハイレベル
の信号が供給される。この結果、ＮＡＮＤ回路３７から
は前記ハイレベルの信号を反転したローレベルの信号が
出力され、ＮＡＮＤ回路３８の一方の入力端子へ供給さ
れる。ＮＡＮＤ回路３８の他方の入力端子へはこのとき
パルスＡが供給されているため、前記遅延時間が付与さ
れていないパルスＡのパルス幅が前記遅延時間だけ延長
されてハイレベルのパルスＢとしてＮＡＮＤ回路３８か
ら出力される。
動作、ライト動作などが実行される際の基準クロック信
号のパルス幅を調整し、前記アクセスタイムや前記ライ
トパラメータなどの本来の回路動作の特性調整を行う動
作について、図３を参照して説明する。本来の回路動作
の特性調整はヒューズ回路３１を切断して行うものであ
り、特性変更や前記特性評価を行う際に特性変更や特性
評価のやり直しが困難であるが、この半導体集積回路素
子ではヒューズ回路３１を切断することなく、特殊パッ
ド１へ印加する電圧レベルにより行うことが可能であ
り、特性変更や前記特性評価を行う際に特性変更や特性
評価のやり直しが可能である。この特性調整では特殊パ
ッド１をグランドへ接続すると、等価特性調整回路６ａ
のインバータ回路２６の出力はハイレベルとなる。この
結果、ＮＯＲ回路２７の出力はローレベル、インバータ
回路３５の出力はハイレベルとなり、このハイレベルの
信号はＮＡＮＤ回路３７の一方の入力端子に供給され
る。このときＮＡＮＤ回路３７の他方の入力端子には、
インバータ回路３６を構成する各インバータ回路素子で
の遅延時間が付与されたパルスＡを反転したハイレベル
の信号が供給される。この結果、ＮＡＮＤ回路３７から
は前記ハイレベルの信号を反転したローレベルの信号が
出力され、ＮＡＮＤ回路３８の一方の入力端子へ供給さ
れる。ＮＡＮＤ回路３８の他方の入力端子へはこのとき
パルスＡが供給されているため、前記遅延時間が付与さ
れていないパルスＡのパルス幅が前記遅延時間だけ延長
されてハイレベルのパルスＢとしてＮＡＮＤ回路３８か
ら出力される。
【００１３】つまり、従来ではヒューズ回路３１を切断
することでインバータ回路３４の出力をハイレベルにし
て実現していた前記アクセス動作、ライト動作などが実
行される際の基準クロック信号のパルス幅を増長させる
調整を、ヒューズ回路３１を切断することなく、特殊パ
ッド１にグランド電位を与えることで実現する。従っ
て、基準クロック信号のパルス幅を変更して前記アクセ
ス動作、ライト動作などが実行される際の半導体集積回
路素子の特性を変更する操作やＩｄｓやＶｔｈについて
の特性評価を特殊パッド１へ任意の電位を与えるだけで
簡単に行うことが可能になる。また、複数の特殊パッド
を用いて前記特性の変更や特性評価を行っていた従来の
半導体集積回路素子に比べて素子面積の増大を最小限に
抑制できる。
することでインバータ回路３４の出力をハイレベルにし
て実現していた前記アクセス動作、ライト動作などが実
行される際の基準クロック信号のパルス幅を増長させる
調整を、ヒューズ回路３１を切断することなく、特殊パ
ッド１にグランド電位を与えることで実現する。従っ
て、基準クロック信号のパルス幅を変更して前記アクセ
ス動作、ライト動作などが実行される際の半導体集積回
路素子の特性を変更する操作やＩｄｓやＶｔｈについて
の特性評価を特殊パッド１へ任意の電位を与えるだけで
簡単に行うことが可能になる。また、複数の特殊パッド
を用いて前記特性の変更や特性評価を行っていた従来の
半導体集積回路素子に比べて素子面積の増大を最小限に
抑制できる。
【００１４】図４は、特殊パッド１、素子内パッド２，
３の電位状態と、これにより実現される特性変更や特性
評価の内容を示す説明図である。これによれば、特殊パ
ッド１をフローティング状態にする通常使用状態では、
電位固定回路７により特殊パッド１の電位はＶｃｃに固
定される。また、特殊パッド１をグランド電位に固定す
ると、前述の説明のようにパルス幅の増長されたパルス
Ａがコントロール回路６からパルスＢとして出力され
る。また、特殊パッド１をグランド電位に固定して素子
内パッド２，３をＶｃｃ電位に固定すると、特性評価用
素子であるＮＭＯＳトランジスタ４のＩｄｓやＶｔｈの
測定が可能となり特性評価を行うことが可能となる。ま
た、特殊パッド１をグランド電位に固定して素子内パッ
ド２，３をグランド電位に固定すると、特性評価用素子
であるＰＭＯＳトランジスタ５のＩｄｓやＶｔｈの測定
が可能となり特性評価を行うことが可能となる。
３の電位状態と、これにより実現される特性変更や特性
評価の内容を示す説明図である。これによれば、特殊パ
ッド１をフローティング状態にする通常使用状態では、
電位固定回路７により特殊パッド１の電位はＶｃｃに固
定される。また、特殊パッド１をグランド電位に固定す
ると、前述の説明のようにパルス幅の増長されたパルス
Ａがコントロール回路６からパルスＢとして出力され
る。また、特殊パッド１をグランド電位に固定して素子
内パッド２，３をＶｃｃ電位に固定すると、特性評価用
素子であるＮＭＯＳトランジスタ４のＩｄｓやＶｔｈの
測定が可能となり特性評価を行うことが可能となる。ま
た、特殊パッド１をグランド電位に固定して素子内パッ
ド２，３をグランド電位に固定すると、特性評価用素子
であるＰＭＯＳトランジスタ５のＩｄｓやＶｔｈの測定
が可能となり特性評価を行うことが可能となる。
【００１５】なお、以上の実施の形態では、半導体集積
回路素子の特性変更や特性評価を特殊パッド１をグラン
ド電位に固定することで行うものとして説明し、また、
特性評価の内容はＮＭＯＳトランジスタ４、ＰＭＯＳト
ランジスタ５のＩｄｓやＶｔｈの測定であり、特性変更
の内容は基準クロック信号のパルス幅を変更して前記ア
クセス動作、ライト動作などが実行される際の半導体集
積回路素子の特性を変更するものとして説明したが、前
記特性変更や特性評価の内容はこれらに限定されるもの
ではなく必要に応じた内容の特性変更や特性評価であっ
てもよい。また、特殊パッド１の固定電位もグランド電
位に限定されものではなく、また素子内パッド２，３の
固定電位も必要に応じた任意の電位であってもよい。ま
た、通常使用状態では特殊パッド１が電位固定回路７に
よりＶｃｃ電位に固定されるものとして説明したがＮＭ
ＯＳトランジスタ４、ＰＭＯＳトランジスタ５の接続構
成やコントロール回路６の回路構成によっては特殊パッ
ド１が電位固定回路７によりグランド電位に固定される
構成であってもよい。
回路素子の特性変更や特性評価を特殊パッド１をグラン
ド電位に固定することで行うものとして説明し、また、
特性評価の内容はＮＭＯＳトランジスタ４、ＰＭＯＳト
ランジスタ５のＩｄｓやＶｔｈの測定であり、特性変更
の内容は基準クロック信号のパルス幅を変更して前記ア
クセス動作、ライト動作などが実行される際の半導体集
積回路素子の特性を変更するものとして説明したが、前
記特性変更や特性評価の内容はこれらに限定されるもの
ではなく必要に応じた内容の特性変更や特性評価であっ
てもよい。また、特殊パッド１の固定電位もグランド電
位に限定されものではなく、また素子内パッド２，３の
固定電位も必要に応じた任意の電位であってもよい。ま
た、通常使用状態では特殊パッド１が電位固定回路７に
よりＶｃｃ電位に固定されるものとして説明したがＮＭ
ＯＳトランジスタ４、ＰＭＯＳトランジスタ５の接続構
成やコントロール回路６の回路構成によっては特殊パッ
ド１が電位固定回路７によりグランド電位に固定される
構成であってもよい。
【００１６】
【発明の効果】以上説明したように、本発明の半導体集
積回路素子は回路素子の特性評価および本来の回路動作
の特性調整のために使用する単一の特性評価調整パッド
を備えた構成であるから、半導体集積回路素子自体の面
積の増大を最小限に抑制できる効果がある。また、本発
明の半導体集積回路素子は、特性評価調整パッドをバイ
アスするバイアス回路と、前記特性評価調整パッドおよ
び本来の回路動作に使用される通常パッドに接続され、
前記特性評価調整パッドを介して特性評価される特性評
価用素子と、前記本来の回路動作の特性調整のための特
性調整回路と、該特性調整回路で行う特性調整を前記特
性評価調整パッドを介して実現する等価特性調整回路と
を備えた構成であるから、前記特性評価用素子の特性評
価と前記本来の回路動作の特性調整とを前記特性評価調
整パッドを共用して行うことができ、前記特性評価調整
パッドの増設を不要にして半導体集積回路素子自体の面
積の増大を最小限に抑制できる効果がある。また、本発
明の半導体集積回路素子は、電源投入時に生成されるパ
ルス信号をもとに特性評価調整パッドを高電位側の電源
に接続し、前記特性評価調整パッドが前記高電位側の電
源電圧にバイアスされた状態を保持するバイアス回路を
備えるように構成したので、電源投入と同時に前記特性
評価調整パッドが前記高電位側の電源電圧にバイアスさ
れた状態になり、前記特性評価調整パッドを前記高電位
側の電源電圧と異なる電位レベルへ接続することで、前
記特性評価調整パッドを介した特性評価用素子の特性評
価や本来の回路動作の特性調整が可能になる効果があ
る。
積回路素子は回路素子の特性評価および本来の回路動作
の特性調整のために使用する単一の特性評価調整パッド
を備えた構成であるから、半導体集積回路素子自体の面
積の増大を最小限に抑制できる効果がある。また、本発
明の半導体集積回路素子は、特性評価調整パッドをバイ
アスするバイアス回路と、前記特性評価調整パッドおよ
び本来の回路動作に使用される通常パッドに接続され、
前記特性評価調整パッドを介して特性評価される特性評
価用素子と、前記本来の回路動作の特性調整のための特
性調整回路と、該特性調整回路で行う特性調整を前記特
性評価調整パッドを介して実現する等価特性調整回路と
を備えた構成であるから、前記特性評価用素子の特性評
価と前記本来の回路動作の特性調整とを前記特性評価調
整パッドを共用して行うことができ、前記特性評価調整
パッドの増設を不要にして半導体集積回路素子自体の面
積の増大を最小限に抑制できる効果がある。また、本発
明の半導体集積回路素子は、電源投入時に生成されるパ
ルス信号をもとに特性評価調整パッドを高電位側の電源
に接続し、前記特性評価調整パッドが前記高電位側の電
源電圧にバイアスされた状態を保持するバイアス回路を
備えるように構成したので、電源投入と同時に前記特性
評価調整パッドが前記高電位側の電源電圧にバイアスさ
れた状態になり、前記特性評価調整パッドを前記高電位
側の電源電圧と異なる電位レベルへ接続することで、前
記特性評価調整パッドを介した特性評価用素子の特性評
価や本来の回路動作の特性調整が可能になる効果があ
る。
【００１７】また、本発明の半導体集積回路素子は、前
記高電位側の電源と特性評価調整パッドとの間に接続さ
れ、基準電位側へ接続される前記特性評価調整パッドと
前記通常パッドから供給される信号により特性が制御さ
れて、電流容量や閾値電圧についての特性評価が行われ
るトランジスタを特性評価用素子として備えたので、前
記通常パッドから供給される信号を前記高電位側へ固定
するか、または前記基準電位側へ固定するかに応じて異
なる構成を有した前記トランジスタの特性評価が可能に
なる効果がある。また、本発明の半導体集積回路素子
は、回路間を接続した切断可能なヒューズを有し、該ヒ
ューズを切断することで本来の回路動作の特性調整を行
う特性調整回路と、該特性調整回路で行う特性調整を特
性評価調整パッドを介して実現する等価特性調整回路と
を備えたので、前記等価特性調整回路により前記ヒュー
ズを切断することなく本来の回路動作の特性調整を行う
ことができ、前記特性調整のやり直しが可能になる効果
がある。また、本発明の半導体集積回路素子は、アクセ
スタイムやライトパラメータなどの本来の回路動作の特
性調整を行う特性調整回路を備えるように構成したの
で、ヒューズを切断することなくアクセスタイムやライ
トパラメータなどの前記本来の回路動作の特性調整を行
うことが出来、前記特性調整のやり直しが可能になる効
果がある。また、本発明の半導体集積回路素子は、アク
セス動作、ライト動作などが実行される際の基準クロッ
ク信号のパルス幅を調整することにより、前記アクセス
タイムや前記ライトパラメータなどの本来の回路動作の
特性調整を行う特性調整回路を備えたので、ヒューズを
切断することなく前記基準クロック信号のパルス幅を調
整でき、前記アクセスタイムや前記ライトパラメータな
どの前記本来の回路動作の特性調整を行うことができ、
前記特性調整のやり直しが可能になる効果がある。ま
た、本発明の半導体集積回路素子は、特性調整回路のヒ
ューズを遮断することで行う本来の回路動作の特性調整
と等価な特性調整を、特性評価調整パッドを低電位側の
電源へ接続することで前記特性調整回路により実現する
等価特性調整回路を備えたので、前記ヒューズを切断す
ることなく前記低電位側の電源へ接続した特性評価調整
パッドにより前記本来の回路動作の特性調整を行うこと
ができ、前記特性調整のやり直しが可能になる効果があ
る。
記高電位側の電源と特性評価調整パッドとの間に接続さ
れ、基準電位側へ接続される前記特性評価調整パッドと
前記通常パッドから供給される信号により特性が制御さ
れて、電流容量や閾値電圧についての特性評価が行われ
るトランジスタを特性評価用素子として備えたので、前
記通常パッドから供給される信号を前記高電位側へ固定
するか、または前記基準電位側へ固定するかに応じて異
なる構成を有した前記トランジスタの特性評価が可能に
なる効果がある。また、本発明の半導体集積回路素子
は、回路間を接続した切断可能なヒューズを有し、該ヒ
ューズを切断することで本来の回路動作の特性調整を行
う特性調整回路と、該特性調整回路で行う特性調整を特
性評価調整パッドを介して実現する等価特性調整回路と
を備えたので、前記等価特性調整回路により前記ヒュー
ズを切断することなく本来の回路動作の特性調整を行う
ことができ、前記特性調整のやり直しが可能になる効果
がある。また、本発明の半導体集積回路素子は、アクセ
スタイムやライトパラメータなどの本来の回路動作の特
性調整を行う特性調整回路を備えるように構成したの
で、ヒューズを切断することなくアクセスタイムやライ
トパラメータなどの前記本来の回路動作の特性調整を行
うことが出来、前記特性調整のやり直しが可能になる効
果がある。また、本発明の半導体集積回路素子は、アク
セス動作、ライト動作などが実行される際の基準クロッ
ク信号のパルス幅を調整することにより、前記アクセス
タイムや前記ライトパラメータなどの本来の回路動作の
特性調整を行う特性調整回路を備えたので、ヒューズを
切断することなく前記基準クロック信号のパルス幅を調
整でき、前記アクセスタイムや前記ライトパラメータな
どの前記本来の回路動作の特性調整を行うことができ、
前記特性調整のやり直しが可能になる効果がある。ま
た、本発明の半導体集積回路素子は、特性調整回路のヒ
ューズを遮断することで行う本来の回路動作の特性調整
と等価な特性調整を、特性評価調整パッドを低電位側の
電源へ接続することで前記特性調整回路により実現する
等価特性調整回路を備えたので、前記ヒューズを切断す
ることなく前記低電位側の電源へ接続した特性評価調整
パッドにより前記本来の回路動作の特性調整を行うこと
ができ、前記特性調整のやり直しが可能になる効果があ
る。
【図１】本発明の半導体集積回路素子の一例を示すブロ
ック図である。
ック図である。
【図２】本発明の半導体集積回路素子の一例の具体的な
構成を示す回路図である。
構成を示す回路図である。
【図３】本発明の半導体集積回路素子の一例の動作を示
すタイミングチャートである。
すタイミングチャートである。
【図４】本発明の半導体集積回路素子の一例における特
殊パッド、素子内パッドの電位状態と、これにより実現
される特性変更や特性評価の内容を示す説明図である。
殊パッド、素子内パッドの電位状態と、これにより実現
される特性変更や特性評価の内容を示す説明図である。
【図５】従来の半導体集積回路素子の構成を示すブロッ
ク図である。
ク図である。
１……特殊パッド（特性評価調整パッド）、２，３素子
内パッド（通常パッド）、４，５……特性評価用素子
（トランジスタ）、６……コントロール回路（特性調整
回路）、６ａ……等価特性調整回路、７……電位固定回
路（バイアス回路）。
内パッド（通常パッド）、４，５……特性評価用素子
（トランジスタ）、６……コントロール回路（特性調整
回路）、６ａ……等価特性調整回路、７……電位固定回
路（バイアス回路）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/66 Ｈ０１Ｌ 27/04 Ｅ
Claims (8)
- 【請求項１】 回路素子の特性評価および本来の回路動
作の特性調整のために使用する単一の特性評価調整パッ
ドを備えたことを特徴とする半導体集積回路素子。 - 【請求項２】 前記特性評価調整パッドをバイアスする
バイアス回路と、前記特性評価調整パッドおよび前記本
来の回路動作に使用される通常パッドに接続され、前記
特性評価調整パッドを介して前記特性評価される特性評
価用素子と、前記本来の回路動作の特性調整のための特
性調整回路と、該特性調整回路で行う特性調整を前記特
性評価調整パッドを介して実現する等価特性調整回路と
を備えたことを特徴とする請求項１記載の半導体集積回
路素子。 - 【請求項３】 前記バイアス回路は、電源投入時に生成
されるパルス信号をもとに前記特性評価調整パッドを高
電位側の電源に接続し、前記特性評価調整パッドが前記
高電位側の電源電圧にバイアスされた状態を保持するこ
とを特徴とする請求項２記載の半導体集積回路素子。 - 【請求項４】 前記特性評価用素子は、前記高電位側の
電源と前記特性評価調整パッドとの間に接続され、基準
電位側へ接続される前記特性評価調整パッドと前記通常
パッドから供給される信号により特性が制御されて、電
流容量や閾値電圧についての特性評価が行われるトラン
ジスタであることを特徴とする請求項３記載の半導体集
積回路素子。 - 【請求項５】 前記特性調整回路は、回路間を接続した
切断可能なヒューズを有し、該ヒューズを切断すること
で前記本来の回路動作の特性調整を行うことを特徴とす
る請求項２記載の半導体集積回路素子。 - 【請求項６】 前記特性調整回路は、アクセスタイムや
ライトパラメータなどの前記本来の回路動作の特性調整
を行うことを特徴とする請求項５記載の半導体集積回路
素子。 - 【請求項７】 前記特性調整回路は、アクセス動作、ラ
イト動作などが実行される際の基準クロック信号のパル
ス幅を調整することで、前記アクセスタイムや前記ライ
トパラメータなどの前記本来の回路動作の特性調整を行
うことを特徴とする請求項６記載の半導体集積回路素
子。 - 【請求項８】 前記等価特性調整回路は、前記特性調整
回路のヒューズを遮断することで行う前記本来の回路動
作の特性調整と等価な特性調整を、前記特性評価調整パ
ッドを低電位側の電源へ接続することで前記特性調整回
路により実現することを特徴とする請求項５記載の半導
体集積回路素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8314740A JPH10154794A (ja) | 1996-11-26 | 1996-11-26 | 半導体集積回路素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8314740A JPH10154794A (ja) | 1996-11-26 | 1996-11-26 | 半導体集積回路素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10154794A true JPH10154794A (ja) | 1998-06-09 |
Family
ID=18057020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8314740A Pending JPH10154794A (ja) | 1996-11-26 | 1996-11-26 | 半導体集積回路素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10154794A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11724286B2 (en) | 2013-11-01 | 2023-08-15 | Tomra Sorting Nv | Method and apparatus for detecting matter |
-
1996
- 1996-11-26 JP JP8314740A patent/JPH10154794A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11724286B2 (en) | 2013-11-01 | 2023-08-15 | Tomra Sorting Nv | Method and apparatus for detecting matter |
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