JPH10149678A - Ｍｏｓトランジスタ敷居値補償回路、フリップフロップ型センスアンプ及び半導体装置 - Google Patents
Ｍｏｓトランジスタ敷居値補償回路、フリップフロップ型センスアンプ及び半導体装置Info
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- JPH10149678A JPH10149678A JP8303253A JP30325396A JPH10149678A JP H10149678 A JPH10149678 A JP H10149678A JP 8303253 A JP8303253 A JP 8303253A JP 30325396 A JP30325396 A JP 30325396A JP H10149678 A JPH10149678 A JP H10149678A
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Abstract
(57)【要約】
【課題】敷居値補償動作時の消費電流を低減する。
【解決手段】ｎＭＯＳトランジスタ２１のドレインＤと
ゲートＧとの間にスイッチ素子ＳＷ１が接続され、ゲー
トＧにコンデンサＣ１が接続され、電源供給線Ｖccとド
レインＤとの間にコンデンサＣ２とスイッチ素子ＳＷ２
とが直列接続されている。制御回路１０は、敷居値補償
時において、スイッチ素子ＳＷ１及びＳＷ２をオンに
し、次いでスイッチ素子ＳＷ２をオフにし、次いでスイ
ッチ素子ＳＷ１をオフにする。
ゲートＧとの間にスイッチ素子ＳＷ１が接続され、ゲー
トＧにコンデンサＣ１が接続され、電源供給線Ｖccとド
レインＤとの間にコンデンサＣ２とスイッチ素子ＳＷ２
とが直列接続されている。制御回路１０は、敷居値補償
時において、スイッチ素子ＳＷ１及びＳＷ２をオンに
し、次いでスイッチ素子ＳＷ２をオフにし、次いでスイ
ッチ素子ＳＷ１をオフにする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タ敷居値補償回路、フリップフロップ型センスアンプ及
び半導体装置に関する。
タ敷居値補償回路、フリップフロップ型センスアンプ及
び半導体装置に関する。
【０００２】
【従来の技術】図１１は、ＤＲＡＭに用いられている従
来のフリップフロップ型センスアンプを示す。図中、２
１及び２２はｎＭＯＳトランジスタであり、２３及び２
４はｐＭＯＳトランジスタである。ｎＭＯＳトランジス
タ２１とｐＭＯＳトランジスタ２３とからなるＣＭＯＳ
インバータの入力端にはビット線＊ＢＬが接続され、ｎ
ＭＯＳトランジスタ２２とｐＭＯＳトランジスタ２４と
からなるＣＭＯＳインバータの入力端にはビット線ＢＬ
が接続されている。一方のＣＭＯＳインバータの入力端
及び出力端はそれぞれ、他方のＣＭＯＳインバータの出
力端及び入力端に接続されている。ビット線ＢＬ及び＊
ＢＬには、不図示のメモリセルが接続されている。
来のフリップフロップ型センスアンプを示す。図中、２
１及び２２はｎＭＯＳトランジスタであり、２３及び２
４はｐＭＯＳトランジスタである。ｎＭＯＳトランジス
タ２１とｐＭＯＳトランジスタ２３とからなるＣＭＯＳ
インバータの入力端にはビット線＊ＢＬが接続され、ｎ
ＭＯＳトランジスタ２２とｐＭＯＳトランジスタ２４と
からなるＣＭＯＳインバータの入力端にはビット線ＢＬ
が接続されている。一方のＣＭＯＳインバータの入力端
及び出力端はそれぞれ、他方のＣＭＯＳインバータの出
力端及び入力端に接続されている。ビット線ＢＬ及び＊
ＢＬには、不図示のメモリセルが接続されている。
【０００３】このメモリセルからデータを読み出す場
合、まず、ビット線ＢＬ及び＊ＢＬが電位Ｖcc／２にプ
リチャージされ、次に、ワード線が活性化されてメモリ
セルが選択され、その記憶内容がビット線ＢＬに読み出
されて両ビット線間に電位差が生じ、これがセンスアン
プ２０で増幅される。ビット線ＢＬ及び＊ＢＬの浮遊容
量がメモリセルの容量の数十倍と大きいため、増幅前の
ビット線間の電位差は例えば７０ｍＶと僅かである。こ
のため、ｎＭＯＳトランジスタ２１とｎＭＯＳトランジ
スタ２２の敷居値に差があると、ビット線間の電位差が
逆方向に増幅されて誤読み出しが生ずる原因となる。ま
た、メモリセル容量の微小化を制限して増幅前のビット
線間の電位差を所定値以上にすることにより誤読み出し
を防止しようとすると、回路素子の微細化が制限されて
ＤＲＡＭの記憶容量が犠牲になる。
合、まず、ビット線ＢＬ及び＊ＢＬが電位Ｖcc／２にプ
リチャージされ、次に、ワード線が活性化されてメモリ
セルが選択され、その記憶内容がビット線ＢＬに読み出
されて両ビット線間に電位差が生じ、これがセンスアン
プ２０で増幅される。ビット線ＢＬ及び＊ＢＬの浮遊容
量がメモリセルの容量の数十倍と大きいため、増幅前の
ビット線間の電位差は例えば７０ｍＶと僅かである。こ
のため、ｎＭＯＳトランジスタ２１とｎＭＯＳトランジ
スタ２２の敷居値に差があると、ビット線間の電位差が
逆方向に増幅されて誤読み出しが生ずる原因となる。ま
た、メモリセル容量の微小化を制限して増幅前のビット
線間の電位差を所定値以上にすることにより誤読み出し
を防止しようとすると、回路素子の微細化が制限されて
ＤＲＡＭの記憶容量が犠牲になる。
【０００４】ＭＯＳトランジスタの敷居値は、製造プロ
セスのばらつきによりゲート長が短くなると減少し、ゲ
ート幅が小さくなると増加する。半導体回路素子の微細
化に伴い、ショートチャンネル効果やナロウチャンネル
効果等が現れて、ゲート長やゲート幅の僅かなばらつき
がＭＯＳトランジスタの敷居値を大きく変化させ、隣合
うＭＯＳトランジスタの敷居値に差が生ずる。
セスのばらつきによりゲート長が短くなると減少し、ゲ
ート幅が小さくなると増加する。半導体回路素子の微細
化に伴い、ショートチャンネル効果やナロウチャンネル
効果等が現れて、ゲート長やゲート幅の僅かなばらつき
がＭＯＳトランジスタの敷居値を大きく変化させ、隣合
うＭＯＳトランジスタの敷居値に差が生ずる。
【０００５】このばらつきを補償するため、ウエルの電
位を変化させる方法があるが、この方法は、ブロック単
位で敷居値のばらつきを補償する場合にのみ有効であ
る。隣接したトランジスタの敷居値を補償する従来の回
路は、センス動作毎に敷居値を補償する動作が必要であ
るため、動作の高速化が妨げられる。また、敷居値補償
動作とセンス動作とでトランジスタのソースとドレイン
とが逆になる方式の場合には、トランジスタの敷居値に
方向性があるとき、補償が不正確になる。
位を変化させる方法があるが、この方法は、ブロック単
位で敷居値のばらつきを補償する場合にのみ有効であ
る。隣接したトランジスタの敷居値を補償する従来の回
路は、センス動作毎に敷居値を補償する動作が必要であ
るため、動作の高速化が妨げられる。また、敷居値補償
動作とセンス動作とでトランジスタのソースとドレイン
とが逆になる方式の場合には、トランジスタの敷居値に
方向性があるとき、補償が不正確になる。
【０００６】
【発明が解決しようとする課題】そこで、本発明者は、
トランジスタのゲートにコンデンサを接続し、コンデン
サのゲート側電極とこれに接続されたゲートとを疑似フ
ローティングゲートにし、敷居値に応じスイッチ素子を
介してこの疑似フローティングゲートに電荷を蓄えさせ
ることにより、コンデンサの一対の電極のうちゲートに
非接続の電極（疑似制御電極）から見たトランジスタの
敷居値を所定値にする構成を案出し出願した。
トランジスタのゲートにコンデンサを接続し、コンデン
サのゲート側電極とこれに接続されたゲートとを疑似フ
ローティングゲートにし、敷居値に応じスイッチ素子を
介してこの疑似フローティングゲートに電荷を蓄えさせ
ることにより、コンデンサの一対の電極のうちゲートに
非接続の電極（疑似制御電極）から見たトランジスタの
敷居値を所定値にする構成を案出し出願した。
【０００７】この構成によれば、上記のような問題点を
解決することができる。しかし、敷居値補償動作時に、
補償されるトランジスタに貫通電流が流れるので、若干
ではあるが消費電流が増加する。本発明の目的は、この
ような問題点に鑑み、敷居値補償動作時の消費電流を低
減することが可能なＭＯＳトランジスタ敷居値補償回
路、フリップフロップ型センスアンプ及び半導体装置を
提供することにある。
解決することができる。しかし、敷居値補償動作時に、
補償されるトランジスタに貫通電流が流れるので、若干
ではあるが消費電流が増加する。本発明の目的は、この
ような問題点に鑑み、敷居値補償動作時の消費電流を低
減することが可能なＭＯＳトランジスタ敷居値補償回
路、フリップフロップ型センスアンプ及び半導体装置を
提供することにある。
【０００８】
【課題を解決するための手段及びその作用効果】本発明
では、ＭＯＳトランジスタの敷居値を補償する回路にお
いて、該ＭＯＳトランジスタのドレインとゲートとの間
に接続された第１スイッチ素子と、該ゲートに接続され
た第１コンデンサと、電源供給線と該ドレインとの間に
直列接続された第２コンデンサ及び第２スイッチ素子
と、敷居値補償時において、該第１スイッチ素子及び該
第２スイッチ素子をオンにし、次いで該第２スイッチ素
子をオフにし、次いで該第１スイッチ素子をオフにする
制御回路と、を有する。
では、ＭＯＳトランジスタの敷居値を補償する回路にお
いて、該ＭＯＳトランジスタのドレインとゲートとの間
に接続された第１スイッチ素子と、該ゲートに接続され
た第１コンデンサと、電源供給線と該ドレインとの間に
直列接続された第２コンデンサ及び第２スイッチ素子
と、敷居値補償時において、該第１スイッチ素子及び該
第２スイッチ素子をオンにし、次いで該第２スイッチ素
子をオフにし、次いで該第１スイッチ素子をオフにする
制御回路と、を有する。
【０００９】本発明によれば、電源供給線とＭＯＳトラ
ンジスタのドレインとの間に第２コンデンサ及び第２ス
イッチ素子が直列接続されているので、第２スイッチ素
子をオンにした状態でＭＯＳトランジスタに流れる電流
が、第２コンデンサの部分を短絡した場合よりも少なく
なり、消費電流を低減することができるという効果を奏
する。
ンジスタのドレインとの間に第２コンデンサ及び第２ス
イッチ素子が直列接続されているので、第２スイッチ素
子をオンにした状態でＭＯＳトランジスタに流れる電流
が、第２コンデンサの部分を短絡した場合よりも少なく
なり、消費電流を低減することができるという効果を奏
する。
【００１０】本発明の第１態様では、上記ＭＯＳトラン
ジスタはｎＭＯＳトランジスタであり、上記敷居値補償
時かつ上記第１スイッチ素子がオンで上記第２スイッチ
素子がオフの時に、該ｎＭＯＳトランジスタのソース電
位が上記電源供給線の電位より低い一定値にされる。
ジスタはｎＭＯＳトランジスタであり、上記敷居値補償
時かつ上記第１スイッチ素子がオンで上記第２スイッチ
素子がオフの時に、該ｎＭＯＳトランジスタのソース電
位が上記電源供給線の電位より低い一定値にされる。
【００１１】この第１態様では、敷居値補償時におい
て、第１スイッチ素子及び第２スイッチ素子がオンにな
ると、ｎＭＯＳトランジスタがオンになり、ｎＭＯＳト
ランジスタのソース及びゲートから第２コンデンサの一
方側電極へ負電荷が移動し、電源供給線から第２コンデ
ンサの他方側電極へ正電荷が移動して、ｎＭＯＳトラン
ジスタのゲート電位が上昇する。
て、第１スイッチ素子及び第２スイッチ素子がオンにな
ると、ｎＭＯＳトランジスタがオンになり、ｎＭＯＳト
ランジスタのソース及びゲートから第２コンデンサの一
方側電極へ負電荷が移動し、電源供給線から第２コンデ
ンサの他方側電極へ正電荷が移動して、ｎＭＯＳトラン
ジスタのゲート電位が上昇する。
【００１２】次に、第２スイッチ素子がオフになると、
ｎＭＯＳトランジスタのソースからゲートへ負電荷が移
動してゲート電位が低下する。この際、第１コンデンサ
の疑似制御電極に所望の電位Ｖrefを与えておく。ゲー
ト・ソース間が敷居値になるとｎＭＯＳトランジスタが
オフになってこの移動が停止する。次に、第１スイッチ
素子がオフになると、ｎＭＯＳトランジスタのゲートと
これに接続された第１コンデンサの一方の電極と両者間
の配線とが疑似フローティングゲートになり、これに蓄
えられた電荷により、第１コンデンサの他方の電極（疑
似制御電極）から見たｎＭＯＳトランジスタの敷居値が
所望の値Ｖrefになる。
ｎＭＯＳトランジスタのソースからゲートへ負電荷が移
動してゲート電位が低下する。この際、第１コンデンサ
の疑似制御電極に所望の電位Ｖrefを与えておく。ゲー
ト・ソース間が敷居値になるとｎＭＯＳトランジスタが
オフになってこの移動が停止する。次に、第１スイッチ
素子がオフになると、ｎＭＯＳトランジスタのゲートと
これに接続された第１コンデンサの一方の電極と両者間
の配線とが疑似フローティングゲートになり、これに蓄
えられた電荷により、第１コンデンサの他方の電極（疑
似制御電極）から見たｎＭＯＳトランジスタの敷居値が
所望の値Ｖrefになる。
【００１３】本発明の第２態様では、上記ＭＯＳトラン
ジスタはｐＭＯＳトランジスタであり、上記敷居値補償
時かつ上記第１スイッチ素子がオンで上記第２スイッチ
素子がオフの時に、該ｐＭＯＳトランジスタのソース電
位が上記電源供給線の電位より高い一定値にされる。
ジスタはｐＭＯＳトランジスタであり、上記敷居値補償
時かつ上記第１スイッチ素子がオンで上記第２スイッチ
素子がオフの時に、該ｐＭＯＳトランジスタのソース電
位が上記電源供給線の電位より高い一定値にされる。
【００１４】この第２態様では、敷居値補償時におい
て、第１スイッチ素子及び第２スイッチ素子がオンにな
ると、ｐＭＯＳトランジスタがオンになり、ｐＭＯＳト
ランジスタのソース及びゲートから第２コンデンサの一
方側電極へ正電荷が移動し、電源供給線から第２コンデ
ンサの他方側電極へ負電荷が移動して、ｐＭＯＳトラン
ジスタのゲート電位が低下する。
て、第１スイッチ素子及び第２スイッチ素子がオンにな
ると、ｐＭＯＳトランジスタがオンになり、ｐＭＯＳト
ランジスタのソース及びゲートから第２コンデンサの一
方側電極へ正電荷が移動し、電源供給線から第２コンデ
ンサの他方側電極へ負電荷が移動して、ｐＭＯＳトラン
ジスタのゲート電位が低下する。
【００１５】次に、第２スイッチ素子がオフになると、
ｐＭＯＳトランジスタのソースからゲートへ正電荷が移
動してゲート電位が上昇する。この際、第１コンデンサ
の疑似制御電極に所望の電位Ｖrefを与えておく。ゲー
ト・ソース間が敷居値になるとｐＭＯＳトランジスタが
オフになってこの移動が停止する。次に、第１スイッチ
素子がオフになると、ｐＭＯＳトランジスタのゲートと
これに接続された第１コンデンサの一方の電極と両者間
の配線とが疑似フローティングゲートになり、これに蓄
えられた電荷により、第１コンデンサの他方の電極（疑
似制御電極）から見たｐＭＯＳトランジスタの敷居値が
所望の値Ｖrefになる。
ｐＭＯＳトランジスタのソースからゲートへ正電荷が移
動してゲート電位が上昇する。この際、第１コンデンサ
の疑似制御電極に所望の電位Ｖrefを与えておく。ゲー
ト・ソース間が敷居値になるとｐＭＯＳトランジスタが
オフになってこの移動が停止する。次に、第１スイッチ
素子がオフになると、ｐＭＯＳトランジスタのゲートと
これに接続された第１コンデンサの一方の電極と両者間
の配線とが疑似フローティングゲートになり、これに蓄
えられた電荷により、第１コンデンサの他方の電極（疑
似制御電極）から見たｐＭＯＳトランジスタの敷居値が
所望の値Ｖrefになる。
【００１６】本発明の第３態様では、上記第２コンデン
サはその一端が上記電源供給線に接続され、複数の上記
ＭＯＳトランジスタの各々について上記第１スイッチ素
子と上記第１コンデンサと上記第２スイッチ素子とを備
え、該第２コンデンサの他端が該複数の該第２スイッチ
素子の各々の一端に共通に接続されている。
サはその一端が上記電源供給線に接続され、複数の上記
ＭＯＳトランジスタの各々について上記第１スイッチ素
子と上記第１コンデンサと上記第２スイッチ素子とを備
え、該第２コンデンサの他端が該複数の該第２スイッチ
素子の各々の一端に共通に接続されている。
【００１７】この第３態様によれば、第２コンデンサの
他端が複数の第２スイッチ素子の各々の一端に共通に接
続されているので、複数のＭＯＳトランジスタに対する
ＭＯＳトランジスタ敷居値補償回路の構成が全体として
簡単になるという効果を奏する。本発明の第４態様で
は、上記第２スイッチ素子はその一端が上記電源供給線
に接続され、複数の上記ＭＯＳトランジスタの各々につ
いて上記第１スイッチ素子と上記第１コンデンサと上記
第２コンデンサとを備え、該第２スイッチ素子の他端が
該複数の該第２コンデンサの各々の一端に共通に接続さ
れている。
他端が複数の第２スイッチ素子の各々の一端に共通に接
続されているので、複数のＭＯＳトランジスタに対する
ＭＯＳトランジスタ敷居値補償回路の構成が全体として
簡単になるという効果を奏する。本発明の第４態様で
は、上記第２スイッチ素子はその一端が上記電源供給線
に接続され、複数の上記ＭＯＳトランジスタの各々につ
いて上記第１スイッチ素子と上記第１コンデンサと上記
第２コンデンサとを備え、該第２スイッチ素子の他端が
該複数の該第２コンデンサの各々の一端に共通に接続さ
れている。
【００１８】この第４態様によれば、第２スイッチ素子
の他端が複数の第２コンデンサの各々の一端に共通に接
続されているので、複数のＭＯＳトランジスタに対する
ＭＯＳトランジスタ敷居値補償回路の構成が全体として
簡単になるという効果を奏する。本発明の第５態様で
は、ＭＯＳトランジスタで構成されたフリップフロップ
型センスアンプ回路において、上記いずれか１つのＭＯ
Ｓトランジスタ敷居値補償回路が、少なくとも１つの該
ＭＯＳトランジスタに接続され、上記第１コンデンサの
１対の電極のうち該ＭＯＳトランジスタのゲートと非接
続の電極が、該ＭＯＳトランジスタの制御電極と見なさ
れて接続され、該ＭＯＳトランジスタのドレインと該ド
レインに接続される他の回路素子の入力端との間に第３
スイッチ素子が接続され、上記制御回路は、上記敷居値
補償時に該第３スイッチ素子をオフにする。
の他端が複数の第２コンデンサの各々の一端に共通に接
続されているので、複数のＭＯＳトランジスタに対する
ＭＯＳトランジスタ敷居値補償回路の構成が全体として
簡単になるという効果を奏する。本発明の第５態様で
は、ＭＯＳトランジスタで構成されたフリップフロップ
型センスアンプ回路において、上記いずれか１つのＭＯ
Ｓトランジスタ敷居値補償回路が、少なくとも１つの該
ＭＯＳトランジスタに接続され、上記第１コンデンサの
１対の電極のうち該ＭＯＳトランジスタのゲートと非接
続の電極が、該ＭＯＳトランジスタの制御電極と見なさ
れて接続され、該ＭＯＳトランジスタのドレインと該ド
レインに接続される他の回路素子の入力端との間に第３
スイッチ素子が接続され、上記制御回路は、上記敷居値
補償時に該第３スイッチ素子をオフにする。
【００１９】この第５態様によれば、製造ブロセスのば
らつきによりＭＯＳトランジスタ自体の敷居値Ｖthにば
らつきがあっても、第１コンデンサの一方側から見たＭ
ＯＳトランジスタの敷居値ＶTHを設定値にすることがで
きるので、微小電位差を正確に増幅することが可能とな
り、誤読み出しが防止され、これにより回路素子のより
微細化が可能になるという効果を奏する。
らつきによりＭＯＳトランジスタ自体の敷居値Ｖthにば
らつきがあっても、第１コンデンサの一方側から見たＭ
ＯＳトランジスタの敷居値ＶTHを設定値にすることがで
きるので、微小電位差を正確に増幅することが可能とな
り、誤読み出しが防止され、これにより回路素子のより
微細化が可能になるという効果を奏する。
【００２０】本発明の第６態様の半導体装置では、上記
いずれかの回路を備えている。
いずれかの回路を備えている。
【００２１】
【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。 ［第１実施形態］図１は、本発明の第１実施形態のｎＭ
ＯＳトランジスタ敷居値補償回路を示す。
施形態を説明する。 ［第１実施形態］図１は、本発明の第１実施形態のｎＭ
ＯＳトランジスタ敷居値補償回路を示す。
【００２２】ｎＭＯＳトランジスタ２１は、通常動作時
の回路の一部であり、そのドレインＤには、スイッチ素
子ＳＷ０〜ＳＷ２の各々の一端が接続されている。この
ドレインＤは、スイッチ素子ＳＷ０を介して通常動作時
の回路の他の部分（不図示）に接続されており、スイッ
チ素子ＳＷ０は、敷居値補償動作時にドレインＤをこの
他の部分から切り離すためのものである。
の回路の一部であり、そのドレインＤには、スイッチ素
子ＳＷ０〜ＳＷ２の各々の一端が接続されている。この
ドレインＤは、スイッチ素子ＳＷ０を介して通常動作時
の回路の他の部分（不図示）に接続されており、スイッ
チ素子ＳＷ０は、敷居値補償動作時にドレインＤをこの
他の部分から切り離すためのものである。
【００２３】スイッチ素子ＳＷ１の他端は、ｎＭＯＳト
ランジスタ２１のゲートＧ及びコンデンサＣ１の一方の
電極Ｎ１に接続され、コンデンサＣ１の他方の電極Ｐ１
に入力信号Ｖinが供給される。スイッチ素子ＳＷ１がオ
フのときには、ゲートＧと電極Ｎ１とこの間の接続線と
が、ｎＭＯＳトランジスタ２１の疑似フローティングゲ
ートになり、電極Ｐ１がｎＭＯＳトランジスタ２１の疑
似制御電極になっている。
ランジスタ２１のゲートＧ及びコンデンサＣ１の一方の
電極Ｎ１に接続され、コンデンサＣ１の他方の電極Ｐ１
に入力信号Ｖinが供給される。スイッチ素子ＳＷ１がオ
フのときには、ゲートＧと電極Ｎ１とこの間の接続線と
が、ｎＭＯＳトランジスタ２１の疑似フローティングゲ
ートになり、電極Ｐ１がｎＭＯＳトランジスタ２１の疑
似制御電極になっている。
【００２４】疑似フローティングゲートに蓄えられる電
荷をΔｑ、電極Ｐ１上及びＮ１上の電荷をそれぞれ＋
ｑ、−ｑとすると、ゲートＧの電荷はｑ＋Δｑとなる。
ゲートＧと電極Ｐ１との電位差をΔＶ、ゲートＧの電位
をＶfとすると、Ｖf＝Ｖin＋ΔＶとなる。ｎＭＯＳトラ
ンジスタ２１自体の敷居値をＶthとすると、疑似制御電
極Ｐ１から見たｎＭＯＳトランジスタ２１の敷居値ＶTH
はＶth−ΔＶになるので、この敷居値ＶTHは、疑似フロ
ーティングゲートに蓄えられる電荷Δｑを調整すること
により変更することができる。
荷をΔｑ、電極Ｐ１上及びＮ１上の電荷をそれぞれ＋
ｑ、−ｑとすると、ゲートＧの電荷はｑ＋Δｑとなる。
ゲートＧと電極Ｐ１との電位差をΔＶ、ゲートＧの電位
をＶfとすると、Ｖf＝Ｖin＋ΔＶとなる。ｎＭＯＳトラ
ンジスタ２１自体の敷居値をＶthとすると、疑似制御電
極Ｐ１から見たｎＭＯＳトランジスタ２１の敷居値ＶTH
はＶth−ΔＶになるので、この敷居値ＶTHは、疑似フロ
ーティングゲートに蓄えられる電荷Δｑを調整すること
により変更することができる。
【００２５】スイッチ素子ＳＷ２の他端はコンデンサＣ
２の一方の電極Ｎ２に接続され、コンデンサＣ２の他方
の電極Ｐ２は電源供給線Ｖccに接続されている。ｎＭＯ
Ｓトランジスタ２１のソースＳには、電位Ｖgが印加さ
れる。敷居値補償動作時には、電位Ｖgは一定にされ、
入力信号Ｖinの値は、電位Ｖgに所望の敷居値ＶTHを加
算した値の電位Ｖrefにされる。電源供給線の電位Ｖc
c、電位Ｖg及びＶrefはそれぞれ、例えば１．０Ｖ、
０．３Ｖ及び０．５Ｖである。
２の一方の電極Ｎ２に接続され、コンデンサＣ２の他方
の電極Ｐ２は電源供給線Ｖccに接続されている。ｎＭＯ
Ｓトランジスタ２１のソースＳには、電位Ｖgが印加さ
れる。敷居値補償動作時には、電位Ｖgは一定にされ、
入力信号Ｖinの値は、電位Ｖgに所望の敷居値ＶTHを加
算した値の電位Ｖrefにされる。電源供給線の電位Ｖc
c、電位Ｖg及びＶrefはそれぞれ、例えば１．０Ｖ、
０．３Ｖ及び０．５Ｖである。
【００２６】敷居値補償動作は、制御回路１０がスイッ
チ素子ＳＷ０〜ＳＷＳ２をオン／オフ制御することによ
り行われる。次に、上記の如く構成された本第１実施形
態の動作を説明する。図２は、図１の制御回路１０によ
るスイッチ素子ＳＷ０〜ＳＷ２の制御及びゲート電位Ｖ
fの変化を示す。図２中の期間Ｂ〜Ｄはそれぞれ、図３
（Ｂ）〜（Ｄ）の状態に対応している。
チ素子ＳＷ０〜ＳＷＳ２をオン／オフ制御することによ
り行われる。次に、上記の如く構成された本第１実施形
態の動作を説明する。図２は、図１の制御回路１０によ
るスイッチ素子ＳＷ０〜ＳＷ２の制御及びゲート電位Ｖ
fの変化を示す。図２中の期間Ｂ〜Ｄはそれぞれ、図３
（Ｂ）〜（Ｄ）の状態に対応している。
【００２７】図３（Ａ）は、ｎＭＯＳトランジスタ２１
の通常使用状態を示しており、スイッチ素子ＳＷ０がオ
ン、スイッチ素子ＳＷ１及びＳＷ２がオフになってい
る。この状態からスイッチ素子ＳＷ０がオフにされて、
通常使用状態でドレインＤ接続されていた回路が切り離
され、また、スイッチ素子ＳＷ１がオン、スイッチ素子
ＳＷ２がオンにされて、図３（Ｂ）に示す状態になる。
これにより、ｎＭＯＳトランジスタ２１がオンになり、
コンデンサＣ２の電極Ｎ２に、電位Ｖgの配線及びｎＭ
ＯＳトランジスタ２１のゲートＧから負電荷が移動し、
コンデンサＣ２の電極Ｐ２に正電荷が移動する。したが
って、ゲート電位Ｖfが上昇する。
の通常使用状態を示しており、スイッチ素子ＳＷ０がオ
ン、スイッチ素子ＳＷ１及びＳＷ２がオフになってい
る。この状態からスイッチ素子ＳＷ０がオフにされて、
通常使用状態でドレインＤ接続されていた回路が切り離
され、また、スイッチ素子ＳＷ１がオン、スイッチ素子
ＳＷ２がオンにされて、図３（Ｂ）に示す状態になる。
これにより、ｎＭＯＳトランジスタ２１がオンになり、
コンデンサＣ２の電極Ｎ２に、電位Ｖgの配線及びｎＭ
ＯＳトランジスタ２１のゲートＧから負電荷が移動し、
コンデンサＣ２の電極Ｐ２に正電荷が移動する。したが
って、ゲート電位Ｖfが上昇する。
【００２８】次に、スイッチ素子ＳＷ２がオフにされ、
図３（Ｃ）に示す状態になり、負電荷が電位Ｖgの配線
からｎＭＯＳトランジスタ２１のソース・ドレイン間及
びスイッチ素子ＳＷ１を通ってｎＭＯＳトランジスタ２
１のゲートＧへ移動し、ゲート電位Ｖfが低下する。こ
の移動は、ゲート電位Ｖfが低下してｎＭＯＳトランジ
スタ２１がオフになるまで、すなわちゲート電位Ｖfと
電位Ｖgとの差がｎＭＯＳトランジスタ２１自体の敷居
値Ｖthに等しくなるまで続く。コンデンサＣ１の電圧Δ
Ｖの符号は、この負電荷移動量が少ないと正になり多い
と負になる。
図３（Ｃ）に示す状態になり、負電荷が電位Ｖgの配線
からｎＭＯＳトランジスタ２１のソース・ドレイン間及
びスイッチ素子ＳＷ１を通ってｎＭＯＳトランジスタ２
１のゲートＧへ移動し、ゲート電位Ｖfが低下する。こ
の移動は、ゲート電位Ｖfが低下してｎＭＯＳトランジ
スタ２１がオフになるまで、すなわちゲート電位Ｖfと
電位Ｖgとの差がｎＭＯＳトランジスタ２１自体の敷居
値Ｖthに等しくなるまで続く。コンデンサＣ１の電圧Δ
Ｖの符号は、この負電荷移動量が少ないと正になり多い
と負になる。
【００２９】スイッチ素子ＳＷ２がオフになってから、
ゲート電位Ｖfがほぼ一定値に収束すると想定される設
定時間の経過後に、スイッチ素子ＳＷ１がオフにされ、
図３（Ｄ）に示す状態なる。これにより、コンデンサＣ
１の電極Ｎ１とｎＭＯＳトランジスタ２１のゲートＧと
その間の接続線が疑似フローティングゲートになり、こ
れに電荷Δｑが保持される。
ゲート電位Ｖfがほぼ一定値に収束すると想定される設
定時間の経過後に、スイッチ素子ＳＷ１がオフにされ、
図３（Ｄ）に示す状態なる。これにより、コンデンサＣ
１の電極Ｎ１とｎＭＯＳトランジスタ２１のゲートＧと
その間の接続線が疑似フローティングゲートになり、こ
れに電荷Δｑが保持される。
【００３０】次に、スイッチ素子ＳＷ０がオンにされ、
図３（Ａ）に示す状態、すなわちｎＭＯＳトランジスタ
２１の通常使用状態になる。この状態で入力信号Ｖinが
例えば低レベルから高レベルに変化する途中で、入力信
号Ｖinが電位Ｖrefに達したとき、図３（Ｄ）での関係
Ｖf＝Ｖg＋Ｖthが成立し、ｎＭＯＳトランジスタ２１が
オフからオンに切り換わる。
図３（Ａ）に示す状態、すなわちｎＭＯＳトランジスタ
２１の通常使用状態になる。この状態で入力信号Ｖinが
例えば低レベルから高レベルに変化する途中で、入力信
号Ｖinが電位Ｖrefに達したとき、図３（Ｄ）での関係
Ｖf＝Ｖg＋Ｖthが成立し、ｎＭＯＳトランジスタ２１が
オフからオンに切り換わる。
【００３１】したがって、製造プロセスのばらつきによ
るｎＭＯＳトランジスタ２１自体の敷居値Ｖthのばらつ
きによらず、コンデンサＣ１の疑似制御電極Ｐ１から見
たｎＭＯＳトランジスタ２１の敷居値ＶTHが電位Ｖref
になる。また、電位Ｖrefを低めにすれば、入力信号Ｖi
nの立ち上がりによるｎＭＯＳトランジスタ２１のオン
動作を高速化することができる。
るｎＭＯＳトランジスタ２１自体の敷居値Ｖthのばらつ
きによらず、コンデンサＣ１の疑似制御電極Ｐ１から見
たｎＭＯＳトランジスタ２１の敷居値ＶTHが電位Ｖref
になる。また、電位Ｖrefを低めにすれば、入力信号Ｖi
nの立ち上がりによるｎＭＯＳトランジスタ２１のオン
動作を高速化することができる。
【００３２】さらに、スイッチ素子ＳＷ２と電源供給線
Ｖccとの間にコンデンサＣ２が接続されているので、図
３（Ｂ）の状態でｎＭＯＳトランジスタ２１に流れる電
流が、コンデンサＣ２の部分を短絡してその間電流を流
し続ける場合よりも少なくなる。疑似フローティングゲ
ート及びコンデンサＣ２に保持された電荷は、リーク電
流により減少するので、以上の敷居値補償動作を定期的
に行う必要がある。例えば、ゲート電位Ｖfが２０ｍＶ
減衰する時間は、１２５°Ｃのワーストケースで３４０
μｓｅｃ程度であり、これ以下の周期で敷居値補償動作
を行う必要がある。
Ｖccとの間にコンデンサＣ２が接続されているので、図
３（Ｂ）の状態でｎＭＯＳトランジスタ２１に流れる電
流が、コンデンサＣ２の部分を短絡してその間電流を流
し続ける場合よりも少なくなる。疑似フローティングゲ
ート及びコンデンサＣ２に保持された電荷は、リーク電
流により減少するので、以上の敷居値補償動作を定期的
に行う必要がある。例えば、ゲート電位Ｖfが２０ｍＶ
減衰する時間は、１２５°Ｃのワーストケースで３４０
μｓｅｃ程度であり、これ以下の周期で敷居値補償動作
を行う必要がある。
【００３３】しかし、ＭＯＳトランジスタ敷居値補償回
路を例えばＤＲＡＭのフリップフロップ型センスアンプ
に適用した場合には、メモリセルのリフレッシュ周期は
例えば１６μｓｅｃであるので、リフレッシュ動作と並
列的に敷居値補償動作を行えば充分であり、敷居値補償
動作による通常動作時間のロスは生じない。また、１チ
ップ中に複数のセルアレイブロックを備えている場合に
は、アクセス中に、アクセスしていないセルアレイで敷
居値補償動作を行うことも可能である。
路を例えばＤＲＡＭのフリップフロップ型センスアンプ
に適用した場合には、メモリセルのリフレッシュ周期は
例えば１６μｓｅｃであるので、リフレッシュ動作と並
列的に敷居値補償動作を行えば充分であり、敷居値補償
動作による通常動作時間のロスは生じない。また、１チ
ップ中に複数のセルアレイブロックを備えている場合に
は、アクセス中に、アクセスしていないセルアレイで敷
居値補償動作を行うことも可能である。
【００３４】敷居値補償動作の周期を長くするには、電
位ＶrefをＶg＋Ｖthの平均値に近付ければよい。なぜな
らば、電圧ΔＶの平均値が０Ｖに近付くので、疑似フロ
ーティングゲートに蓄えられる電荷が少なくなり、同一
極性の電荷間の反発力に依存するリーク電流も少なくな
るからである。 ［第２実施形態］図４は、本発明の第２実施形態のｎＭ
ＯＳトランジスタ敷居値補償回路の動作説明図である。
位ＶrefをＶg＋Ｖthの平均値に近付ければよい。なぜな
らば、電圧ΔＶの平均値が０Ｖに近付くので、疑似フロ
ーティングゲートに蓄えられる電荷が少なくなり、同一
極性の電荷間の反発力に依存するリーク電流も少なくな
るからである。 ［第２実施形態］図４は、本発明の第２実施形態のｎＭ
ＯＳトランジスタ敷居値補償回路の動作説明図である。
【００３５】この回路では、スイッチ素子ＳＷ２とコン
デンサＣ２との直列接続の順序を、図１の場合と逆にし
ている。他の点は図１と同一である。スイッチ素子ＳＷ
０〜ＳＷ２は図２のように制御され、図４（Ｂ）〜
（Ｄ）の状態はそれぞれ、図２中の期間Ｂ〜Ｄに対応し
ている。図４（Ｂ）〜（Ｄ）での電荷移動はそれぞれ図
３（Ｂ）〜（Ｄ）でのそれと同一であり、本第２実施形
態によれば、第１実施形態と同じ効果が得られる。
デンサＣ２との直列接続の順序を、図１の場合と逆にし
ている。他の点は図１と同一である。スイッチ素子ＳＷ
０〜ＳＷ２は図２のように制御され、図４（Ｂ）〜
（Ｄ）の状態はそれぞれ、図２中の期間Ｂ〜Ｄに対応し
ている。図４（Ｂ）〜（Ｄ）での電荷移動はそれぞれ図
３（Ｂ）〜（Ｄ）でのそれと同一であり、本第２実施形
態によれば、第１実施形態と同じ効果が得られる。
【００３６】［第３実施形態］図５は、本発明の第３実
施形態のｐＭＯＳトランジスタ敷居値補償回路の動作説
明図である。この回路は、ｐＭＯＳトランジスタ２３に
対する敷居値補償であるので、Ｖc＞Ｖggであるが、ｐ
ＭＯＳトランジスタ２３のソースＳ、ドレインＤ及びゲ
ートＧへの接続はそれぞれ図１のソースＳ、ドレインＤ
及びゲートＧへの接続と同一である。電位Ｖc、Ｖgg及
びＶrefはそれぞれ、例えば１．０Ｖ、０．３Ｖ及び
０．７Ｖである。スイッチ素子ＳＷ０〜ＳＷ２は図２の
ように制御され、図５（Ｂ）〜（Ｄ）の状態はそれぞ
れ、図２中の期間Ｂ〜Ｄに対応している。
施形態のｐＭＯＳトランジスタ敷居値補償回路の動作説
明図である。この回路は、ｐＭＯＳトランジスタ２３に
対する敷居値補償であるので、Ｖc＞Ｖggであるが、ｐ
ＭＯＳトランジスタ２３のソースＳ、ドレインＤ及びゲ
ートＧへの接続はそれぞれ図１のソースＳ、ドレインＤ
及びゲートＧへの接続と同一である。電位Ｖc、Ｖgg及
びＶrefはそれぞれ、例えば１．０Ｖ、０．３Ｖ及び
０．７Ｖである。スイッチ素子ＳＷ０〜ＳＷ２は図２の
ように制御され、図５（Ｂ）〜（Ｄ）の状態はそれぞ
れ、図２中の期間Ｂ〜Ｄに対応している。
【００３７】図５（Ｂ）〜（Ｄ）での電荷移動はそれぞ
れ、電荷の符号が逆であることを除き、図３（Ｂ）〜
（Ｄ）でのそれと同一であり、本第３実施形態によれ
ば、第１実施形態と同じ効果が得られる。 ［第４実施形態］図６は、本発明の第４実施形態のｐＭ
ＯＳトランジスタ敷居値補償回路の動作説明図である。
れ、電荷の符号が逆であることを除き、図３（Ｂ）〜
（Ｄ）でのそれと同一であり、本第３実施形態によれ
ば、第１実施形態と同じ効果が得られる。 ［第４実施形態］図６は、本発明の第４実施形態のｐＭ
ＯＳトランジスタ敷居値補償回路の動作説明図である。
【００３８】この回路では、スイッチ素子ＳＷ２とコン
デンサＣ２との直列接続の順序を、図５の場合と逆にし
ている。他の点は図５と同一である。スイッチ素子ＳＷ
０〜ＳＷ２は図２のように制御され、図６（Ｂ）〜
（Ｄ）の状態はそれぞれ、図２中の期間Ｂ〜Ｄに対応し
ている。図６（Ｂ）〜（Ｄ）での電荷移動はそれぞれ図
５（Ｂ）〜（Ｄ）でのそれと同一であり、本第４実施形
態によれば、第３実施形態と同じ効果が得られる。
デンサＣ２との直列接続の順序を、図５の場合と逆にし
ている。他の点は図５と同一である。スイッチ素子ＳＷ
０〜ＳＷ２は図２のように制御され、図６（Ｂ）〜
（Ｄ）の状態はそれぞれ、図２中の期間Ｂ〜Ｄに対応し
ている。図６（Ｂ）〜（Ｄ）での電荷移動はそれぞれ図
５（Ｂ）〜（Ｄ）でのそれと同一であり、本第４実施形
態によれば、第３実施形態と同じ効果が得られる。
【００３９】［第５実施形態］図７は、本発明の第５実
施形態のフリップフロップ型センスアンプの回路を示
す。図１０と同一構成要素には、同一符号を付してその
説明を省略する。センスアンプ２０Ａ及び補償用電源回
路３０は、図１１のセンスアンプ２０のｎＭＯＳトラン
ジスタ２１及び２２にそれぞれ図１と同一のＭＯＳトラ
ンジスタ敷居値補償回路を付加したものである。図７で
は、スイッチ素子ＳＷ０及びＳＷ１をｎＭＯＳトランジ
スタで構成し、スイッチ素子ＳＷ２をｐＭＯＳトランジ
スタで構成している。
施形態のフリップフロップ型センスアンプの回路を示
す。図１０と同一構成要素には、同一符号を付してその
説明を省略する。センスアンプ２０Ａ及び補償用電源回
路３０は、図１１のセンスアンプ２０のｎＭＯＳトラン
ジスタ２１及び２２にそれぞれ図１と同一のＭＯＳトラ
ンジスタ敷居値補償回路を付加したものである。図７で
は、スイッチ素子ＳＷ０及びＳＷ１をｎＭＯＳトランジ
スタで構成し、スイッチ素子ＳＷ２をｐＭＯＳトランジ
スタで構成している。
【００４０】センスアンプ２０Ａに対する補償用電源回
路３０は、図１のＭＯＳトランジスタ敷居値補償回路の
一部であるが、センスアンプ２０Ａの通常使用時には使
用されず敷居値補償動作時のみ使用されるので、センス
アンプ２０Ａと別の回路として記載している。センスア
ンプ２０Ａと補償用電源回路３０との間は、配線Ｌ１及
びＬ２で接続されている。
路３０は、図１のＭＯＳトランジスタ敷居値補償回路の
一部であるが、センスアンプ２０Ａの通常使用時には使
用されず敷居値補償動作時のみ使用されるので、センス
アンプ２０Ａと別の回路として記載している。センスア
ンプ２０Ａと補償用電源回路３０との間は、配線Ｌ１及
びＬ２で接続されている。
【００４１】ｎＭＯＳトランジスタ２１に対するＭＯＳ
トランジスタ敷居値補償回路は、センスアンプ２０Ａ中
のスイッチ素子ＳＷ０、ＳＷ１及びコンデンサＣ１と、
補償用電源回路３０中のスイッチ素子ＳＷ２及びコンデ
ンサＣ２とで構成されている。また、ｎＭＯＳトランジ
スタ２２に対するＭＯＳトランジスタ敷居値補償回路
は、センスアンプ２０Ａ中のスイッチ素子ＳＷ３、ＳＷ
４及びコンデンサＣ４と、補償用電源回路３０中のスイ
ッチ素子ＳＷ５及びコンデンサＣ５とで構成されてい
る。
トランジスタ敷居値補償回路は、センスアンプ２０Ａ中
のスイッチ素子ＳＷ０、ＳＷ１及びコンデンサＣ１と、
補償用電源回路３０中のスイッチ素子ＳＷ２及びコンデ
ンサＣ２とで構成されている。また、ｎＭＯＳトランジ
スタ２２に対するＭＯＳトランジスタ敷居値補償回路
は、センスアンプ２０Ａ中のスイッチ素子ＳＷ３、ＳＷ
４及びコンデンサＣ４と、補償用電源回路３０中のスイ
ッチ素子ＳＷ５及びコンデンサＣ５とで構成されてい
る。
【００４２】図７の回路の動作を、図８に示す。敷居値
補償動作時は図２の場合と同一（電位Ｖcc等の値も同
一）である。但し、オン抵抗を小さくするためスイッチ
素子ＳＷ０及びＳＷ３をオンにするときは信号ＤＩＯを
例えば１．７５Ｖまでブーストする。図８中、Ｖf１及
びＶf２はそれぞれｎＭＯＳトランジスタ２１及び２２
のゲート電位である。この例では、ｎＭＯＳトランジス
タ２１及び２２の電圧ΔＶ１及びΔＶ２がそれぞれ正及
び負である場合を示している。
補償動作時は図２の場合と同一（電位Ｖcc等の値も同
一）である。但し、オン抵抗を小さくするためスイッチ
素子ＳＷ０及びＳＷ３をオンにするときは信号ＤＩＯを
例えば１．７５Ｖまでブーストする。図８中、Ｖf１及
びＶf２はそれぞれｎＭＯＳトランジスタ２１及び２２
のゲート電位である。この例では、ｎＭＯＳトランジス
タ２１及び２２の電圧ΔＶ１及びΔＶ２がそれぞれ正及
び負である場合を示している。
【００４３】センスアンプ２０Ａの非動作時には、電位
Ｖc及びＶgがいずれも電位Ｖcc／２にされる。データ読
み出し時には、まず、ビット線ＢＬ及び＊ＢＬが電位Ｖ
cc／２にプリチャージされ、次にワード線が活性化され
てメモリセルの記憶内容がビット線ＢＬ及び＊ＢＬに読
み出され、ビット線間の電位差が変化する。
Ｖc及びＶgがいずれも電位Ｖcc／２にされる。データ読
み出し時には、まず、ビット線ＢＬ及び＊ＢＬが電位Ｖ
cc／２にプリチャージされ、次にワード線が活性化され
てメモリセルの記憶内容がビット線ＢＬ及び＊ＢＬに読
み出され、ビット線間の電位差が変化する。
【００４４】ｎＭＯＳトランジスタ２１及び２２の敷居
値Ｖthが補償されているので、最初、電位Ｖcを電位Ｖc
c／２にしたまま電位Ｖgを０Ｖに低下させてｎＭＯＳト
ランジスタ２１及び２２のみで増幅動作が行われる。製
造ブロセスのばらつきによりｎＭＯＳトランジスタ２１
自体とｎＭＯＳトランジスタ２２自体との敷居値Ｖthに
差があっても、コンデンサＣ１の一方側から見たｎＭＯ
Ｓトランジスタ２１とコンデンサＣ４の一方側から見た
ｎＭＯＳトランジスタ２２との敷居値ＶTHには差がない
ので、ビット線ＢＬとビット線＊ＢＬとの微小電位差を
正確に増幅することができる。
値Ｖthが補償されているので、最初、電位Ｖcを電位Ｖc
c／２にしたまま電位Ｖgを０Ｖに低下させてｎＭＯＳト
ランジスタ２１及び２２のみで増幅動作が行われる。製
造ブロセスのばらつきによりｎＭＯＳトランジスタ２１
自体とｎＭＯＳトランジスタ２２自体との敷居値Ｖthに
差があっても、コンデンサＣ１の一方側から見たｎＭＯ
Ｓトランジスタ２１とコンデンサＣ４の一方側から見た
ｎＭＯＳトランジスタ２２との敷居値ＶTHには差がない
ので、ビット線ＢＬとビット線＊ＢＬとの微小電位差を
正確に増幅することができる。
【００４５】製造ブロセスのばらつきによるｐＭＯＳト
ランジスタ２３とｐＭＯＳトランジスタ２４との敷居値
Ｖthの差が問題にならない程度まで増幅が行われた後
に、電位Ｖcが電源供給線の電位Ｖccまで上昇されてｐ
ＭＯＳトランジスタ２３及び２４が有効になる。この時
の増幅動作は、正のフィードバック動作により高速に行
われる。
ランジスタ２３とｐＭＯＳトランジスタ２４との敷居値
Ｖthの差が問題にならない程度まで増幅が行われた後
に、電位Ｖcが電源供給線の電位Ｖccまで上昇されてｐ
ＭＯＳトランジスタ２３及び２４が有効になる。この時
の増幅動作は、正のフィードバック動作により高速に行
われる。
【００４６】このようにして、センスアンプ２０Ａ内の
互いに接近したＭＯＳトランジスタの敷居値Ｖthのばら
つきによる誤読み出しが防止される。また、回路素子の
より微細化が可能になり、記憶容量増大に寄与する。シ
ミュレーションにおいて、ｎＭＯＳトランジスタ２１と
ｎＭＯＳトランジスタ２２との敷居値Ｖthの差が２００
ｍＶのセンスアンプに対し予め敷居値補償動作を行い、
ビット線間の電位差７０ｍＶをセンスアンプで増幅した
結果、誤り無く増幅することができた。
互いに接近したＭＯＳトランジスタの敷居値Ｖthのばら
つきによる誤読み出しが防止される。また、回路素子の
より微細化が可能になり、記憶容量増大に寄与する。シ
ミュレーションにおいて、ｎＭＯＳトランジスタ２１と
ｎＭＯＳトランジスタ２２との敷居値Ｖthの差が２００
ｍＶのセンスアンプに対し予め敷居値補償動作を行い、
ビット線間の電位差７０ｍＶをセンスアンプで増幅した
結果、誤り無く増幅することができた。
【００４７】図９（Ａ）〜（Ｃ）は図７の補償用電源回
路３０の変形例を示す。図９（Ａ）の補償用電源回路３
０Ａは、図７の補償用電源回路３０のコンデンサＣ２と
コンデンサＣ５とを１つのコンデンサＣ０にまとめた例
であり、これにより補償用電源回路３０よりも構成が簡
単になる。コンデンサＣ０をこのように共通化できる理
由は、図３（Ｃ）でコンデンサＣ０が切り離されるの
で、ＭＯＳトランジスタの敷居値Ｖthに応じた図３
（Ｃ）の動作が他のＭＯＳトランジスタのそれに影響し
ないからである。
路３０の変形例を示す。図９（Ａ）の補償用電源回路３
０Ａは、図７の補償用電源回路３０のコンデンサＣ２と
コンデンサＣ５とを１つのコンデンサＣ０にまとめた例
であり、これにより補償用電源回路３０よりも構成が簡
単になる。コンデンサＣ０をこのように共通化できる理
由は、図３（Ｃ）でコンデンサＣ０が切り離されるの
で、ＭＯＳトランジスタの敷居値Ｖthに応じた図３
（Ｃ）の動作が他のＭＯＳトランジスタのそれに影響し
ないからである。
【００４８】図９（Ｂ）は、図４の構成に対応してい
る。この例では、複数の補償用電源回路３０Ｂに対しス
イッチ素子ＳＷＸを共通に用いており、図７の補償用電
源回路３０を用いた場合よりも全体として構成が簡単化
される。図９（Ｃ）は、図９（Ａ）のコンデンサＣ０を
省略した補償用電源回路３０Ｃの複数個に対し、コンデ
ンサＣＸを共通に用いており、補償用電源回路３０Ａを
用いた場合よりも全体として構成が簡単化される。
る。この例では、複数の補償用電源回路３０Ｂに対しス
イッチ素子ＳＷＸを共通に用いており、図７の補償用電
源回路３０を用いた場合よりも全体として構成が簡単化
される。図９（Ｃ）は、図９（Ａ）のコンデンサＣ０を
省略した補償用電源回路３０Ｃの複数個に対し、コンデ
ンサＣＸを共通に用いており、補償用電源回路３０Ａを
用いた場合よりも全体として構成が簡単化される。
【００４９】［第６実施形態］図１０は、本発明の第６
実施形態のフリップフロップ型センスアンプの回路を示
す。センスアンプ２０Ｂ及び補償用電源回路３０Ａは、
図１１のセンスアンプ２０のｐＭＯＳトランジスタ２３
及び２４にそれぞれ図５と同一のＭＯＳトランジスタ敷
居値補償回路を付加したものである。図１０では、スイ
ッチ素子ＳＷ０〜ＳＷ２をｎＭＯＳトランジスタで構成
している。
実施形態のフリップフロップ型センスアンプの回路を示
す。センスアンプ２０Ｂ及び補償用電源回路３０Ａは、
図１１のセンスアンプ２０のｐＭＯＳトランジスタ２３
及び２４にそれぞれ図５と同一のＭＯＳトランジスタ敷
居値補償回路を付加したものである。図１０では、スイ
ッチ素子ＳＷ０〜ＳＷ２をｎＭＯＳトランジスタで構成
している。
【００５０】ｐＭＯＳトランジスタ２３に対するＭＯＳ
トランジスタ敷居値補償回路は、センスアンプ２０Ｂ中
のスイッチ素子ＳＷ０、ＳＷ１及びコンデンサＣ１と、
補償用電源回路３０Ａ中のスイッチ素子ＳＷ２及びコン
デンサＣ２である。また、ｐＭＯＳトランジスタ２４に
対するＭＯＳトランジスタ敷居値補償回路は、センスア
ンプ２０Ｂ中のスイッチ素子ＳＷ３、ＳＷ４及びコンデ
ンサＣ４と、補償用電源回路３０Ａ中のスイッチ素子Ｓ
Ｗ５及びコンデンサＣ５である。
トランジスタ敷居値補償回路は、センスアンプ２０Ｂ中
のスイッチ素子ＳＷ０、ＳＷ１及びコンデンサＣ１と、
補償用電源回路３０Ａ中のスイッチ素子ＳＷ２及びコン
デンサＣ２である。また、ｐＭＯＳトランジスタ２４に
対するＭＯＳトランジスタ敷居値補償回路は、センスア
ンプ２０Ｂ中のスイッチ素子ＳＷ３、ＳＷ４及びコンデ
ンサＣ４と、補償用電源回路３０Ａ中のスイッチ素子Ｓ
Ｗ５及びコンデンサＣ５である。
【００５１】図１０の回路の動作は、以上の説明から容
易に理解できるので、その説明を省略する。なお、本発
明には外にも種々の変形例が含まれる。例えば、上記第
５及び第６実施形態ではＭＯＳトランジスタ敷居値補償
回路をフリップフロップ型センスアンプに適用した場合
を説明したが、本発明の補償回路は敷居値のばらつきが
問題になる各種回路に適用可能であり、例えば、差動増
幅回路、特に敷居値のばらつきが比較的大きい薄膜トラ
ンジスタで構成した差動増幅回路（液晶表示パネルのデ
ータ電極に接続される差動増幅回路等）に適用しても有
効である。
易に理解できるので、その説明を省略する。なお、本発
明には外にも種々の変形例が含まれる。例えば、上記第
５及び第６実施形態ではＭＯＳトランジスタ敷居値補償
回路をフリップフロップ型センスアンプに適用した場合
を説明したが、本発明の補償回路は敷居値のばらつきが
問題になる各種回路に適用可能であり、例えば、差動増
幅回路、特に敷居値のばらつきが比較的大きい薄膜トラ
ンジスタで構成した差動増幅回路（液晶表示パネルのデ
ータ電極に接続される差動増幅回路等）に適用しても有
効である。
【００５２】また、ＭＯＳトランジスタ敷居値補償回路
に用いられるスイッチ素子としては、ｐＭＯＳトランジ
スタとｎＭＯＳトランジスタとを並列接続した転送ゲー
ト等であってもよい。
に用いられるスイッチ素子としては、ｐＭＯＳトランジ
スタとｎＭＯＳトランジスタとを並列接続した転送ゲー
ト等であってもよい。
【図１】本発明の第１実施形態のｎＭＯＳトランジスタ
敷居値補償回路を示す図である。
敷居値補償回路を示す図である。
【図２】図１の回路の動作を示す波形図である。
【図３】図１の回路の動作説明図である。
【図４】本発明の第２実施形態のｎＭＯＳトランジスタ
敷居値補償回路の動作説明図である。
敷居値補償回路の動作説明図である。
【図５】本発明の第３実施形態のｎＭＯＳトランジスタ
敷居値補償回路の動作説明図である。
敷居値補償回路の動作説明図である。
【図６】本発明の第４実施形態のｎＭＯＳトランジスタ
敷居値補償回路の動作説明図である。
敷居値補償回路の動作説明図である。
【図７】本発明の第５実施形態のフリップフロップ型セ
ンスアンプを示す回路図である。
ンスアンプを示す回路図である。
【図８】図７の回路の動作を示す波形図である。
【図９】図７の補償用電源回路の変形例を示す図であ
る。
る。
【図１０】本発明の第６実施形態のフリップフロップ型
センスアンプを示す回路図である。
センスアンプを示す回路図である。
【図１１】従来のフリップフロップ型センスアンプを示
す回路図である。
す回路図である。
１０ 制御回路 ２０、２０Ａ、２０Ｂ センスアンプ ２１、２２ ｎＭＯＳトランジスタ ２３、２４ ｐＭＯＳトランジスタ ３０、３０Ａ 補償用電源回路 ＳＷ０〜ＳＷ５、ＳＷＸ スイッチ素子 Ｃ０〜Ｃ２、Ｃ４、Ｃ５、ＣＸ コンデンサ
Claims (7)
- 【請求項１】 ＭＯＳトランジスタの敷居値を補償する
回路において、 該ＭＯＳトランジスタのドレインとゲートとの間に接続
された第１スイッチ素子と、 該ゲートに接続された第１コンデンサと、 電源供給線と該ドレインとの間に直列接続された第２コ
ンデンサ及び第２スイッチ素子と、 敷居値補償時において、該第１スイッチ素子及び該第２
スイッチ素子をオンにし、次いで該第２スイッチ素子を
オフにし、次いで該第１スイッチ素子をオフにする制御
回路と、 を有することを特徴とするＭＯＳトランジスタ敷居値補
償回路。 - 【請求項２】 上記ＭＯＳトランジスタはｎＭＯＳトラ
ンジスタであり、 上記敷居値補償時かつ上記第１スイッチ素子がオンで上
記第２スイッチ素子がオフの時に、該ｎＭＯＳトランジ
スタのソース電位が上記電源供給線の電位より低い一定
値にされる、 ことを特徴とする請求項１記載のＭＯＳトランジスタ敷
居値補償回路。 - 【請求項３】 上記ＭＯＳトランジスタはｐＭＯＳトラ
ンジスタであり、 上記敷居値補償時かつ上記第１スイッチ素子がオンで上
記第２スイッチ素子がオフの時に、該ｐＭＯＳトランジ
スタのソース電位が上記電源供給線の電位より高い一定
値にされる、 ことを特徴とする請求項１記載のＭＯＳトランジスタ敷
居値補償回路。 - 【請求項４】 上記第２コンデンサはその一端が上記電
源供給線に接続され、 複数の上記ＭＯＳトランジスタの各々について上記第１
スイッチ素子と上記第１コンデンサと上記第２スイッチ
素子とを備え、 該第２コンデンサの他端が該複数の該第２スイッチ素子
の各々の一端に共通に接続されている、 ことを特徴とする請求項１乃至３のいずれか１つに記載
のＭＯＳトランジスタ敷居値補償回路。 - 【請求項５】 上記第２スイッチ素子はその一端が上記
電源供給線に接続され、 複数の上記ＭＯＳトランジスタの各々について上記第１
スイッチ素子と上記第１コンデンサと上記第２コンデン
サとを備え、 該第２スイッチ素子の他端が該複数の該第２コンデンサ
の各々の一端に共通に接続されている、 ことを特徴とする請求項１乃至３のいずれか１つに記載
のＭＯＳトランジスタ敷居値補償回路。 - 【請求項６】 ＭＯＳトランジスタで構成されたフリッ
プフロップ型センスアンプ回路において、 請求項１乃至５のいずれか１つに記載のＭＯＳトランジ
スタ敷居値補償回路が、少なくとも１つの該ＭＯＳトラ
ンジスタに接続され、 上記第１コンデンサの１対の電極のうち該ＭＯＳトラン
ジスタのゲートと非接続の電極が、該ＭＯＳトランジス
タの制御電極と見なされて接続され、 該ＭＯＳトランジスタのドレインと該ドレインに接続さ
れる他の回路素子の入力端との間に第３スイッチ素子が
接続され、 上記制御回路は、上記敷居値補償時に該第３スイッチ素
子をオフにする、 ことを特徴とする請求項１乃至５のいずれか１つに記載
のフリップフロップ型センスアンプ。 - 【請求項７】 請求項１乃至６のいずれか１つに記載の
回路を備えている、 ことを特徴とする半導体装置。
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| JP30325396A JP4069963B2 (ja) | 1996-11-14 | 1996-11-14 | Ｍｏｓトランジスタ敷居値補償回路及びこれを備えたフリップフロップ型センスアンプ |
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