[go: up one dir, main page]

JPH10133714A - 集積回路装置 - Google Patents

集積回路装置

Info

Publication number
JPH10133714A
JPH10133714A JP8286603A JP28660396A JPH10133714A JP H10133714 A JPH10133714 A JP H10133714A JP 8286603 A JP8286603 A JP 8286603A JP 28660396 A JP28660396 A JP 28660396A JP H10133714 A JPH10133714 A JP H10133714A
Authority
JP
Japan
Prior art keywords
cpu
request
circuit
cache
clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8286603A
Other languages
English (en)
Inventor
Shunichi Iwata
俊一 岩田
Mitsugi Sato
佐藤　　貢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to TW083112307A priority Critical patent/TW329487B/zh
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP8286603A priority patent/JPH10133714A/ja
Priority to TW086101821A priority patent/TW329486B/zh
Priority to US08/805,350 priority patent/US5872903A/en
Priority to KR1019970008795A priority patent/KR100243557B1/ko
Priority to DE19713133A priority patent/DE19713133C2/de
Priority to CN97111297A priority patent/CN1096023C/zh
Publication of JPH10133714A publication Critical patent/JPH10133714A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0891—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using clearing, invalidating or resetting means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Microcomputers (AREA)
  • Programmable Controllers (AREA)
  • Labeling Devices (AREA)
  • Control By Computers (AREA)
  • Power Sources (AREA)
  • Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)

Abstract

(57)【要約】 【課題】 処理回路及び記憶回路の動作を制御する制御
回路を備える、操作性の良い集積回路装置を提供する。 【解決手段】 コントローラ５内に備わるレジスタＲＧ
にＣＰＵ１から“１０”が書き込まれると、ゲート１０
の一方の入力端子に入力されるＣＰＵ用クロックマスク
信号ＣＭＳ１の論理が“０”となり、クロック信号ＣＬ
Ｋはゲート１０によって遮断されＣＰＵ１には伝わらな
い。これによってＣＰＵ１は停止し、ＣＰＵ１における
電力の消費が抑えられる。この状態から復帰するために
は、使用者は端子Ｔ１を介して割り込み要求をコントロ
ーラ５に入力する。コントローラ５はこれを受け、ＣＰ
Ｕ１用クロックマスク信号ＣＭＳ１の論理を“１”にし
てＡＮＤゲート１０に入力し、ＣＰＵ１にクロック信号
ＣＬＫを再び供給する。ＣＰＵ１はクロック信号ＣＬＫ
の供給が復活すると同時に動作を開始し、割り込み要求
を実行するための処理を行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、内容の保持行為が
必要な記憶回路、即ちＤＲＡＭを備える集積回路装置に
関する。
【０００２】
【従来の技術】図６は、従来技術に従うマイクロコント
ローラを含む回路を示す回路図である。従来の回路構成
においては、ＣＰＵ１を含むマイクロコントローラと、
ＤＲＡＭ２とは同じチップ上には形成されず、異なるチ
ップに各々形成されたＣＰＵ１及びＤＲＡＭ２が組み合
わされて使用されていた。また、キャッシュ６は、ＤＲ
ＡＭ２と同一のチップ上には形成されておらず、ＣＰＵ
１と同一のチップ上に形成されている。
【０００３】このようなシステム構成においては、低消
費電力化のためにＣＰＵ１及びＤＲＡＭ２双方を停止さ
せるモード（スタンバイモード）に移行するためには、
使用者は以下のような処理を順に行わなければならな
い。
【０００４】従来処理１．キャッシュ６のパージ処理を
行い、 従来処理２．ＤＲＡＭコントローラにアクセスすること
によってＤＲＡＭ２をセルフリフレッシュモードに設定
し、ＤＲＡＭ２の記憶内容の保持のための動作を行わ
せ、 従来処理３．ＣＰＵ１の動作を停止するモードに移行
し、ＣＰＵ１の動作を停止する。
【０００５】
【発明が解決しようとする課題】例えば従来処理２と従
来処理３との間に割り込みが入った場合には、セルフリ
フレッシュモード下にあるＤＲＡＭ２はアクセスできな
い状態であるのに、ＣＰＵ１はまだ動作しているという
状態となる。このような場合にはＣＰＵ１から応答不能
なＤＲＡＭ２にアクセス要求が発生することも有り得
る。このような矛盾した状態となることは、回避されね
ばならない。
【０００６】このためには使用者は、上述の処理の際に
図６に示される回路が割り込み禁止状態になるように設
定する等の対策を講じ、従来処理１〜従来処理３までの
間の中途半端な状態にて通常の処理が行われることを未
然に防止せねばならない。このような対策を講ずるのは
使用者にとって負担であり、マイクロコントローラの操
作性が悪いという問題点があった。
【０００７】本発明は以上の問題点に鑑み、処理回路及
び記憶回路の動作を制御する制御回路を備える、操作性
の良い集積回路装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】請求項１に記載の集積回
路装置は、同期信号の発生を待機要求が与えられた際に
は停止する同期信号発生回路と、前記同期信号を受けつ
つ命令を実行する処理回路と、前記同期信号を受けつつ
動作し、自己制御要求を受けた際には孤立的に自身の内
容の保持行為を行う記憶回路と、前記処理回路から自身
に与えられる書き込み信号によって与えられる値が第１
の論理を示す際には、前記自己制御要求及び前記待機要
求の順次的付与を行う制御回路とを備える。
【０００９】請求項２に記載の集積回路装置は、請求項
１に記載の集積回路装置であって、更にキャッシュを備
え、前記値が前記第１の論理を示す際には、前記制御回
路は前記順次的付与を行う前に該キャッシュに対してパ
ージ処理を行う。
【００１０】請求項３に記載の集積回路装置は、請求項
２に記載の集積回路装置であって、前記制御回路は、前
記パージ処理及び前記順次的付与を行う際に、自身への
割り込み要求をシャットアウトする。
【００１１】請求項４に記載の集積回路装置は、請求項
１に記載の集積回路装置であって、前記制御回路は、前
記値が第２の論理を示す際には、自身によって生成する
イネーブル信号の論理を“不許可”とすることによっ
て、前記同期信号の前記処理回路への入力を選択的に遮
断する。
【００１２】
【発明の実施の形態】本実施の形態においては、自己制
御要求及び待機要求をそれぞれ記憶回路及び同期信号発
生回路に順次的に与えることによって、記憶回路に自身
の内容の保持行為を行わせ同期信号発生回路を停止する
制御回路を備える集積回路装置について示す。従来技術
と同一の構成、構造には同一の参照符号を付す。
【００１３】図１は、本実施の形態に従うマイクロコン
トローラの構造を例示する回路図である。同図に示され
るように、ＣＰＵ１とＤＲＡＭ２とは単一のチップＴ上
に形成されている。以下、図１に示される回路構成の概
要を説明する。
【００１４】ＣＰＵ１、ＤＲＡＭ２、バッファ４、メモ
リコントローラ（ＭＣ）５及びキャッシュ６は内部デー
タバスＢ１に接続されている。ＣＰＵ１は、ＤＲＡＭ２
とキャッシュ６とのアクセスが可能である。バッファ４
は内部データバスＢ１と外部データバスＢ２とを接続し
ており、ＣＰＵ１はバッファ４を介してチップＴ外部の
デバイスとアクセスすることが可能である。また、チッ
プＴ外部からＤＲＡＭ２やキャッシュ６とアクセスする
ことが可能である。図６に図示されている、タイマ等を
含む周辺回路は、本発明の特徴とは関連がないので説明
及び図１における図示を省略されている。
【００１５】以上の構成要素に関するバスアクセスの制
御は、メモリコントローラ５が行う。バスアクセスの制
御は従来の制御方法に準ずるものであり、本発明の本質
ではないため説明を省略する。メモリコントローラ５
は、後述のパージ処理を行う際にＤＲＡＭ２及びキャッ
シュへ６へとアドレスを与えこれらの回路を制御する。
アドレスに関する矢印には、“ａｄ”が付されている。
この様子は、図１においてメモリコントローラ５からＤ
ＲＡＭ２及びキャッシュ６へと分岐する矢印にて示され
ている。
【００１６】以下に、チップＴ上に集積された回路の機
能について説明を行う。まず、ＣＰＵ１について説明を
行う。ＣＰＵ１は、クロックジェネレータ（ＣＧ）３か
らのクロック信号ＣＬＫに同期して動作する回路であ
り、自身に割り込み要求が入力された際には、命令の実
行を中断して、プログラムカウンタ値やＣＰＵ１の状態
などの情報を予め決められたレジスタに退避した後、予
め決められた番地にある命令の実行を開始する。割り込
み要求に対するこれらの処理は従来の処理方法に準ずる
ものであり、本発明の本質ではないため説明を省略す
る。また、ＣＰＵ１は、クロックジェネレータ３によっ
て与えられる内部ウェイクアップ信号ＷＫＵＰ及び内部
リセット要求ＲＳＴの入力に応じて自身の状態が初期化
される。
【００１７】次に、ＤＲＡＭ２及びキャッシュ６の機能
について説明を行う。ＤＲＡＭ２及びキャッシュ６はＣ
ＰＵ１と同様に、クロックジェネレータ３のクロック信
号ＣＬＫに同期して動作する。但し、ＤＲＡＭ２自身に
よる孤立的なリフレッシュ動作を実現するために、クロ
ック信号ＣＬＫに同期しないセルフリフレッシュ用のカ
ウンタがＤＲＡＭ２には備えられている。
【００１８】ＤＲＡＭ２をリフレッシュするモードとし
ては、オートリフレッシュモードとセルフリフレッシュ
モードがある。オートリフレッシュモードとは、メモリ
コントローラ５からのオートリフレッシュ要求Ｄ１に応
じてリフレッシュ動作を行うモードである。
【００１９】一方セルフリフレッシュモードとは、セル
フリフレッシュ要求Ｄ２に応じてＤＲＡＭ２内のセルフ
リフレッシュ用カウンタによってリフレッシュ動作を行
うモードである。セルフリフレッシュモードにおいて
は、ＤＲＡＭ２への入力信号がどのようであっても、セ
ルフリフレッシュ用カウンタによってリフレッシュ動作
のみが行われる。
【００２０】キャッシュ６は本実施の形態においてはコ
ピーバック（ライトバック）方式であり、そのことを前
提として説明を行う。しかし、コピーバック方式のみに
限定されるものではなく、ライトスルー方式でも良い。
ＤＲＡＭ２及びキャッシュ６は、内部リセット要求ＲＳ
Ｔによって初期化される。
【００２１】次に、クロックジェネレータ３について説
明を行う。クロックジェネレータ３は、外部からの図示
されないクロック入力をもとにチップＴ内部のクロック
信号ＣＬＫを生成する回路である。クロックジェネレー
タ３は、メモリコントローラ５からスタンバイ要求Ｄ３
が入力されると、クロック発振を停止すると共に、スタ
ンバイ端子Ｔ２を介して与える論理を“０”にする。後
述のスタンバイモードにおいて、スタンバイ状態である
ことを外部に明示する為である。
【００２２】また、クロックジェネレータ３は、端子Ｔ
３を介して外部ウェイクアップ要求が入力されるとクロ
ック発振を再開する。クロック発振が安定した後に、ク
ロックジェネレータ３は、内部ウェイクアップ要求ＷＫ
ＵＰをＣＰＵ１、ＤＲＡＭ２及びメモリコントローラ５
に与えると共に、スタンバイ端子Ｔ２を介して与える信
号の論理を“１”にする。クロックジェネレータ３は、
外部リセット要求が端子Ｔ４を介して入力される場合に
もクロック発振を再び開始し、この場合には内部リセッ
ト要求ＲＳＴを出力する。
【００２３】内部ウェイクアップ要求ＷＫＵＰと内部リ
セット要求ＲＳＴとの違いについて説明を行う。内部リ
セット要求ＲＳＴは、これを受けた全ての回路の状態を
初期化する。一方、内部ウェイクアップ要求ＷＫＵＰを
受けた回路には、初期化されるものもあればされないも
のもある。
【００２４】ＣＰＵ１は、内部リセット要求ＲＳＴもし
くは内部ウェイクアップ要求ＷＫＵＰの入力に応じて初
期化を行う。その後、内部リセット要求ＲＳＴの入力の
際には内部リセット要求ＲＳＴに固有の、内部ウェイク
アップ要求ＷＫＵＰの入力の際には内部ウェイクアップ
要求ＷＫＵＰに固有の番地にある命令から実行を開始す
る。
【００２５】ＤＲＡＭ２は、内部ウェイクアップ要求Ｗ
ＫＵＰを受けた際にはセルフリフレッシュモードからオ
ートリフレッシュモードへと移行するが、内部リセット
要求ＲＳＴを受けた場合には自身の状態が初期化された
後、オートリフレッシュモードにて動作する。
【００２６】次に、メモリコントローラ５について説明
を行う。メモリコントローラ５は、クロックジェネレー
タ３からのクロック信号ＣＬＫに同期しつつ動作を行
う。また、メモリコントローラ５は、チップＴの内部に
おけるバスアクセス制御と、チップＴの内部と外部とを
行き来する信号に関するバスアクセス制御とを一手に引
き受けている。
【００２７】図２は、図１に示されるメモリコントロー
ラ５の構成を示す回路図である。メモリコントローラ５
には、オートリフレッシュ用カウンタＲＣとＭＣ作動回
路５ａとが備えられている。ＭＣ作動回路５ａは、バス
オペレーション制御回路ＢＯＣ及び低消費電力制御回路
ＬＥＣＣを含む。低消費電力制御回路ＬＥＣＣには、低
消費電力制御レジスタＲＧが内蔵されている。このよう
な回路構成に基づき、メモリコントローラ５はオートリ
フレッシュ用カウンタＲＣを用いてＤＲＡＭ２のリフレ
ッシュを通常時に行う。
【００２８】詳細な説明は後に行うものとして、メモリ
コントローラ５が行う機能の概要について述べる。メモ
リコントローラ５は、バスオペレーション制御回路ＢＯ
Ｃによってキャッシュ６のパージ処理を行う。メモリコ
ントローラ５は、内部データバスＢ１を介してＣＰＵ１
からアクセス可能である。また、クロックジェネレータ
３からの内部リセット要求ＲＳＴによって初期化され
る。
【００２９】メモリコントローラ５は、図１に示される
ように、ＣＰＵ用クロックマスク信号ＣＭＳ１、キャッ
シュ用クロックマスク信号ＣＭＳ２及びＤＲＡＭ用クロ
ックマスク信号ＣＭＳ３を出力する回路である。クロッ
クマスク信号とは、クロック信号ＣＬＫのイネーブル信
号である。メモリコントローラ５は、端子Ｔ１を介する
割り込み要求と、内部リセット要求ＲＳＴと、内部ウェ
イクアップ要求ＷＫＵＰとのうちのいずれかの入力によ
って、ＣＰＵ用クロックマスク信号ＣＭＳ１の論理を
“１”にする。
【００３０】次に、上記の各回路の機能を踏まえた上
で、図１に示されるマイクロコントローラの処理動作に
ついて説明を行う。本発明の集積回路においては、メモ
リコントローラ５に内蔵されている低消費電力制御レジ
スタＲＧに記憶されている値を使用者が変更するという
極めて簡易な操作によって、ＣＰＵ１及びＤＲＡＭ２を
低消費電力モードに移行させることが可能である。
【００３１】低消費電力モードには、ＣＰＵスリープモ
ード及びスタンバイモードの２通りが存在する。ＣＰＵ
スリープモードとは、ＣＰＵ１とクロック信号ＣＬＫと
を遮断することによって、ＣＰＵ１だけを停止するモー
ドである。一方、スタンバイモードとは、クロックジェ
ネレータ３のクロック発振が完全に停止され、ＤＲＡＭ
２の内容保持のみが行われるモードである。
【００３２】ＣＰＵスリープモードにおいては、ＣＰＵ
１の消費すべき分だけ消費電力が節約される。ＣＰＵ１
だけが停止されるので、チップＴ外部からＤＲＡＭ２へ
のアクセスは可能である。一方スタンバイモードにおい
ては、クロック発振が完全に停止されるので、チップＴ
全体の消費電力は、ＤＲＡＭ２の内容保持のために行わ
れるセルフリフレッシュ動作に要する分にほぼ等しい。
【００３３】本実施の形態のマイクロコントローラにお
いては、低消費電力制御レジスタＲＧに記憶されている
値が“１０”である場合にはＣＰＵスリープモードに、
“１１”である場合にはスタンバイモードに移行する。
しかしこのような値はあくまでも例示であり、“１
０”，“１１”以外の値を用いることはもちろん可能で
ある。なお、低消費電力制御レジスタＲＧの値は、内部
リセット信号ＲＳＴが与えられた場合には“００”に設
定される。
【００３４】まずＣＰＵスリープモードに関する回路動
作について説明を行い、その後にスタンバイモードにつ
いて説明を行う。ＣＰＵスリープモードへと移行するに
は、使用者はＣＰＵ１に低消費電力制御レジスタＲＧに
“１０”を書き込む命令を実行させる。ＣＰＵ１は、こ
の命令を実行するために、低消費電力制御レジスタＲＧ
のアドレスをメモリコントローラ５に対して出力すると
ともに、“１０”のデータを内部データバスＢ１を介し
て低消費電力制御レジスタＲＧに書き込む。
【００３５】すると、図２に示される低消費電力制御回
路ＬＥＣＣは低消費電力制御レジスタＲＧの“１０”を
判断し、図１に示されるＡＮＤゲート１０の一方の入力
端子に入力されるＣＰＵ用クロックマスク信号ＣＭＳ１
の論理を“０”とする。ここで、ＡＮＤゲート１０は、
ＣＰＵ１へのクロック信号ＣＬＫの入力に関する導通／
遮断を切り替えるために設けられたものである。
【００３６】ＡＮＤゲート１０が一方の入力端子におい
て“０”を入力されるので、ＡＮＤゲート１０の他方の
入力端子にクロックジェネレータ３から入力されている
クロック信号ＣＬＫはＣＰＵ１には伝わらない。これに
よってＣＰＵ１は停止し、ＣＰＵ１における電力の消費
が抑えられる。
【００３７】ＣＰＵスリープモードから復帰するために
は、まず使用者は端子Ｔ１を介して割り込み要求をメモ
リコントローラ５に入力する。メモリコントローラ５は
これを受け、ＣＰＵ１用クロックマスク信号ＣＭＳ１の
論理を“１”にしてＡＮＤゲート１０に入力し、ＣＰＵ
１にクロック信号ＣＬＫを再び供給する。ＣＰＵ１はク
ロック信号ＣＬＫの供給が復活すると同時に動作を開始
し、端子Ｔ１を介して自身に入力された割り込み要求を
実行するための処理を行う。
【００３８】次に、スタンバイモードに移行するための
手順について説明を行う。まず、使用者は低消費電力制
御レジスタＲＧに“１１”の書き込みを行う命令を実行
させる。すると、移行シーケンス１においてメモリコン
トローラ５は“１１”を判断し、ＣＰＵ１用クロックマ
スク信号ＣＭＳ１の論理を“０”にする。これによっ
て、ＣＰＵ１へのクロック信号ＣＬＫの供給が停止さ
れ、ＣＰＵ１は動作を止める。これによって、ＣＰＵ１
からの新たなバスアクセス要求は発生しなくなる。ま
た、割り込み要求があっても割り込み処理は実行されな
い。
【００３９】次に移行シーケンス２において、メモリコ
ントローラ５はキャッシュ６のパージ処理を、パージ要
求Ｄ４を与えることによって行う。キャッシュ６はコピ
ーバック方式であるので、ＤＲＡＭ２には古いデータし
かなく、キャッシュ６にのみ最新のデータが存在してい
る状態が発生し得る。このようなデータをダーティなデ
ータと呼ぶ。キャッシュ６に登録されているデータを無
効化する際には、このダーティなデータをキャッシュ６
からＤＲＡＭ２に書き戻す処理が必要である。そこで、
ダーティなデータに関して、メモリコントローラ５は以
下の処理を行う。
【００４０】図３は、パージ処理の際の信号のやり取り
の様子を例示する回路図である。まず、メモリコントロ
ーラ５は自身のキャッシュエントリアドレスカウンタＣ
ＥＡＣの内容を初期状態に戻す。そして、キャッシュエ
ントリアドレスカウンタＣＥＡＣのエントリアドレス
を、キャッシュ６のエントリ毎にキャッシュ６へと出力
する。エントリとは、キャッシュの登録単位である。
【００４１】キャッシュ６は、入力されたエントリアド
レスに応ずるダーティ信号及びタグアドレスをメモリコ
ントローラ５へと出力する。またキャッシュ６は、内部
バスＢ１へとダーティ信号及びタグアドレスと対である
データを出力する。
【００４２】ダーティ信号とは内部バスＢ１へと出力さ
れたデータが書き戻されるべきかを“０”，“１”によ
って表す信号である。書き戻しを行うべきかはこのダー
ティ信号に応じてメモリコントローラ５によって判別さ
れる。書き戻しの必要があると判断された際には、エン
トリアドレスとタグアドレスとが結合される。内部バス
Ｂ１のデータは、結合されて構成されたアドレスに応じ
てＤＲＡＭ２へと書き込まれる。この書き込みはライト
要求によって行われる。
【００４３】全てのエントリに対して以上の処理を行う
ことによって、ダーティなデータの書き戻しが終了す
る。その後、バリッドビットクリア要求によって、バリ
ッドビットのクリアが行われる。バリッドビットは、有
効なデータが存在するか否かをエントリ毎に示すビット
である。以上の一連の回路動作によって、キャッシュ６
のパージ処理が果たされる。
【００４４】コピーバック方式のキャッシュ６が用いら
れているとして説明を行ったが、ライトスルー方式の場
合にはダーティなデータの書き戻しが不必要となる。こ
の場合にも、メモリコントローラ５がキャッシュ６のバ
リッドビットのクリアを行うというパージ処理が必要で
あることには変わりない。
【００４５】また、スタンバイモード中においても内容
が保持されているようなキャッシュを用いた場合には、
パージ処理を行う必要はない。この場合には、移行シー
ケンス２の処理は不要となる。
【００４６】移行シーケンス２においてキャッシュに保
存されていたデータの書き戻しがなされた後に、移行シ
ーケンス３においてメモリコントローラ５は、セルフリ
フレッシュ要求Ｄ２によってＤＲＡＭ２をセルフリフレ
ッシュモードへと移行させる。移行シーケンス２及び移
行シーケンス３の処理によって、ＤＲＡＭ２及びキャッ
シュ６へのクロック信号ＣＬＫの供給を停止する準備が
整ったことになる。
【００４７】次に移行シーケンス４において、メモリコ
ントローラ５はキャッシュ用クロックマスク信号ＣＭＳ
２とＤＲＡＭ２用クロックマスク信号ＣＭＳ３とを共に
“０”にする。これによって、ＡＮＤゲート１１，１２
の出力の値が“０”となり、キャッシュ６及びＤＲＡＭ
２とクロック信号ＣＬＫとは遮断される。
【００４８】次に移行シーケンス５において、メモリコ
ントローラ５は、クロックジェネレータ３に図１に示さ
れるスタンバイ要求Ｄ３を与える。クロックジェネレー
タ３はスタンバイ要求を受けてクロック発振を停止する
とともに、スタンバイ端子Ｔ２を“０”にすることによ
ってチップＴ外部にスタンバイ状態になったことを知ら
せる。
【００４９】移行シーケンス１〜移行シーケンス５中に
は、メモリコントローラ５は他のバスオペレーション及
び割り込みを受け付けない。これによって、ＤＲＡＭ２
はアクセスできないのにＣＰＵ１は稼動中であるような
中途半端な状態に陥ることが回避される。
【００５０】移行シーケンス２においてメモリコントロ
ーラ５がパージ処理を自動的に行うので、使用者はパー
ジ処理のための従来の操作を行う必要がなくなる。これ
によって、使用者の負担が軽減される。
【００５１】次に、スタンバイモードからの復帰シーケ
ンスについて説明を行う。復帰シーケンスは、端子Ｔ３
を介する外部ウェイクアップ要求の入力に応じて開始さ
れる。
【００５２】復帰シーケンス１．外部ウェイクアップ要
求が自身に入力されると、クロックジェネレータ３はク
ロック発振を再開する。このとき、内部ウェイクアップ
要求ＷＫＵＰは“０”であり、これが一方の入力端子に
入力されているＡＮＤゲート１３によって、クロック信
号ＣＬＫはメモリコントローラ５には入力されないまま
である。また、クロックジェネレータ３はスタンバイ端
子Ｔ２を介して与える信号の論理を“１”にして、スタ
ンバイ状態から抜け出たことをチップＴの外部へと知ら
せる。
【００５３】復帰シーケンス２．クロックジェネレータ
３は、クロック発振が安定した後に内部ウェイクアップ
信号ＷＫＵＰの論理を“１”にする。これによって、メ
モリコントローラ５にはクロック信号ＣＬＫが供給され
通常動作を開始する。また、ＤＲＡＭ２は、内部ウェイ
クアップ要求ＷＫＵＰが“１”になったことによってセ
ルフリフレッシュモードからオートリフレッシュモード
へと移行する。
【００５４】復帰シーケンス３．メモリコントローラ５
は、ＣＰＵ用クロックマスク信号ＣＭＳ１、キャッシュ
用クロックマスク信号ＣＭＳ２及びＤＲＡＭ用クロック
マスク信号ＣＭＳ３を全て“１”にして、ＣＰＵ１、Ｄ
ＲＡＭ２及びキャッシュ６へとクロック信号ＣＬＫを与
える。
【００５５】復帰シーケンス４．ＣＰＵ１はウェイクア
ップ処理を実行する。
【００５６】以上がＣＰＵスリープモード及びスタンバ
イモードに関する回路動作である。次に、本発明の要た
るメモリコントローラ５の構成を詳細に説明する。
【００５７】図４は、メモリコントローラ５の構成を例
示する回路図である。バスオペレーション制御回路ＢＯ
Ｃは、ＣＰＵ１、ＤＲＡＭ２、キャッシュ６及び、チッ
プＴの外部に存在する外部インターフェース（Ｉ／Ｆ）
回路と制御信号のやり取りを互いに行い、これらの回路
からのまたは回路へのアドレスの入出力を行う。オート
リフレッシュ要求Ｄ１はバスオペレーション制御回路Ｂ
ＯＣから出力される。
【００５８】低消費電力制御回路ＬＥＣＣは、バスオペ
レーション制御回路ＢＯＣからの低消費電力レジスタ
（ＲＧ）書き込み信号に応じて、低消費電力レジスタＲ
Ｇに値が書き込まれる。
【００５９】低消費電力制御回路ＬＥＣＣに備わるＣＰ
Ｕスリープモードビットｂｉｔ１及びスタンバイモード
ビットｂｉｔ２の否定論理和たる信号は、ＣＰＵ用クロ
ックマスク信号ＣＭＳ１となる。即ち、ＣＰＵスリープ
モードビットｂｉｔ１又はスタンバイモードビットｂｉ
ｔ２のいずれかがセットされることによって、ＣＰＵ用
クロックマスク信号ＣＭＳ１は“０”となり、ＣＰＵ１
へのクロック信号の供給が遮断されることになる。ま
た、スタンバイモードビットｂｉｔ２の論理は、スタン
バイモードへの移行処理を行わせる指示として、バスオ
ペレーション制御回路ＢＯＣへと出力される。
【００６０】低消費電力制御回路ＬＥＣＣに備わるパー
ジ処理要求ビットｂｉｔ３の論理は、バスオペレーショ
ン制御回路ＢＯＣへのパージ処理要求として矢印のよう
に出力される。バスオペレーション制御回路ＢＯＣは、
パージ処理要求の論理が「遂行」を表すときには、キャ
ッシュ６のバリッドビットのクリア及びダーティなデー
タの書き戻しを行い一連のパージ処理を為す。パージ処
理の終了時には低消費電力制御回路ＬＥＣＣへとパージ
処理終了を告げる。
【００６１】バスオペレーション制御回路ＢＯＣは、ス
タンバイモードビットｂｉｔ２がセットされている間
は、パージ処理要求ビットｂｉｔ３の論理によるパージ
処理要求に関するバスオペレーション以外のバスオペレ
ーションは受け付けない。
【００６２】低消費電力制御回路ＬＥＣＣには更に、セ
ルフリフレッシュ要求ビットｂｉｔ４と、ＤＲＡＭ及び
キャッシュ用クロックマスク要求ビットｂｉｔ５と、ス
タンバイ要求ビットｂｉｔ６とが備えられている。これ
らの論理によってそれぞれ、セルフリフレッシュ要求Ｄ
２と、キャッシュ用クロックマスクＣＭＳ２及びＤＲＡ
Ｍ用クロックマスクＣＭＳ３と、スタンバイ要求Ｄ３と
が与えられる。
【００６３】図５は、ビットｂｉｔ１〜ｂｉｔ６のセッ
ト条件及びクリア条件に関する図である。セット条件と
は任意のビットの示す論理が例えば“１”に設定される
ことであり、クリア条件とは“０”に設定されることで
ある。同図に示される条件に従って、それぞれのビット
ｂｉｔ１〜ｂｉｔ６が示す論理は、低消費電力制御回路
ＬＥＣＣに備わる回路によって決定される。
【００６４】同図に示される“ａｎｄ”は、条件が揃っ
たときにビットの値が設定されることを示す。“ｏｒ”
は、複数の条件のうちいずれか１つが成立した場合にビ
ットの値がクリアされることを示す。また、「サイク
ル」とは、クロック信号の１サイクルを表している。
【００６５】以上のような機能を有するバスオペレーシ
ョン制御回路ＢＯＣ及び低消費電力制御回路ＬＥＣＣを
備えるＭＣ作動回路５ａは、Ｖｅｒｉｌｏｇ−ＨＤＬ等
を用いて機能記述を行うことによって設計することが可
能である。
【００６６】本発明のマイクロコントローラにおいて
は、低消費電力制御レジスタＲＧへの値の書き込みとい
う簡易な操作のみによって消費電力を節約することが可
能となる。ＣＰＵ１及びＤＲＡＭ２が集積されたチップ
Ｔをメモリとして使用したい場合には、ＣＰＵスリープ
モードとして、機能する必要のないＣＰＵ１を停止させ
れば良い。
【００６７】また、チップＴ上の回路が必要とされない
ときにスタンバイモードにてクロック信号ＣＬＫの生成
を完全に停止しても、ＤＲＡＭ２の内容の保持は行われ
る。これに要する処理は低消費電力制御レジスタＲＧに
書き込まれた値に応じてメモリコントローラ５によって
自動的に行われる。
【００６８】以上のような構成によって、本発明のマイ
クロコントローラを用いる使用者の負担は、従来に比べ
大幅に軽減される。
【００６９】
【発明の効果】請求項１に記載の構成によれば、記憶回
路における内容の保持行為と処理回路の停止とを順次的
に行うことが制御回路によって自動的に実現される。使
用者は、値の論理を第１の論理とするという簡易な操作
を行うだけでよい。順次的付与がなされた状態における
集積回路装置の消費電力は保持行為に要する分にほぼ等
しくなり、使用者の手を煩わせることなく消費電力の低
減が簡易に果たされ、操作性の良い集積回路装置が提供
される。
【００７０】請求項２に記載の構成によれば、キャッシ
ュによって記憶回路を補助させ集積回路装置の高速化を
図る場合に、使用者の代わりに制御回路がパージ処理を
行う。これによって、パージ処理に要する使用者の手間
が省かれる。
【００７１】請求項３に記載の構成によれば、割り込み
要求のシャットアウトによって、例えば応答不能である
記憶装置に対して処理回路がアクセスするような中途半
端な状態を自動的に回避することが可能となる。従っ
て、従来必要であった割り込み要求をシャットアウトす
るための操作を使用者が行う必要がなくなり、使用者の
負担が軽減される。
【００７２】請求項４に記載の構成によれば、集積回路
装置全体を記憶装置として用いたい場合に、動作が不要
な処理回路を選択的に停止することが可能となる。これ
によって、不要な消費電力のみが選択的に節約される。
【図面の簡単な説明】
【図１】 本発明の実施の形態のマイクロコントローラ
の構造の一例を示す回路図である。
【図２】 実施の形態のメモリコントローラの構造の一
例を示す回路図である。
【図３】 実施の形態のマイクロコントローラが行うキ
ャッシュのパージ処理に関する信号の入出力の一例を示
す回路図である。
【図４】 図２に示されるメモリコントローラの構造の
一例を更に詳細に示す回路図である。
【図５】 図４に示されるメモリコントローラの機能に
関する条件の構成の一例を示す図である。
【図６】 従来のマイクロコントローラを示す回路図で
ある。
【符号の説明】
１ ＣＰＵ、２ ＤＲＡＭ、３ クロックジェネレー
タ、４ バッファ、５メモリコントローラ、５ａ ＭＣ
作動回路、６ キャッシュ、１０〜１３ ＡＮＤゲー
ト、Ｂ１ 内部バス、Ｂ２ データバス、Ｂ３ アドレ
スバス、ｂｉｔ１ＣＰＵスリープモードビット、ｂｉｔ
２ スタンバイモードビット、ｂｉｔ３パージ処理要求
ビット、ｂｉｔ４ セルフリフレッシュ要求ビット、ｂ
ｉｔ５ＤＲＡＭ及びキャッシュ用クロックマスク要求ビ
ット、ｂｉｔ６ スタンバイ要求ビット、ＢＯＣ バス
オペレーション制御回路、ＣＥＡＣ キャッシュエント
リアドレスカウンタ、ＣＭＳ１ ＣＰＵ用クロックマス
ク信号、ＣＭＳ２ キャッシュ用クロックマスク信号、
ＣＭＳ３ ＤＲＡＭ用クロックマスク信号、Ｄ１ オー
トリフレッシュ要求、Ｄ２ セルフリフレッシュ要求、
Ｄ３ スタンバイ要求、ＬＥＣＣ 低消費電力制御回
路、ＲＣ オートリフレッシュ用カウンタ、ＲＧ 低消
費電力制御レジスタ、Ｔ１〜Ｔ４ 端子。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ０６Ｆ 15/78 ５１０ Ｇ０６Ｆ 1/00 ３３２Ｚ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 同期信号の発生を待機要求が与えられた
    際には停止する同期信号発生回路と、 前記同期信号を受けつつ命令を実行する処理回路と、 前記同期信号を受けつつ動作し、自己制御要求を受けた
    際には孤立的に自身の内容の保持行為を行う記憶回路
    と、 前記処理回路から自身に与えられる書き込み信号によっ
    て与えられる値が第１の論理を示す際には、前記自己制
    御要求及び前記待機要求の順次的付与を行う制御回路と
    を備える、集積回路装置。
  2. 【請求項２】 請求項１に記載の集積回路装置であっ
    て、 更にキャッシュを備え、 前記値が前記第１の論理を示す際には、前記制御回路は
    前記順次的付与を行う前に該キャッシュに対してパージ
    処理を行う、集積回路装置。
  3. 【請求項３】 請求項２に記載の集積回路装置であっ
    て、 前記制御回路は、前記パージ処理及び前記順次的付与を
    行う際に、自身への割り込み要求をシャットアウトす
    る、集積回路装置。
  4. 【請求項４】 請求項１に記載の集積回路装置であっ
    て、 前記制御回路は、前記値が第２の論理を示す際には、自
    身によって生成するイネーブル信号の論理を“不許可”
    とすることによって、前記同期信号の前記処理回路への
    入力を選択的に遮断する、集積回路装置。
JP8286603A 1996-10-29 1996-10-29 集積回路装置 Pending JPH10133714A (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
TW083112307A TW329487B (en) 1996-10-29 1994-12-29 Device for processing data and method therefor
JP8286603A JPH10133714A (ja) 1996-10-29 1996-10-29 集積回路装置
TW086101821A TW329486B (en) 1996-10-29 1997-02-17 Integrated circuit device
US08/805,350 US5872903A (en) 1996-10-29 1997-02-24 Integrated circuit device with a memory that preserves its content independently of a synchronizing signal when given a self-control request
KR1019970008795A KR100243557B1 (ko) 1996-10-29 1997-03-14 집적회로장치
DE19713133A DE19713133C2 (de) 1996-10-29 1997-03-27 Integrierte Schaltungseinrichtung
CN97111297A CN1096023C (zh) 1996-10-29 1997-05-23 集成电路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8286603A JPH10133714A (ja) 1996-10-29 1996-10-29 集積回路装置

Publications (1)

Publication Number Publication Date
JPH10133714A true JPH10133714A (ja) 1998-05-22

Family

ID=17706560

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8286603A Pending JPH10133714A (ja) 1996-10-29 1996-10-29 集積回路装置

Country Status (6)

Country Link
US (1) US5872903A (ja)
JP (1) JPH10133714A (ja)
KR (1) KR100243557B1 (ja)
CN (1) CN1096023C (ja)
DE (1) DE19713133C2 (ja)
TW (2) TW329487B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7152177B2 (en) 2001-02-13 2006-12-19 Fujitsu Limited Microcomputer and computer system

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6484237B1 (en) * 1999-07-15 2002-11-19 Texas Instruments Incorporated Unified multilevel memory system architecture which supports both cache and addressable SRAM
US6728892B1 (en) * 1999-09-15 2004-04-27 Koninklijke Philips Electronics N.V. Method for conserving power in a can microcontroller and a can microcontroller that implements this method
US6633987B2 (en) * 2000-03-24 2003-10-14 Intel Corporation Method and apparatus to implement the ACPI(advanced configuration and power interface) C3 state in a RDRAM based system
US6590822B2 (en) * 2001-05-07 2003-07-08 Samsung Electronics Co., Ltd. System and method for performing partial array self-refresh operation in a semiconductor memory device
JP3918145B2 (ja) * 2001-05-21 2007-05-23 株式会社ルネサステクノロジ メモリコントローラ
US6963948B1 (en) * 2001-11-01 2005-11-08 Advanced Micro Devices, Inc. Microcomputer bridge architecture with an embedded microcontroller
US7650412B2 (en) * 2001-12-21 2010-01-19 Netapp, Inc. Systems and method of implementing disk ownership in networked storage
JP4308735B2 (ja) * 2004-09-06 2009-08-05 Ｏｋｉセミコンダクタ株式会社 半導体回路
KR100622892B1 (ko) * 2004-12-09 2006-09-19 엘지전자 주식회사 저 전력소비형 이동통신 단말기
US7574553B2 (en) 2006-06-16 2009-08-11 Christopher J Squires Digital component power savings in a host device and method
KR20090004266A (ko) * 2007-07-06 2009-01-12 한국전자통신연구원 자체 제어 기능을 갖는 기능 모듈 및 이의 동작 제어방법과, 이를 이용한 시스템
JP5780310B2 (ja) * 2011-11-09 2015-09-16 トヨタ自動車株式会社 電子制御装置及びマイクロコンピュータの制御方法
KR20230047823A (ko) * 2021-10-01 2023-04-10 삼성전자주식회사 시스템 온 칩 및 어플리케이션 프로세서

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62126018A (ja) * 1985-11-27 1987-06-08 Mitsubishi Electric Corp 自動払出装置
JPS62145458A (ja) * 1985-12-20 1987-06-29 Nec Corp マイクロコンピユ−タ
US5062041A (en) * 1988-12-29 1991-10-29 Wang Laboratories, Inc. Processor/coprocessor interface apparatus including microinstruction clock synchronization
US5247655A (en) * 1989-11-07 1993-09-21 Chips And Technologies, Inc. Sleep mode refresh apparatus
US5295258A (en) * 1989-12-22 1994-03-15 Tandem Computers Incorporated Fault-tolerant computer system with online recovery and reintegration of redundant components
JPH06502510A (ja) * 1990-10-12 1994-03-17 インテル・コーポレーション 電源が限られているコンピュータにおける低速メモリ・リフレッシュ
US5297276A (en) * 1991-12-26 1994-03-22 Amdahl Corporation Method and apparatus for maintaining deterministic behavior in a first synchronous system which responds to inputs from nonsynchronous second system
US5437021A (en) * 1992-06-12 1995-07-25 Intel Corporation Programmable dedicated timer operating on a clock independent of processor timer
US5392437A (en) * 1992-11-06 1995-02-21 Intel Corporation Method and apparatus for independently stopping and restarting functional units
US5487133A (en) * 1993-07-01 1996-01-23 Intel Corporation Distance calculating neural network classifier chip and system
US5710910A (en) * 1994-09-30 1998-01-20 University Of Washington Asynchronous self-tuning clock domains and method for transferring data among domains

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7152177B2 (en) 2001-02-13 2006-12-19 Fujitsu Limited Microcomputer and computer system

Also Published As

Publication number Publication date
KR19980032053A (ko) 1998-07-25
TW329487B (en) 1998-04-11
DE19713133A1 (de) 1998-05-07
TW329486B (en) 1998-04-11
KR100243557B1 (ko) 2000-02-01
US5872903A (en) 1999-02-16
CN1096023C (zh) 2002-12-11
DE19713133C2 (de) 1998-11-26
CN1186275A (zh) 1998-07-01

Similar Documents

Publication Publication Date Title
CN100483363C (zh) 半导体集成电路及其省电控制方法
US5586332A (en) Power management for low power processors through the use of auto clock-throttling
US6732280B1 (en) Computer system performing machine specific tasks before going to a low power state
JP4685312B2 (ja) データ処理システムおよび電力節約方法
US6405320B1 (en) Computer system performing machine specific tasks before going to a low power state
JPS6362010B2 (ja)
JPH10133714A (ja) 集積回路装置
JP3597282B2 (ja) データ処理装置及びその方法
JPH02503485A (ja) 多目的メモリ
JP2011521365A (ja) 電力消費低減のためのスリープ状態を提供する補助メモリ制御器を有する集積回路及びそのための方法
JPH07129287A (ja) コンピュータ装置
CN111506351A (zh) 片上系统的深度休眠方法、唤醒方法和休眠与唤醒方法
JPH10133960A (ja) メモリ・リフレッシュ方法及びシステム
US7219248B2 (en) Semiconductor integrated circuit operable to control power supply voltage
KR102719996B1 (ko) 메모리 제어기 전력 상태들
JP3024308B2 (ja) データ処理装置
JP4482275B2 (ja) オペレーティングシステムサポートのために一定の時間基準を用いるマルチモード電力管理システムのハードウェアアーキテクチャ
KR100464158B1 (ko) 시스템 리셋을 통해 동기식 디램의 내용을 저장하는 방법및 장치
JP3328832B2 (ja) データ処理装置
US6370651B1 (en) Synchronizing user commands to a microcontroller in a memory device
JPH0714382A (ja) マイクロコンピュータ
JPS6259396B2 (ja)
JP4174835B2 (ja) マイクロコントローラ
JP4158569B2 (ja) 情報処理装置及び情報処理方法
JPH0883133A (ja) コンピュータシステム及びそのクロック制御方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060418

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060817