[go: up one dir, main page]

JPH10125819A - 半導体装置用基板並びに半導体装置及びそれらの製造方法 - Google Patents

半導体装置用基板並びに半導体装置及びそれらの製造方法

Info

Publication number
JPH10125819A
JPH10125819A JP27354396A JP27354396A JPH10125819A JP H10125819 A JPH10125819 A JP H10125819A JP 27354396 A JP27354396 A JP 27354396A JP 27354396 A JP27354396 A JP 27354396A JP H10125819 A JPH10125819 A JP H10125819A
Authority
JP
Japan
Prior art keywords
insulating layer
land
forming
layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP27354396A
Other languages
English (en)
Other versions
JP3855320B2 (ja
Inventor
Toshiaki Ishii
俊明 石井
Toshio Ofusa
俊雄 大房
Atsushi Sasaki
淳 佐々木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toppan Inc
Original Assignee
Toppan Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toppan Printing Co Ltd filed Critical Toppan Printing Co Ltd
Priority to JP27354396A priority Critical patent/JP3855320B2/ja
Publication of JPH10125819A publication Critical patent/JPH10125819A/ja
Application granted granted Critical
Publication of JP3855320B2 publication Critical patent/JP3855320B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15182Fan-in arrangement of the internal vias
    • H01L2924/15184Fan-in arrangement of the internal vias in different layers of the multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 本発明は、高密度で薄型であり、かつ高い平
滑性をもつ実装面を実現でき、実装の確実性の向上を図
る。 【解決手段】 液状樹脂が硬化されてなる絶縁層1と、
絶縁層の一方の面に形成され、半導体チップに接続可能
に配置された複数の接続電極2と、絶縁層の一方の面に
形成され、各接続電極に個別に接続された複数の配線領
域3と、表面が絶縁層に被覆されずに絶縁層の表面より
も凹んだ位置にあり、かつ側面が絶縁層に被覆されるよ
うに絶縁層の他方の面内に形成され、外部要素に接続可
能に配置された複数のランド電極4と、各ランド電極と
各配線領域とを個別に接続する複数のバイア5とを備え
た半導体装置用基板並びに半導体装置及びそれらの製造
方法。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体チップの搭
載されるBGA(Ball Grid Array) 型の半導体装置用基
板並びに半導体装置及びそれらの製造方法に係わり、特
に、高密度で薄型かつ、はんだブリッジ等による短絡を
阻止し得る半導体装置用基板並びに半導体装置及びそれ
らの製造方法に関する。
【0002】
【従来の技術】最近、ノートブック型パソコン、ハンデ
ィビデオ機器及び携帯電話などの携帯可能な電子機器が
広く販売されている。このため、これら電子機器内に半
導体装置を実装する際の半導体装置用基板に対して小形
化、高機能化の要求が高まりつつある。
【0003】この種の半導体装置用基板には、LSI等
の半導体チップを搭載可能なBGA型のものがあり、具
体的には、例えば、特開平8−37345号公報に開示
されたもの等が公知となっている。なお、半導体装置用
基板に半導体チップが搭載されて樹脂封止されることに
より、外部要素のマザーボード等に実装可能な半導体装
置が製造される。
【0004】図8は係る半導体装置用基板を用いた半導
体装置の構成を示す断面図である。この半導体装置とし
ては、プリント配線板用の銅張積層板をベース基板31
とし、このベース基板31にドリルを用いた機械的加工
によって、略マトリクス状に複数の孔32が形成され
る。
【0005】次いで、フォトリソグラフィ法により、ベ
ース基板31の両面の銅層のうち、上面の銅層が配線用
パターン33となり、他面の銅層が電極端子(以下、ラ
ンド電極という)34となるようにパターニングされ
る。
【0006】配線用パターン33として、高密度で複雑
のため、単層では形成不可能なパターンを設ける場合、
配線パターン33を多層配置して配線の高密度化を図る
必要がある。配線パターン33の多層にあたっては、下
層の配線パターン33を含む表面に絶縁層35が形成さ
れた後、同様に導電層(銅層)が形成され、この導電層
がパターニングされて新たな配線パターン33とされ
る。
【0007】この際、上下の配線パターン33間で導通
をとるため、絶縁層35にスルーホール36が形成さ
れ、スルーホール36に形成される導電層を介して両配
線パターン33を導通させる。このとき、絶縁層35
は、所望部分にスルーホール36を形成可能とするた
め、フォトリソグラフィ法によりパターニング可能な材
質が望ましく、例えば感光性樹脂が適切なものとなって
いる。
【0008】また、各層の配線パターン33の形成後、
最上層の配線パターン33の表面にAuめっきが施さ
れ、半導体チップ37との接続(ワイヤ・ボンディン
グ)適性が向上されている。
【0009】また、図9に示すように、ベース基板31
下面は、はんだ等から保護するためのソルダレジスト3
8からなる保護層が各ランド電極34間に形成され、各
ランド電極には、はんだ等からなる導電性ボール39が
形成されている。
【0010】
【発明が解決しようとする課題】しかしながら以上のよ
うな半導体装置用基板では、配線パターン33とランド
電極34とを導通させるために、ベース基板31にドリ
ルによる穴あけ加工が施されている。但し一般に、ドリ
ル加工は微細な穴あけには不向きなため、この種の半導
体装置用基板としては、通常の集積度の製品に適用され
る場合には何の問題もないが、より一層の高密度な集積
化を必要とする用途には不向きとなっている。
【0011】また、ベース基板31は、感光性樹脂等が
塗布されてなる絶縁層35の形成工程にて、支持基板と
して機能している。すなわち、ベース基板31にはある
程度の剛性(厚さ)が要求されるため、前述同様に、通
常の製品としては何の問題もないが、より一層の薄型化
を必要とする用途には不向きとなっている。
【0012】また、図9に示すように、ベース基板31
にソルダレジスト38を塗布する方式は、ランド電極3
4以外のソルダレジスト38部分の平滑性が不十分であ
る問題がある。この方式は、配線パターン33及びラン
ド電極34が形成された凹凸のあるベース基板31上に
ソルダレジスト38を塗布して硬化させるため、ベース
基板31の凹凸がソルダレジスト38の上面に継承され
るので、平滑性が得られない。また、平滑性の不十分な
ソルダレジスト38の上面が実装面となることにより、
実装を確実に行なう観点から、多量のはんだが用いられ
るため、隣接する導電性ボール39及びランド電極34
が、はんだのブリッジにより、短絡する可能性が生じて
いる。このため、平滑な実装面により、必要最小限の量
のはんだにより実装可能とすることが求められる。
【0013】またさらに、ベース基板31上にソルダレ
ジスト38を塗布する方式は、ソルダレジスト38の厚
さを制御し難い問題がある。ソルダレジスト38の厚み
は、ソルダレジスト38表面からのランド電極34の凹
み量となり、実装に必要最小限のはんだを用いて実装す
るためには、この凹み量を適切に制御することが求めら
れている。
【0014】本発明は上記実情を考慮してなされたもの
で、高密度で薄型であり、かつ高い平滑性をもつ実装面
を実現でき、実装の確実性を向上し得る半導体装置用基
板並びに半導体装置及びそれらの製造方法を提供するこ
とを目的とする。
【0015】
【課題を解決するための手段】請求項1に対応する発明
は、液状樹脂が硬化されてなる絶縁層と、前記絶縁層の
一方の面に形成され、半導体チップに接続可能に配置さ
れた複数の接続電極と、前記絶縁層の一方の面に形成さ
れ、前記各接続電極に個別に接続された複数の配線領域
と、表面が前記絶縁層に被覆されずに前記絶縁層の表面
よりも凹んだ位置にあり、かつ側面が前記絶縁層に被覆
されるように前記絶縁層の他方の面内に形成され、外部
要素に接続可能に配置された複数のランド電極と、前記
各ランド電極と前記各配線領域とを個別に接続する複数
のバイアとを備えた半導体装置用基板である。
【0016】また、請求項2に対応する発明は、請求項
1に対応する半導体装置用基板を用いた半導体装置にお
いて、前記各接続電極に電気的に接続された半導体チッ
プと、前記各ランド電極に個別に形成された複数の導電
性ボールとを備え、少なくとも前記半導体チップとその
前記各接続電極への接続部とが樹脂封止されてなる半導
体装置である。
【0017】さらに、請求項3に対応する発明は、請求
項1に対応する半導体装置用基板の製造方法において、
シート状の金属材料上に、前記各ランド電極の形成位置
とは異なる位置に選択的に液状樹脂を塗布及び硬化させ
て絶縁層を形成する第1の絶縁層形成工程と、前記金属
材料上でかつ前記絶縁層に囲まれた部分に選択的に前記
各ランド電極の表面となる複数のエッチングストッパ層
を形成するストッパ層形成工程と、めっきにより、前記
各エッチングストッパ層上に前記各ランド電極を形成す
るランド形成工程と、前記各ランド電極を一部露出させ
るように、前記各ランド電極の上部及び前記絶縁層の上
部に液状樹脂を塗布及び硬化させて絶縁層を形成する第
2の絶縁層形成工程と、めっきにより、前記各バイア、
前記各配線領域及び前記各接続電極を形成する配線形成
工程と、前記金属材料をエッチングにより除去するエッ
チング工程と、前記エッチングストッパ層の少なくとも
表面を除去するストッパ層除去工程とを含んでいる半導
体装置用基板の製造方法である。
【0018】また、請求項4に対応する発明は、請求項
2に対応する半導体装置の製造方法において、シート状
の金属材料上に、前記各ランド電極の形成位置とは異な
る位置に選択的に液状樹脂を塗布及び硬化させて絶縁層
を形成する第1の絶縁層形成工程と、前記金属材料上で
かつ前記絶縁層に囲まれた部分に選択的に前記各ランド
電極の表面となる複数のエッチングストッパ層を形成す
るストッパ層形成工程と、めっきにより、前記各エッチ
ングストッパ層上に前記各ランド電極を形成するランド
形成工程と、前記各ランド電極を一部露出させるよう
に、前記各ランド電極の上部及び前記絶縁層の上部に液
状樹脂を塗布及び硬化させて絶縁層を形成する第2の絶
縁層形成工程と、めっきにより、前記各バイア、前記各
配線領域及び前記各接続電極を形成する配線形成工程
と、前記各接続電極に半導体チップを接続するチップ接
続工程と、少なくとも前記半導体チップとその前記各接
続電極への接続部とを樹脂封止する樹脂封止工程と、前
記金属材料をエッチングにより除去するエッチング工程
と、前記エッチングストッパ層の少なくとも表面を除去
するストッパ層除去工程と、前記各ランド電極に個別に
導電性ボールを形成する工程とを含んでいる半導体装置
の製造方法である。
【0019】さらに、請求項5に対応する発明は、請求
項1に対応する半導体装置用基板の製造方法において、
シート状の金属材料上でかつ前記各ランド電極の形成位
置に選択的に前記各ランド電極の表面となる複数のエッ
チングストッパ層を形成するストッパ層形成工程と、め
っきにより、前記各エッチングストッパ層上に前記各ラ
ンド電極を形成するランド形成工程と、前記各ランド電
極を一部露出させるように、前記各ランド電極の上部及
び前記金属材料の上部に液状樹脂を塗布及び硬化させて
絶縁層を形成する絶縁層形成工程と、めっきにより、前
記各バイア、前記各配線領域及び前記各接続電極を形成
する配線形成工程と、前記金属材料をエッチングにより
除去するエッチング工程と、前記エッチングストッパ層
の少なくとも表面を除去するストッパ層除去工程とを含
んでいる半導体装置用基板の製造方法である。
【0020】また、請求項6に対応する発明は、請求項
2に対応する半導体装置の製造方法において、シート状
の金属材料上でかつ前記各ランド電極の形成位置に選択
的に前記各ランド電極の表面となる複数のエッチングス
トッパ層を形成するストッパ層形成工程と、めっきによ
り、前記各エッチングストッパ層上に前記各ランド電極
を形成するランド形成工程と、前記各ランド電極を一部
露出させるように、前記各ランド電極の上部及び前記金
属材料の上部に液状樹脂を塗布及び硬化させて絶縁層を
形成する絶縁層形成工程と、めっきにより、前記各バイ
ア、前記各配線領域及び前記各接続電極を形成する配線
形成工程と、前記各接続電極に半導体チップを接続する
チップ接続工程と、少なくとも前記半導体チップとその
前記各接続電極への接続部とを樹脂封止する樹脂封止工
程と、前記金属材料をエッチングにより除去するエッチ
ング工程と、前記エッチングストッパ層の少なくとも表
面を除去するストッパ層除去工程とを含んでいる半導体
装置の製造方法である。 (用語)次に、以上のような本発明について適用される
材料について補足説明する。
【0021】絶縁層は、スクリーン印刷又はカーテンコ
ート等により塗布された液状樹脂が硬化して形成され
る。液状樹脂としては、エポキシ樹脂、ポリイミド樹
脂、アクリル樹脂等が適用可能である。また、液状樹脂
としては、バイアホール等を容易にかつ高精度で加工す
る観点から、感光性樹脂を用いることが好ましい。しか
しながら非感光性樹脂を用いても、エキシマレーザ等を
使用した微細加工により所望の形状に形成可能となって
いる。
【0022】また、絶縁層は、ランド電極の側面を被覆
し、表面がランド電極の表面よりも下方に突出し、ラン
ド電極とほぼ同一の大きさで開口している。また、半導
体装置用基板は、1つの半導体チップが搭載可能な構造
あるいは2つ以上の半導体チップが搭載可能な構造のい
ずれでもよい。
【0023】また、半導体装置用基板は、プリント回路
部を配線上必要とされる層数とし、例えば電源の層や、
接地層を設けた多層構造としてもよい。エッチングスト
ッパ層は、シート状の金属材料をエッチング除去すると
きにストッパとなるもので、例えば金属材料が銅で、過
硫酸アンモニウム、過硫酸カリウム等の過硫酸塩類エッ
チング液、あるいは銅アンモニウム錯イオンを主成分と
するアルカリ性水溶液からなるエッチング液を用いる場
合には、はんだ等が使用される。
【0024】なお、エッチングストッパ層の材質は、配
線材料に対して強い密着力を有し、エッチング液に腐食
され難いものが良く、さらに金属材料に容易に形成可能
なことが望ましい。具体的には、金属材料及びエッチン
グ液との関係で適宜選択される。
【0025】また、エッチングストッパ層は、金属材料
のエッチング後、少なくとも表面が除去される。このた
め、金属材料のエッチング液とは異なる液で、エッチン
グあるいは除去の可能な材料であることが好ましい。な
お、エッチングストッパ層の少なくとも表面を除去した
後、除去した厚さよりも薄い厚さで、Au、Pd等の金
属で表面保護層を形成してもよい。
【0026】ここで、エッチングストッパ層の表面を除
去する場合、エッチング量の制御により、ランド電極の
凹み量を適切に制御可能となっている。また、エッチン
グストッパ層を除去する場合、エッチングストッパ層の
形成の厚みを制御することにより、ランド電極の凹み量
を適切に制御可能となっている。このような制御方法
は、従来のソルダレジストの厚み制御とは異なり、高精
度で制御可能である。特に、エッチングストッパ層を完
全に除去する方式は、めっき量等のエッチングストッパ
層の形成の厚み制御が高精度で可能なため、好ましい。
【0027】また、エッチングストッパ層の材質は、外
部要素のプリント配線板等との接続に用いる材料(例え
ばはんだ)に対し、ぬれ性の高い材料が望ましい。エッ
チングストッパ層の形成方法には、めっき、蒸着、スパ
ッタリング等があり、適宜選択可能となっている。
【0028】また、はんだを例にとると、はんだは、め
っきによって、簡易に形成することが可能であり、金属
材料が銅合金であれば、銅アンモニウム錯イオンを主成
分とするアルカリエッチング液を用いてエッチングする
と、銅合金はエッチングされ、はんだ層はストッパ層と
なる。
【0029】シート状の金属材料としては、例えば、
銅、銅合金、又は42合金(42重量% Ni、残部
Fe)に代表される鉄−Ni合金等が使用可能となって
おり、特に、銅合金は、優れた熱伝導度と低い電気抵抗
とを有する点で好ましい。
【0030】シート状の金属材料の厚さは、支持基板と
して機能する程度に厚く、かつエッチングによる除去の
容易な程度に厚すぎない厚さが必要とされ、例えば0.
15mm〜0.35mm程度の範囲内にあることが好ま
しい。また、金属材料としては、平滑性が求められる
が、これは通常の金属材料の有する平滑性の程度でもよ
い。
【0031】バイアの形成工程にて、めっきにより、バ
イアホール内を充填することは、バイアホール内での気
泡の形成を阻止する観点から好ましい。具体的には、金
属材料に通電する電解めっきが可能であり、簡易な工程
でバイアホール内を充填可能となっている。
【0032】バイア上に、配線領域及び接続電極からな
る導体回路を形成する工程では、常法のサブトラクティ
ブ法、セミアディティブ法又はフルアディティブ法等の
電解Cuめっきが適用可能であるが、バイアが形成済の
ため、導体回路が容易に形成可能となっている。
【0033】サブトラクティブ法としては、例えば無電
解めっき又はスパッタリング等が使用可能であり、具体
的には例えば、0.2μm厚の薄い銅層の形成後、全面
に10μm厚の電解銅めっきが施される。また、レジス
ト(例、PMER;商品名:東京応化工業(株)製)が
塗布され、乾燥された後、露光、現像、エッチング、レ
ジスト剥離の各工程が実行される。また、レジストとし
ては、ネガ型の感光性レジストが望ましく、例えば、商
品名PMERで呼ばれるレジストが使用可能である。ま
た、塗布方法としては、浸漬、スクリーン印刷又はスピ
ンコート等が適宜使用可能となっている。
【0034】セミアディティブ法としては、例えば、無
電解めっき又はスパッタリング等が使用可能であり、具
体的には例えば、0.2μm厚の薄い銅層の形成後、レ
ジスト(例、PMER)が塗布され、乾燥された後、露
光、現像され、配線領域及び接続電極となるパターン部
に10μm厚の電解銅めっきが施される。また、レジス
ト剥離後、薄い銅層がエッチング除去される。
【0035】フルアディティブ法としては、例えば、触
媒付与、レジスト形成後、無電解めっきにより、配線領
域及び接続電極が形成される。半導体チップの半導体装
置用基板との接続法としては、ワイヤボンディング又は
バンプ等がある。また、少なくとも半導体チップ及び半
導体チップと半導体装置用基板との接続部を樹脂封止し
た後に、金属材料をエッチングする。 (作用)従って、請求項1に対応する発明は以上のよう
な手段を講じたことにより、絶縁層が液状樹脂から形成
されるため、ドリルによる穴あけ工程を省略できること
から高密度なパターンと薄型の形状を実現でき、また、
高い平滑性をもつ実装面を実現でき、さらに、各ランド
電極の表面が絶縁層の表面よりも凹んだ位置にあるよう
にしたので、導電性ボールを各ランド電極上に形成する
とき及び導電性ボールを形成した半導体装置を外部要素
に搭載するときに、突出した絶縁層表面がダムとして作
用するので、接続用のはんだの量を適切に制御すること
ができ、もって、実装の確実性の向上を期待することが
できる。
【0036】また、請求項2に対応する発明は、請求項
1に対応する半導体装置用基板に半導体チップが接続さ
れ、かつ半導体チップとその接続部とが樹脂封止され、
各ランド電極には導電性ボールが形成されたので、請求
項1に対応する作用と同様の作用を奏する半導体装置を
実現できる。
【0037】さらに、請求項3に対応する発明は、シー
ト状の金属材料上に、選択的に絶縁層を形成し、しかる
後、各ランド電極の表面となるエッチングストッパ層を
形成し、以下、順次、ランド電極を形成し、再度絶縁層
を形成し、各バイア、各配線領域及び各接続電極を形成
し、金属材料をエッチングにより除去し、エッチングス
トッパ層の少なくとも表面を除去するので、請求項1に
対応する作用と同様の作用を奏する半導体装置用基板を
容易かつ確実に製造することができ、製造工程の安定性
を向上させることができる。
【0038】さらに、請求項4に対応する発明は、シー
ト状の金属材料上に、選択的に絶縁層を形成し、しかる
後、各ランド電極の表面となるエッチングストッパ層を
形成し、以下、順次、ランド電極を形成し、再度絶縁層
を形成し、各バイア、各配線領域及び各接続電極を形成
し、各接続電極に半導体チップを接続し、半導体チップ
等を樹脂封止し、金属材料をエッチングにより除去し、
エッチングストッパ層の少なくとも表面を除去するの
で、請求項2に対応する作用と同様の作用を奏する半導
体装置を容易かつ確実に製造することができ、製造工程
の安定性を向上させることができる。
【0039】また、請求項5に対応する発明は、シート
状の金属材料上に、選択的にエッチングストッパ層及び
各ランド電極を形成し、しかる後、順次、絶縁層を形成
し、各バイア、各配線領域及び各接続電極を形成し、金
属材料をエッチングにより除去し、エッチングストッパ
層の少なくとも表面を除去するので、請求項1に対応す
る作用と同様の作用を奏する半導体装置用基板を容易か
つ確実に製造することができ、製造工程の安定性を向上
でき、さらに、選択的にエッチングストッパ層を形成す
る際に、高解像度なレジストを用いることにより、より
一層高密度で微細なパターンを形成することができる。
【0040】また、請求項6に対応する発明は、シート
状の金属材料上に、選択的にエッチングストッパ層及び
各ランド電極を形成し、しかる後、順次、絶縁層を形成
し、各バイア、各配線領域及び各接続電極を形成し、各
接続電極に半導体チップを接続し、半導体チップ等を樹
脂封止し、金属材料をエッチングにより除去し、エッチ
ングストッパ層の少なくとも表面を除去するので、請求
項2に対応する作用と同様の作用を奏する半導体装置を
容易かつ確実に製造することができ、製造工程の安定性
を向上でき、さらに、選択的にエッチングストッパ層を
形成する際に、高解像度なレジストを用いることによ
り、より一層高密度で微細なパターンを形成することが
できる。
【0041】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。 (第1の実施の形態)図1は本発明の第1の実施の形態
に係る半導体装置用基板の構成を示す断面図である。こ
の半導体装置用基板は、液状樹脂が硬化されてなる絶縁
層1と、絶縁層1の一方の面に形成され、半導体チップ
に接続可能に配置された複数の接続電極2と、絶縁層1
の一方の面に形成され、各接続電極2に個別に接続され
た複数の配線領域3と、表面が絶縁層1に被覆されずに
絶縁層1の表面よりも凹んだ位置にあり、かつ側面が絶
縁層1に被覆されるように絶縁層1の他方の面内に形成
され、外部要素に接続可能に配置された複数のランド電
極4と、各ランド電極4と各配線領域2とを個別に接続
する複数のバイア5とを備えている。
【0042】また、各配線領域3及び絶縁層1からなる
面は、接続電極2上を除き、保護層6にて覆われてい
る。ここで、絶縁層1は、液状の絶縁樹脂の塗布、乾燥
により形成される。絶縁樹脂としては、エポキシ樹脂
系、アクリル樹脂系の絶縁樹脂等が適用可能となってい
る。
【0043】各接続電極2は、半導体チップに良好に接
続するためのめっき層2aが表面に形成されている。め
っき層2aは、導電層(銅層)上の下地がNi層であ
り、Ni層上にAu層が形成されてなる。
【0044】各ランド電極4は、エッチングストッパ層
としてのはんだ層4aが表面に形成され、はんだ層4a
の一部又は全部が除去されると、図2に示すように、表
面が絶縁層1に被覆されずに絶縁層1の表面よりも凹ん
だ位置にあり、かつ側面が絶縁層1に被覆されるように
絶縁層1の他方の面内に形成される。
【0045】次に、このような半導体装置用基板の製造
方法について説明する。始めに、シート状の0.2mm
厚の銅合金10が洗浄される。乾燥後、この銅合金10
の裏面には、全域に耐酸性テープとしてのドライフィル
ム(図示せず)が貼着される。しかる後、この銅合金1
0の表面には、スクリーン印刷により、絶縁層1となる
感光性絶縁樹脂(DPR−105;商品名:(株)アサ
ヒ化学研究所製)が印刷される。
【0046】この感光性絶縁樹脂は、ランド電極4の形
成位置に対応するパターンが露光され、現像されること
により、ランド電極4の形成位置の絶縁層が穴径0.6
mmで除去され、もって、図3(a)に示すように、2
0μm厚の絶縁層1aが選択的に形成される。
【0047】続いて、銅合金10を電極として電解ニッ
ケルめっき工程が実行され、図3(b)に示すように、
絶縁層1aに囲まれた銅合金10部分に、5μm厚のは
んだ層4aが形成される。はんだ層4aは、最終工程の
銅合金10エッチング除去時のストッパー層となるもの
であるため、ピンホールの無いように、また十分にエッ
チング耐性を有するように、厚さ1μmから10μm程
度、特に2μmから8μm程度に形成されることが好ま
しい。
【0048】また、このような銅合金10は、硫酸銅め
っき液に浸漬され、電解銅めっき工程が施されることに
より、図3(c)に示すように、10μm厚の銅層11
が形成される。
【0049】再び、スクリーン印刷により、絶縁層1と
なる感光性絶縁樹脂が印刷される。この絶縁樹脂は、各
ランド電極表面のはんだ層4aを一部露出させるパター
ンに対応して露光され、現像されることにより、ランド
電極4の形成位置における中央部の絶縁層が穴径0.0
8mmで除去されてバイアホール12が形成され、もっ
て、図4(a)に示すように、20μm厚の絶縁層1a
とあわせて40μm厚の絶縁層1が形成される。
【0050】次に、銅合金10を電極として電解銅めっ
き工程が施され、20μm厚の銅めっき層がバイアホー
ル12内に形成され、もって、バイアホール12内が銅
層で充填されてバイア5が形成される。しかる後、バイ
アホール12上面及び絶縁層1表面がバフ研磨されて平
滑化される。
【0051】続いて、全面に無電解銅めっきが厚さ0.
5μmで施され、電解めっきが厚さ10μmで施される
ことにより、全面に10.5μm厚の銅層が形成され
る。さらに、感光性の液状レジスト(PMER;商品
名:東京応化工業(株)製)が浸漬により、両面に10
μm厚で塗布される。この液状レジストは、接続電極2
及び配線領域3を形成するパターンに対応して露光さ
れ、現像されてパタ−ニングされる。
【0052】しかる後、銅層が選択的にエッチングされ
て除去され、また裏面のレジストがドライフィルムごと
剥離され、もって、図4(b)に示すように、接続電極
2及び配線領域3が形成された構造となる。
【0053】配線領域3上に、保護層6として、絶縁樹
脂と同材質の樹脂がスクリーン印刷され、半導体チップ
との接続電極2を露出させるパターンに対応し露光さ
れ、現像されて、接続電極2上の樹脂が除去される。
【0054】また、接続電極2上に、無電解めっきによ
り、ニッケルめっきが厚さ2μm、金めっきが厚さ0.
3μmで施される。すなわち、図4(c)に示すよう
に、接続電極2上に、Ni層及びAu層からなるめっき
層2aが形成される。なお、この図4(c)に示す構造
は、出荷可能な半導体装置用基板となっている。
【0055】続いて、保護層6、配線領域3及び接続電
極2からなる回路形成面に保護用のドライフィルムが貼
着され(図示せず)、しかる後、銅合金10が過硫酸ア
ンモニウムを用いて、エッチングにより除去される。こ
のとき、はんだ層4aがエッチングストッパ層となり、
図4(d)に示すように、銅合金10のみが除去され
る。続いて、図4(e)に示すように、はんだ層4aが
剥離除去され、ドライフィルムが剥離され、半導体装置
用基板が完成される。
【0056】上述したように第1の実施の形態によれ
ば、絶縁層1が液状樹脂から形成されるため、ドリルに
よる穴あけ工程を省略できることから高密度なパターン
と薄型の形状を実現できると共に、高い平滑性をもつ実
装面を実現でき、さらに、各ランド電極4の表面が絶縁
層1の表面よりも凹んだ位置にあるようにしたので、導
電性ボールを各ランド電極4上に形成するとき及び導電
性ボールを形成した半導体装置を外部要素に搭載すると
きに、突出した絶縁層1表面がダムとして作用するの
で、接続用のはんだの量を適切に制御することができ、
はんだブリッジによる回路の短絡等の不良が発生しにく
く、もって、実装の確実性の向上を期待することができ
る。
【0057】また、シート状の銅合金10上にビルドア
ップし、その後銅合金10を除去するため、高い平滑性
を有する絶縁層1を実現でき、また、薄型化された場合
でも容易に、高い信頼性で製造することができる。
【0058】さらに、各ランド電極4の表面がエッチン
グストッパ層として機能する材料により形成されるの
で、上述した効果を容易かつ確実に奏することができ
る。また、製造工程としては、シート状の銅合金10上
に、選択的に絶縁層1aを形成し、しかる後、各ランド
電極4の表面となるはんだ層4aを形成し、以下、順
次、ランド電極4を形成し、再度絶縁層1を形成し、各
バイア5、各配線領域3及び各接続電極2を形成し、銅
合金10をエッチングにより除去し、はんだ層4aを除
去するので、上述した効果を奏する半導体装置用基板を
容易かつ確実に製造することができ、製造工程の安定性
を向上させることができる。
【0059】さらに、高精度で厚さを制御し易いはんだ
層4aを設け、しかる後、はんだ層4aを除去するの
で、ランド電極4の凹み量を容易に制御でき、もって、
実装時のはんだ量も高精度に制御することができる。 (第2の実施の形態)次に、本発明の第2の実施の形態
に係る半導体装置用基板について図1を用いて説明す
る。
【0060】すなわち、本実施の形態に係る半導体装置
用基板は、第1の実施形態の製造方法を変形させたもの
であり、各ランド電極4におけるはんだ層4aを形成し
た後に絶縁層1を形成する製造方法であって、完成品の
構造としては図1に示した構造と同一構造となってい
る。
【0061】次に、このような半導体装置用基板の製造
方法について説明する。始めに、シート状の0.2mm
厚の銅合金10が洗浄される。乾燥後、この銅合金10
の裏面には、図示しないドライフィルムが貼着される。
しかる後、この銅合金10の表面には、浸漬により、感
光性の液状レジスト(PMER;商品名:東京応化工業
(株)製)が25μm厚で塗布される。なお、液状レジ
ストの塗布厚は、後に形成するランド電極4の厚さより
も厚いことが必要であり、例えば25〜50μm程度が
好ましい。
【0062】この液状レジストは、ランド電極4の形成
位置のパターンに対応して露光され、現像されることに
より、ランド電極4の形成位置の部分が穴径0.6mm
で除去され、もって、図5(a)に示すように、20μ
m厚のレジスト層13が選択的に形成される。
【0063】続いて、銅合金10を電極として電解はん
だめっきが施され、図5(b)に示すように、レジスト
層13に囲まれた銅合金10部分に、10μm厚のはん
だ層4bが形成される。はんだ層4aは、最終工程の銅
合金10エッチング除去時のストッパー層となるもので
あるため、ピンホールの無いように、また十分にエッチ
ング耐性を有するように、さらに、後にエッチングによ
ってその一部を除去するため、厚さは、5μmから15
μm程度が好ましく、特に8μmから10μm程度に形
成されることが好ましい。
【0064】なお、このはんだ層4a上に電解銅めっき
を施し、15μm厚程度の銅層を形成し、ランド電極4
を補強してもよい。次に、図5(c)に示すように、レ
ジスト13が剥離される。
【0065】続いて前述同様に、スクリーン印刷によ
り、絶縁層1となる感光性絶縁樹脂(DPR−105;
商品名:(株)アサヒ化学研究所製)が印刷される。こ
の絶縁樹脂は、各ランド電極4を一部露出させるパター
ンに対応して露光され、現像されることにより、ランド
電極4の形成位置における中央部の絶縁層が穴径0.0
8mmで除去されてバイアホール12が形成され、図5
(d)に示すように、40μm厚の絶縁層1が形成され
る。
【0066】銅合金10を電極として電解銅めっきが施
され、20μm厚の銅めっき層がバイアホール12内に
形成され、もって、バイアホール12内が銅層で充填さ
れてバイア5が形成される。しかる後、バイアホール1
2上面及び絶縁層1表面がバフ研磨されて平滑化され
る。
【0067】続いて、全面に無電解めっきが厚さ0.5
μmで施され、電解めっきを厚さ10μmで施されるこ
とにより、全面に10.5μm厚の銅層が形成される。
さらに、感光性の液状レジスト(PMER)が浸漬によ
り、両面に厚さ10μmで塗布される。この液状レジス
トは、接続電極2及び配線領域3を形成するパターンに
対応して露光され、現像されてパターニングされる。
【0068】しかる後、塩化第二鉄を用いたエッチング
により、銅層が選択的に除去され、また、裏面のレジス
トがドライフィルムごと剥離され、もって、図5(e)
に示すように、接続電極2及び配線領域3が形成された
構造となる。
【0069】配線領域3上に、保護層6として、絶縁樹
脂と同材質の樹脂がスクリーン印刷され、半導体チップ
との接続電極2を露出させるパターンに対応し露光さ
れ、現像されて、接続電極2上の樹脂が除去される。
【0070】また、接続電極2上に、無電解めっきによ
り、ニッケルめっきが厚さ2μm、金めっきが厚さ0.
3μmで施され、図5(f)に示すように、Ni層及び
Au層からなるめっき層2aが形成される。なお、この
図5(f)に示す構造は、出荷可能な半導体装置用基板
となっている。
【0071】続いて、保護層6、配線領域3及び接続電
極2からなる回路形成面に保護用のドライフィルムが貼
着され(図示略)、しかる後、銅合金10がエッチング
により除去される。このとき、はんだ層4aがエッチン
グストッパ層となり、図5(g)に示すように、銅合金
のみが除去される。また、図5(h)に示すように、は
んだ層4aが塩化第二鉄により5μmだけエッチングさ
れ、ドライフィルムが剥離され、半導体装置用基板が完
成される。
【0072】上述したように第2の実施の形態によれ
ば、第1の実施形態の効果に加え、製造工程としては、
シート状の銅合金10上に、選択的にはんだ層4a及び
各ランド電極4を形成し、しかる後、順次、絶縁層1を
形成し、各バイア5、各配線領域3及び各接続電極2を
形成し、銅合金10をエッチングにより除去し、はんだ
層4aを一部除去するので、第1の実施形態の効果を奏
する半導体装置用基板を容易かつ確実に製造することが
でき、製造工程の安定性を向上でき、さらに、選択的に
はんだ層4aを形成する際に、高解像度なレジストを用
いることにより、より一層高密度で微細なパターンを形
成することができる。 (第3の実施の形態)次に、本発明の第3の実施の形態
に係る半導体装置について説明する。
【0073】図6はこの半導体装置の構成を示す断面図
であり、図1と同一部分には同一符号を付してその詳し
い説明は省略し、ここでは異なる部分についてのみ述べ
る。すなわち、本実施の形態に係る半導体装置は、第1
又は第2の実施形態の変形形態であり、図1に示す装置
に対し、図6に示すように、各接続電極2に電気的に接
続された半導体チップ21と、各ランド電極4に個別に
形成された複数の導電性ボール22とを備え、少なくと
も半導体チップ21とその各接続電極2への接続部とが
絶縁樹脂23により封止されて形成されている。
【0074】なお、第1の実施の形態における図4
(c)と、第2の実施の形態における図5(f)とは互
いに同一内容の工程のため、ここでは図4(c)の工程
のみを例に挙げ、その後工程を続けるように本実施の形
態を説明する。
【0075】次に、このような半導体装置の製造方法に
ついて説明する。図4(c)に示す工程の後、基板中央
の半導体チップ搭載部に半導体チップ21が搭載され、
図7(a)に示すように、半導体チップ21と接続電極
2とがボンディングワイヤ24を介して接続される。
【0076】続いて、この半導体チップの搭載面は、図
7(b)に示すように、エポキシ樹脂等の絶縁樹脂23
で封止される。さらに、図7(c)に示すように、銅合
金10がエッチングにより除去される。このとき、ラン
ド電極4のはんだ層4aがエッチングストッパーとなる
ため、ランド電極4内部やバイア5等は除去されず、銅
合金10のみが除去される。
【0077】しかる後、図7(d)に示すように、はん
だ層4aが剥離除去され、さらに、図7(e)に示すよ
うに、各ランド電極4に導電性ボール22が形成され
る。これにより、半導体装置が完成される。
【0078】上述したように第3の実施の形態によれ
ば、第1の実施形態に係る半導体装置用基板に半導体チ
ップ21が接続され、かつ半導体チップ21とその接続
部とが樹脂封止されているので、第1の実施形態の作用
効果により、高密度化並びに薄型化を期待でき、もっ
て、高機能化を期待することができる。
【0079】また、製造工程としては始めから述べる
と、シート状の銅合金10上に、選択的に絶縁層1aを
形成し、しかる後、各ランド電極4の表面となるはんだ
層4aを形成し、以下、順次、ランド電極4を形成し、
再度絶縁層1を形成し、各バイア5、各配線領域3及び
各接続電極2を形成し、各接続電極2に半導体チップ2
1を接続し、半導体チップ21等を樹脂封止し、銅合金
10をエッチングにより除去し、はんだ層4aを剥離除
去し、各ランド電極4に導電性ボール22を形成するの
で、上述した作用効果を奏する半導体装置を容易かつ確
実に製造することができ、製造工程の安定性を向上させ
ることができる。
【0080】なお、本実施の形態では詳述を避けたが、
図5(f)の後工程を続けて半導体装置を製造する場
合、製造工程としては始めから述べると、シート状の銅
合金10上に、選択的にはんだ層4a及び各ランド電極
4を形成し、しかる後、順次、絶縁層1を形成し、各バ
イア5、各配線領域3及び各接続電極2を形成し、各接
続電極2に半導体チップ21を接続し、半導体チップ2
1等を樹脂封止し、銅合金10をエッチングにより除去
し、はんだ層4aを一部除去し、各ランド電極4(はん
だ層4a)上に導電性ボール22を形成するので、本実
施形態の作用効果を奏する半導体装置を容易かつ確実に
製造することができ、製造工程の安定性を向上でき、さ
らに、選択的にはんだ層4aを形成する際に、高解像度
なレジストを用いることにより、より一層高密度で微細
なパターンを形成することができる。 (他の実施の形態)なお、上記第3の実施の形態では、
図4(c)又は図5(f)に示す工程の後に半導体チッ
プ21を搭載して最後に銅合金10を除去することによ
り半導体装置を製造する場合について説明したが、これ
に限らず、図4(e)又は図5(h)に示すはんだ層4
aの除去工程の後、半導体チップ21と接続電極2とが
ボンディングワイヤ24を介して接続される工程と、半
導体チップ21の搭載面が絶縁樹脂23で封止される工
程と、ランド電極4に導電性ボール22が形成される工
程とを付加することにより、図6に示す構造の半導体装
置を製造しても、本発明を同様に実施して同様の効果を
得ることができる。その他、本発明はその要旨を逸脱し
ない範囲で種々変形して実施できる。
【0081】
【発明の効果】以上説明したように請求項1の発明によ
れば、絶縁層が液状樹脂から形成されるため、ドリルに
よる穴あけ工程を省略できることから高密度なパターン
と薄型の形状を実現でき、また、高い平滑性をもつ実装
面を実現でき、さらに、各ランド電極の表面が絶縁層の
表面よりも凹んだ位置にあるようにしたので、導電性ボ
ールを各ランド電極上に形成するとき及び導電性ボール
を形成した半導体装置を外部要素に搭載するときに、突
出した絶縁層表面がダムとして作用するので、接続用の
はんだの量を適切に制御することができ、もって、実装
の確実性の向上を期待できる半導体装置用基板を提供で
きる。
【0082】また、請求項2の発明によれば、請求項1
の半導体装置用基板に半導体チップが接続され、かつ半
導体チップとその接続部とが樹脂封止され、各ランド電
極には導電性ボールが形成されたので、請求項1と同様
の効果を奏する半導体装置を提供できる。
【0083】さらに、請求項3の発明によれば、シート
状の金属材料上に、選択的に絶縁層を形成し、しかる
後、各ランド電極の表面となるエッチングストッパ層を
形成し、以下、順次、ランド電極を形成し、再度絶縁層
を形成し、各バイア、各配線領域及び各接続電極を形成
し、金属材料をエッチングにより除去し、エッチングス
トッパ層の少なくとも表面を除去するので、請求項1の
効果を奏する半導体装置用基板を容易かつ確実に製造す
ることができ、製造工程の安定性を向上できる半導体装
置用基板を提供できる。
【0084】さらに、請求項4の発明によれば、シート
状の金属材料上に、選択的に絶縁層を形成し、しかる
後、各ランド電極の表面となるエッチングストッパ層を
形成し、以下、順次、ランド電極を形成し、再度絶縁層
を形成し、各バイア、各配線領域及び各接続電極を形成
し、各接続電極に半導体チップを接続し、半導体チップ
等を樹脂封止し、金属材料をエッチングにより除去し、
エッチングストッパ層の少なくとも表面を除去するの
で、請求項2の効果を奏する半導体装置を容易かつ確実
に製造することができ、製造工程の安定性を向上できる
半導体装置の製造方法を提供できる。
【0085】また、請求項5の発明によれば、シート状
の金属材料上に、選択的にエッチングストッパ層及び各
ランド電極を形成し、しかる後、順次、絶縁層を形成
し、各バイア、各配線領域及び各接続電極を形成し、金
属材料をエッチングにより除去し、エッチングストッパ
層の少なくとも表面を除去するので、請求項1の効果を
奏する半導体装置用基板を容易かつ確実に製造すること
ができ、製造工程の安定性を向上でき、さらに、選択的
にエッチングストッパ層を形成する際に、高解像度なレ
ジストを用いることにより、より一層高密度で微細なパ
ターンを形成できる半導体装置用基板を提供できる。
【0086】また、請求項6の発明によれば、シート状
の金属材料上に、選択的にエッチングストッパ層及び各
ランド電極を形成し、しかる後、順次、絶縁層を形成
し、各バイア、各配線領域及び各接続電極を形成し、各
接続電極に半導体チップを接続し、半導体チップ等を樹
脂封止し、金属材料をエッチングにより除去し、エッチ
ングストッパ層の少なくとも表面を除去するので、請求
項2の効果を奏する半導体装置を容易かつ確実に製造す
ることができ、製造工程の安定性を向上でき、さらに、
選択的にエッチングストッパ層を形成する際に、高解像
度なレジストを用いることにより、より一層高密度で微
細なパターンを形成するできる半導体装置を提供でき
る。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る半導体装置用
基板の構成を示す断面図
【図2】同実施の形態におけるランド電極の概略構成を
説明するための斜視図
【図3】同実施の形態における製造方法を説明するため
の工程断面図
【図4】同実施の形態における製造方法を説明するため
の工程断面図
【図5】本発明の第2の実施の形態における製造方法を
説明するための工程断面図
【図6】本発明の第3の実施の形態に係る半導体装置の
構成を示す断面図
【図7】同実施の形態における製造方法を説明するため
の工程断面図
【図8】従来の半導体装置用基板を用いた半導体装置の
構成を示す断面図
【図9】従来の半導体装置用基板を用いた半導体装置の
一部を拡大して示す断面図
【符号の説明】
1,1a…絶縁層 2…接続電極 2a…めっき層 3…配線領域 4…ランド電極 4a…はんだ層 5…バイア 6…保護層 10…銅合金 11…銅層 12…バイアホール 13…レジスト層 21…半導体チップ 22…導電性ボール 23…絶縁樹脂 24…ボンディングワイヤ

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 液状樹脂が硬化されてなる絶縁層と、 前記絶縁層の一方の面に形成され、半導体チップに接続
    可能に配置された複数の接続電極と、 前記絶縁層の一方の面に形成され、前記各接続電極に個
    別に接続された複数の配線領域と、 表面が前記絶縁層に被覆されずに前記絶縁層の表面より
    も凹んだ位置にあり、かつ側面が前記絶縁層に被覆され
    るように前記絶縁層の他方の面内に形成され、外部要素
    に接続可能に配置された複数のランド電極と、 前記各ランド電極と前記各配線領域とを個別に接続する
    複数のバイアとを備えたことを特徴とする半導体装置用
    基板。
  2. 【請求項2】 請求項1に記載の半導体装置用基板を用
    いた半導体装置において、 前記各接続電極に電気的に接続された半導体チップと、 前記各ランド電極に個別に形成された複数の導電性ボー
    ルとを備え、 少なくとも前記半導体チップとその前記各接続電極への
    接続部とが樹脂封止されてなることを特徴とする半導体
    装置。
  3. 【請求項3】 請求項1に記載の半導体装置用基板の製
    造方法において、シート状の金属材料上に、前記各ラン
    ド電極の形成位置とは異なる位置に選択的に液状樹脂を
    塗布及び硬化させて絶縁層を形成する第1の絶縁層形成
    工程と、 前記金属材料上でかつ前記絶縁層に囲まれた部分に選択
    的に前記各ランド電極の表面となる複数のエッチングス
    トッパ層を形成するストッパ層形成工程と、 めっきにより、前記各エッチングストッパ層上に前記各
    ランド電極を形成するランド形成工程と、 前記各ランド電極を一部露出させるように、前記各ラン
    ド電極の上部及び前記絶縁層の上部に液状樹脂を塗布及
    び硬化させて絶縁層を形成する第2の絶縁層形成工程
    と、 めっきにより、前記各バイア、前記各配線領域及び前記
    各接続電極を形成する配線形成工程と、 前記金属材料をエッチングにより除去するエッチング工
    程と、 前記エッチングストッパ層の少なくとも表面を除去する
    ストッパ層除去工程とを含んでいることを特徴とする半
    導体装置用基板の製造方法。
  4. 【請求項4】 請求項2に記載の半導体装置の製造方法
    において、 シート状の金属材料上に、前記各ランド電極の形成位置
    とは異なる位置に選択的に液状樹脂を塗布及び硬化させ
    て絶縁層を形成する第1の絶縁層形成工程と、 前記金属材料上でかつ前記絶縁層に囲まれた部分に選択
    的に前記各ランド電極の表面となる複数のエッチングス
    トッパ層を形成するストッパ層形成工程と、 めっきにより、前記各エッチングストッパ層上に前記各
    ランド電極を形成するランド形成工程と、 前記各ランド電極を一部露出させるように、前記各ラン
    ド電極の上部及び前記絶縁層の上部に液状樹脂を塗布及
    び硬化させて絶縁層を形成する第2の絶縁層形成工程
    と、 めっきにより、前記各バイア、前記各配線領域及び前記
    各接続電極を形成する配線形成工程と、 前記各接続電極に半導体チップを接続するチップ接続工
    程と、 少なくとも前記半導体チップとその前記各接続電極への
    接続部とを樹脂封止する樹脂封止工程と、 前記金属材料をエッチングにより除去するエッチング工
    程と、 前記エッチングストッパ層の少なくとも表面を除去する
    ストッパ層除去工程と、 前記各ランド電極に個別に導電性ボールを形成する工程
    とを含んでいることを特徴とする半導体装置の製造方
    法。
  5. 【請求項5】 請求項1に記載の半導体装置用基板の製
    造方法において、 シート状の金属材料上でかつ前記各ランド電極の形成位
    置に選択的に前記各ランド電極の表面となる複数のエッ
    チングストッパ層を形成するストッパ層形成工程と、 めっきにより、前記各エッチングストッパ層上に前記各
    ランド電極を形成するランド形成工程と、 前記各ランド電極を一部露出させるように、前記各ラン
    ド電極の上部及び前記金属材料の上部に液状樹脂を塗布
    及び硬化させて絶縁層を形成する絶縁層形成工程と、 めっきにより、前記各バイア、前記各配線領域及び前記
    各接続電極を形成する配線形成工程と、 前記金属材料をエッチングにより除去するエッチング工
    程と、 前記エッチングストッパ層の少なくとも表面を除去する
    ストッパ層除去工程とを含んでいることを特徴とする半
    導体装置用基板の製造方法。
  6. 【請求項6】 請求項2に記載の半導体装置の製造方法
    において、 シート状の金属材料上でかつ前記各ランド電極の形成位
    置に選択的に前記各ランド電極の表面となる複数のエッ
    チングストッパ層を形成するストッパ層形成工程と、 めっきにより、前記各エッチングストッパ層上に前記各
    ランド電極を形成するランド形成工程と、 前記各ランド電極を一部露出させるように、前記各ラン
    ド電極の上部及び前記金属材料の上部に液状樹脂を塗布
    及び硬化させて絶縁層を形成する絶縁層形成工程と、 めっきにより、前記各バイア、前記各配線領域及び前記
    各接続電極を形成する配線形成工程と、 前記各接続電極に半導体チップを接続するチップ接続工
    程と、 少なくとも前記半導体チップとその前記各接続電極への
    接続部とを樹脂封止する樹脂封止工程と、 前記金属材料をエッチングにより除去するエッチング工
    程と、 前記エッチングストッパ層の少なくとも表面を除去する
    ストッパ層除去工程とを含んでいることを特徴とする半
    導体装置の製造方法。
JP27354396A 1996-10-16 1996-10-16 半導体装置用基板の製造方法及び半導体装置の製造方法 Expired - Lifetime JP3855320B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP27354396A JP3855320B2 (ja) 1996-10-16 1996-10-16 半導体装置用基板の製造方法及び半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP27354396A JP3855320B2 (ja) 1996-10-16 1996-10-16 半導体装置用基板の製造方法及び半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2004123894A Division JP2004274071A (ja) 2004-04-20 2004-04-20 半導体装置用基板並びに半導体装置及びそれらの製造方法

Publications (2)

Publication Number Publication Date
JPH10125819A true JPH10125819A (ja) 1998-05-15
JP3855320B2 JP3855320B2 (ja) 2006-12-06

Family

ID=17529300

Family Applications (1)

Application Number Title Priority Date Filing Date
JP27354396A Expired - Lifetime JP3855320B2 (ja) 1996-10-16 1996-10-16 半導体装置用基板の製造方法及び半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP3855320B2 (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002118204A (ja) * 1999-11-17 2002-04-19 Sumitomo Bakelite Co Ltd 半導体装置、並びに半導体搭載用基板及びその製造方法
US7303978B2 (en) 2002-02-01 2007-12-04 Nec Toppan Circuit Solutions, Inc. Board for mounting BGA semiconductor chip thereon, semiconductor device, and methods of fabricating such board and semiconductor device
JP2008283226A (ja) * 2000-10-18 2008-11-20 Nec Corp 半導体装置搭載用配線基板およびその製造方法、並びに半導体パッケージ
JP2011077492A (ja) * 2009-09-29 2011-04-14 Samsung Electro-Mechanics Co Ltd パッケージ基板
JP2011108943A (ja) * 2009-11-19 2011-06-02 Kyushu Hitachi Maxell Ltd 半導体装置、半導体装置用基板及びこれらの製造方法
CN102157476A (zh) * 2010-03-04 2011-08-17 日月光半导体制造股份有限公司 具有单侧基板设计的半导体封装及其制造方法
US8525356B2 (en) 2010-01-13 2013-09-03 Shinko Electric Industries Co., Ltd. Wiring substrate, manufacturing method thereof, and semiconductor package
TWI411083B (zh) * 2006-12-14 2013-10-01 Advanpack Solutions Pte Ltd 半導體封裝元件及其製造方法
JP2014078634A (ja) * 2012-10-11 2014-05-01 Ibiden Co Ltd プリント配線板及びプリント配線板の製造方法
US8884424B2 (en) 2010-01-13 2014-11-11 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US9349611B2 (en) 2010-03-22 2016-05-24 Advanced Semiconductor Engineering, Inc. Stackable semiconductor package and manufacturing method thereof
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002118204A (ja) * 1999-11-17 2002-04-19 Sumitomo Bakelite Co Ltd 半導体装置、並びに半導体搭載用基板及びその製造方法
JP2008283226A (ja) * 2000-10-18 2008-11-20 Nec Corp 半導体装置搭載用配線基板およびその製造方法、並びに半導体パッケージ
US7303978B2 (en) 2002-02-01 2007-12-04 Nec Toppan Circuit Solutions, Inc. Board for mounting BGA semiconductor chip thereon, semiconductor device, and methods of fabricating such board and semiconductor device
US9269601B2 (en) 2006-12-14 2016-02-23 Advanpack Solutions Pte Ltd. Method of manufacturing semiconductor element
US9396982B2 (en) 2006-12-14 2016-07-19 Advanpack Solutions Pte Ltd. Semiconductor device carrier for fine pitch packaging miniaturization and manufacturing method thereof
US9287157B2 (en) 2006-12-14 2016-03-15 Advanpack Solutions Pte Ltd. Semiconductor element for package miniaturization
TWI411083B (zh) * 2006-12-14 2013-10-01 Advanpack Solutions Pte Ltd 半導體封裝元件及其製造方法
JP2011077492A (ja) * 2009-09-29 2011-04-14 Samsung Electro-Mechanics Co Ltd パッケージ基板
JP2011108943A (ja) * 2009-11-19 2011-06-02 Kyushu Hitachi Maxell Ltd 半導体装置、半導体装置用基板及びこれらの製造方法
US8673744B2 (en) 2010-01-13 2014-03-18 Shinko Electric Industries Co., Ltd. Wiring substrate, manufacturing method thereof, and semiconductor package
US8884424B2 (en) 2010-01-13 2014-11-11 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US9196597B2 (en) 2010-01-13 2015-11-24 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US8525356B2 (en) 2010-01-13 2013-09-03 Shinko Electric Industries Co., Ltd. Wiring substrate, manufacturing method thereof, and semiconductor package
CN104752391A (zh) * 2010-03-04 2015-07-01 日月光半导体制造股份有限公司 具有单侧基板设计的半导体封装及其制造方法
CN102157476A (zh) * 2010-03-04 2011-08-17 日月光半导体制造股份有限公司 具有单侧基板设计的半导体封装及其制造方法
US9349611B2 (en) 2010-03-22 2016-05-24 Advanced Semiconductor Engineering, Inc. Stackable semiconductor package and manufacturing method thereof
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
JP2014078634A (ja) * 2012-10-11 2014-05-01 Ibiden Co Ltd プリント配線板及びプリント配線板の製造方法

Also Published As

Publication number Publication date
JP3855320B2 (ja) 2006-12-06

Similar Documents

Publication Publication Date Title
JP5882390B2 (ja) チップ/基板アセンブリを形成する方法
JP3297879B2 (ja) 連続して形成した集積回路パッケージ
US7294929B2 (en) Solder ball pad structure
EP0560072A2 (en) Anisotropic electrically conductive adhesive film and connection structure using the same
KR100614548B1 (ko) 반도체 소자 실장용 배선 기판의 제조 방법 및 반도체 장치
JP4282777B2 (ja) 半導体装置用基板及び半導体装置の製造方法
JP3855320B2 (ja) 半導体装置用基板の製造方法及び半導体装置の製造方法
US6977349B2 (en) Method for manufacturing wiring circuit boards with bumps and method for forming bumps
JPH06132474A (ja) 半導体装置
JP2002118204A (ja) 半導体装置、並びに半導体搭載用基板及びその製造方法
JP3918803B2 (ja) 半導体装置用基板及びその製造方法
JP2007517410A (ja) パターン回路およびその製造方法
JP2004274071A (ja) 半導体装置用基板並びに半導体装置及びそれらの製造方法
JP3661343B2 (ja) 半導体装置用基板及びその製造方法
JPH0727789A (ja) 回路配線板およびその製造方法
JP2000114412A (ja) 回路基板の製造方法
JP3800298B2 (ja) バンプの形成方法及び半導体装置の製造方法
JP2001160661A (ja) ファインピッチ両面フィルム基板の製造方法と表示装置
JP2004214704A (ja) 半導体装置用基板並びに半導体装置及びそれらの製造方法
JP2004006572A (ja) 素子内蔵基板の製造方法および素子内蔵基板、ならびに、プリント配線板の製造方法およびプリント配線板
JPH05198901A (ja) プリント回路基板およびその製造方法
JP7412735B2 (ja) 半導体パッケージの製造方法
JP2005129665A (ja) 半導体装置およびその製造方法
JP3405640B2 (ja) 独立回路へのメッキ方法
JP2000031335A (ja) 半導体パッケージ用部材及びその製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Effective date: 20040123

Free format text: JAPANESE INTERMEDIATE CODE: A712

RD03 Notification of appointment of power of attorney

Effective date: 20040311

Free format text: JAPANESE INTERMEDIATE CODE: A7423

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20040311

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050513

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050524

A521 Written amendment

Effective date: 20050720

Free format text: JAPANESE INTERMEDIATE CODE: A523

A131 Notification of reasons for refusal

Effective date: 20060704

Free format text: JAPANESE INTERMEDIATE CODE: A131

A521 Written amendment

Effective date: 20060728

Free format text: JAPANESE INTERMEDIATE CODE: A523

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060822

A61 First payment of annual fees (during grant procedure)

Effective date: 20060904

Free format text: JAPANESE INTERMEDIATE CODE: A61

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 4

Free format text: PAYMENT UNTIL: 20100922

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110922

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120922

Year of fee payment: 6