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JPH0982826A - 半導体素子封止用パッケージおよびそれを用いた回路装置の実装構造 - Google Patents

半導体素子封止用パッケージおよびそれを用いた回路装置の実装構造

Info

Publication number
JPH0982826A
JPH0982826A JP7238639A JP23863995A JPH0982826A JP H0982826 A JPH0982826 A JP H0982826A JP 7238639 A JP7238639 A JP 7238639A JP 23863995 A JP23863995 A JP 23863995A JP H0982826 A JPH0982826 A JP H0982826A
Authority
JP
Japan
Prior art keywords
package
semiconductor element
encapsulating
wiring board
wiring pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7238639A
Other languages
English (en)
Inventor
Masakaze Hosoya
正風 細矢
Hideki Tsunetsugu
秀起 恒次
Nobuo Sato
信夫 佐藤
Naoya Kukutsu
直哉 久々津
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP7238639A priority Critical patent/JPH0982826A/ja
Publication of JPH0982826A publication Critical patent/JPH0982826A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]

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  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

(57)【要約】 【課題】 通信システムを構成する際の接続点数の削減
と、インピーダンス不整合による反射損失を防ぐことで
ある。 【解決手段】 半導体素子封止済みパッケージ１１を上
下を逆にして上部フレームの回路配線板１２に形成した
パッケージ挿入穴１３に挿入し、半導体素子封止済みパ
ッケージ１１の高周波入出力外部端子と直流端子を対向
する回路配線板１２の導波路配線パターン１４と直流供
給配線パターン１５に導電性接着剤等によって電気的・
機械的に接続する。回路配線板１２上の露出した導波路
配線パターン１４を断面がコの字形の接地したガードキ
ャップ２０で覆う構成を特徴としている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高周波半導体素子を実
装封止するための高周波パッケージの構造、および前記
高周波パッケージを回路配線板に搭載・実装する半導体
素子封止用パッケージおよびそれを用いた回路装置の実
装構造に関するものである。
【０００２】
【従来の技術】図７は、高周波用の半導体素子封止用パ
ッケージの第１の従来例を示す斜視図である。図８は、
図７に示した第１の従来例のパッケージに高周波半導体
素子を搭載封止した半導体素子封止済みパッケージを、
回路基板とともに実装した状態を示す斜視図であり、図
９は、図８に例示した実装状態における高周波線路部分
の断面構造を示す模式図である。
【０００３】それぞれの図において、１は半導体素子を
収容するパッケージキャビティ、４Ａ，４Ｂは内部端
子、８はパッケージの内部端子４Ａ，４Ｂを配設するた
めの内部テラス、９はシールキャップ、１１は半導体素
子封止済みパッケージ、１４は導波路基板２６上に配設
した導波路配線パターン、１５は直流配線基板２７上に
配設した直流供給配線パターン、１８は高周波半導体素
子、１９は高周波半導体素子１８とパッケージの内部端
子４とを繋ぐ端子間接続手段、２１はパッケージフレー
ム、２２は外部端子リードを取付けるための外部テラ
ス、２３は高周波入出力外部端子リード、２４は直流供
給端子リード、２５は半導体素子封止済みパッケージ１
１と導波路基板２６および直流配線基板２７を搭載固定
するためのベース金属である。
【０００４】この従来例における半導体素子封止用パッ
ケージは、高周波入出力外部端子リード２３と直流供給
端子リード２４の配置される部分のみに切り欠きを設け
て外部テラス２２を形成したパッケージフレーム２１に
よって構成されており、セラミックあるいは高分子樹脂
等を材料として形成されている。
【０００５】高周波半導体素子１８は、図９に示すよう
にパッケージキャビティ１内に収容固定し、端子間接続
手段１９によってパッケージの内部端子４Ａ，４Ｂと接
続した後に、シールキャップ９を取付けてモジュール化
する。
【０００６】モジュール化した半導体素子封止済みパッ
ケージ１１は、ベース金属２５上に配置し、個別の導波
路基板２６を介して複数個が接続されて通信システム等
が構成される。直流供給は、図８に示すようにバイパス
コンデンサ１６等の回路素子を搭載した直流配線基板２
７を、半導体素子封止済みパッケージ１１に近接配置し
接続供給するのが一般的である。
【０００７】図８のように構成されたシステムの高周波
経路における接続点は、図９の断面図に示すように、導
波路基板２６上の導波路配線パターン１４と高周波入出
力外部端子リード２３の間、高周波入出力外部端子リー
ド２３と高周波入出力外部端子６の間、パッケージの内
部端子４Ａと端子間接続手段１９の間、端子間接続手段
１９と高周波半導体素子１８の電極端子の間の４点で入
出力合せて８点と多い。接続点数が多いということは、
取りも直さず反射損失が増大し高周波性能を劣化させる
要因となる。
【０００８】また、この従来例における半導体素子封止
用パッケージを用いた実装構造では、パッケージの高周
波入出力外部端子リード２３と導波路配線パターン１４
との高さを一致させる必要があるが、実際の従来パッケ
ージでは、高周波半導体素子１８の厚さ（通常０．４〜
０．６ｍｍ）ならびにパッケージ底板厚さ（機械的強度
のうえから通常約１ｍｍ）があるため、高周波入出力外
部端子６は、パッケージ底面から１ｍｍ以上の高さの位
置に配設されており、これに対して導波路基板２６は、
導波路配線パターン幅と特性インピーダンスとの関係か
ら、基板厚みを１ｍｍ以上とするのが困難である。した
がって、パッケージの高周波入出力外部端子リード２３
と導波路配線パターン１４との高さを一致させるため
に、図９に示すようにベース金属２５に段差を設けるこ
とが必要となる。
【０００９】さらに、この従来例における半導体素子封
止用パッケージを用いて通信システム等を構成した場合
は、各パッケージ間を繋ぐ導波路基板２６の導波路配線
パターン１４の上部は電気的に開放状態であるため、外
部からの電磁雑音の重畳あるいは外部への電磁放射が避
けられない。そのため、従来の通信システム等では全体
を電磁シールドすることが必要となる。
【００１０】図１０は、高周波用の半導体素子封止用パ
ッケージの第２の従来例を示す斜視図であり、図１１
は、図１０に示した従来例のパッケージに高周波半導体
素子１８を搭載封止した半導体素子封止済みパッケージ
１１を、回路配線板１２上に実装した状態を示す断面構
造模式図である。なお、１７は端子接続部、２９は配線
パターンである。
【００１１】この従来例におけるパッケージでは、図
７，図８に示されるような外部テラス２２は設けられて
おらず、外部端子リード２８はパッケージフレーム２１
の外壁面から直接突出した構造となっており、外部端子
リード２８は、回路配線板１２に表面実装が可能なよう
にガル・ウイング状に成形されている。
【００１２】この第２の従来例のようなパッケージでは
表面実装が可能なため、図８および図９に示した第１の
従来例の実装構造のように、段差を設けたベース金属２
５を用いて高周波入出力外部端子リード２３と導波路基
板２６との高さを揃える必要がない。しかし、インピー
ダンス制御のなされていないガル・ウイング状に成形さ
れた外部端子リード２８が長いために、適用周波数帯域
は高々数ＧＨｚ程度である。
【００１３】また、この第２の従来例の実装構造によっ
て通信システム等を構成した場合の、外部からの電磁雑
音の重畳あるいは外部への電磁放射を避けるための方策
としては、第１の従来例の半導体素子封止用パッケージ
を用いた場合と同様に、全体を電磁シールドすることが
必要となる。
【００１４】
【発明が解決しようとする課題】上述したように、第１
の従来例の半導体素子封止用パッケージでは、高周波半
導体素子１８を搭載封止してモジュール化した後に通信
システム等を構成する場合、半導体素子封止済みパッケ
ージ１１の１個当たりの高周波経路における接続点が、
入出力合せて８点と多いために、反射損失が増大し高周
波性能を劣化させる。
【００１５】また、接続点を除く構成体について見る
と、高周波入出力外部端子６および内部端子４Ａを含む
パッケージフレーム２１の部分と導波路基板２６につい
ては、特性インピーダンスを設計によって制御すること
が可能であり、端子間接続手段１９についてもポリイミ
ドフィルム上にコプレーナ導波路を形成して特性インピ
ーダンス整合を図る特開平２−３４９４８号公報で公開
された「高周波ＩＣ用フィルムキャリア」等を使用する
ことによって、反射損失を抑えることが可能である。し
かしながら、高周波入出力外部端子リード２３について
は、特性インピーダンスの制御が極めて困難であるた
め、この部分でのインピーダンス不整合により、接続点
における反射損失以上の大きな反射損失が生じ、高周波
性能を損うという欠点があった。
【００１６】さらに、この第１の従来例における半導体
素子封止用パッケージを用いた実装構造では、パッケー
ジの高周波入出力外部端子リード２３と導波路配線パタ
ーン１４との高さを一致させるために、ベース金属２５
に段差を設けることが必要であり、そのため、実装部材
の加工コストが増大するという欠点があった。
【００１７】加えるに、この第１の従来例における高周
波半導体素子封止用パッケージを用いて通信システム等
を構成する場合には、各パッケージ間を繋ぐ導波路基板
２６の導波路配線パターン１４への外来電磁雑音の重
畳、あるいは導波路配線パターン１４からの外部への電
磁放射を避けるために、通信システム等の全体を電磁シ
ールドしなければならず、通信システム等が大形化する
という問題があった。
【００１８】一方、第２の従来例の半導体素子封止用パ
ッケージでは、表面実装が可能なため、第１の従来例の
実装構造のように、段差を設けたベース金属２５を用い
る必要がなく、安価な実装構成が実現できる。しかしな
がら、通信システム等を構成する場合の高周波経路にお
ける接続点数は削減されておらず接続点での反射損失は
抑えることができない。
【００１９】また、ガル・ウイング状に成形された外部
端子リード２８は、全くインピーダンス制御がなされて
おらず、かつ、第１の従来例の場合よりリード長が長く
なるため、数ＧＨｚ程度の周波数帯域でしか適用できな
いという欠点があった。
【００２０】さらに、この第２の従来例における半導体
素子封止用パッケージを用いて通信システム等を構成す
る場合には、第１の従来例の実装構造の場合と同様に、
外来電磁雑音の重畳あるいは外部への電磁放射を避ける
ために、通信システム等の全体を電磁シールドしなけれ
ばならないという問題があった。
【００２１】本発明は、上記従来技術における欠点を解
消するものであり、その第１の目的とするところは、通
信システム等を構成する際の接続点数を削減するととも
に、高周波入出力外部端子リードにおけるインピーダン
ス不整合に基づく反射損失を低減でき、かつ、簡易で安
価に高周波通信システム等を実現できる半導体素子封止
用パッケージと回路装置の実装構造を提供することにあ
る。
【００２２】また、本発明の第２の目的は、半導体素子
封止用パッケージを実装・接続する回路配線板上の導波
路配線パターンへの外来電磁雑音の重畳、あるいは導波
路配線パターンからの外部への電磁放射を簡易に防止で
き、回路装置全体を電磁シールドする必要がなく、小形
に回路装置を構成できる回路装置の実装構造を提供する
ことにある。
【００２３】
【課題を解決するための手段】本発明の半導体素子封止
用パッケージは、半導体素子を内部に収容し、かつ、収
容した半導体素子の電極端子と電気的に接続するための
内部端子を具備するとともに、外部回路と接続するため
の高周波入出力外部端子をパッケージフレームに具備し
た半導体素子封止用パッケージにおいて、前記パッケー
ジフレームが上部フレームとこれより外形寸法の大きい
下部フレームとから構成され、前記下部フレームの上面
がパッケージの全周囲に亘って同一平面に位置するよう
にパッケージ外壁に競り出し外部テラスを形成した構造
とするとともに、上部フレームの外側壁が凹凸のない平
面で構成する。また、下部フレームの外部テラスの上面
に、高周波入出力外部端子である平面配線パターンと、
直流供給端子である平面配線パターンが配設され、前記
高周波入出力外部端子である平面配線パターンは、同一
平面内でパッケージフレームを貫通するようにパッケー
ジ内部まで延伸させて、高周波入出力外部端子と同一平
面内に位置するように内部端子を形成するようにして半
導体素子封止用パッケージとするものである。
【００２４】また、本発明の半導体素子封止用パッケー
ジは、パッケージフレームがセラミックあるいは高分子
樹脂等の絶縁体シートを積層して成型してなり、かつ、
各層間に接地層が内在されているものである。
【００２５】また、本発明の半導体素子封止用パッケー
ジは、前記パッケージの下部フレームの外部テラスの上
面に配設する高周波入出力外部端子となる平面配線パタ
ーンを、マイクロストリップ線路構造とするとともに、
上記平面配線パターンから同一平面内でパッケージフレ
ームを貫通するようにパッケージ内部まで延伸されて、
高周波入出力外部端子と同一平面内に位置するように形
成する内部端子を、グランドコプレーナ線路構造とする
ものである。
【００２６】さらに、本発明の半導体素子封止用パッケ
ージは、前記パッケージの下部フレームの外部テラスの
上面に配設する高周波入出力外部端子となる平面配線パ
ターンと、上記平面配線パターンから同一平面内でパッ
ケージフレームを貫通するようにパッケージ内部まで延
伸させて、高周波入出力端子と同一平面内に位置するよ
うに形成する内部端子を、両者ともにグランドコプレー
ナ線路構造とするものである。
【００２７】本発明は、上記した半導体素子封止用パッ
ケージを用いて回路装置を実現するために、前記半導体
素子封止用パッケージを絶縁性樹脂を基板とした回路配
線板あるいはセラミックを基板とした回線配線板に実装
・搭載する構造であって、前記回路配線板に、上記半導
体素子封止用パッケージの上部フレームのみが挿入前能
な寸法のパッケージ挿入穴を開け、該パッケージ挿入穴
の周囲上面に前記半導体素子封止用パッケージの高周波
入出力外部端子パターンおよび直流供給端子パターンと
対向するように電極端子を配設し、高周波半導体素子を
接続・封入した前記半導体素子封止用パッケージを、上
下を反転させて、前記回路配線板の前記パッケージ挿入
穴に、下側となった該半導体素子封止用パッケージの上
部フレームのみを挿入配置して、該半導体素子封止用パ
ッケージの高周波入出力外部端子および直流供給端子
を、対向する前記回路配線板の電極端子に導電性材料を
用いて電気的・機械的に接続するか、あるいは上下反転
させて挿入配置したパッケージの上方から荷重を加えて
接触によって電気的・機械的に接続させるような実装構
造とするものである。
【００２８】また、本発明の回路装置の実装構造は、前
記半導体素子封止用パッケージを回路配線板に実装・搭
載した回路装置の実装構造において、前記半導体素子封
止用パッケージを実装・搭載した部分以外の、回路配線
板上の露出した高周波配線パターンの一部または全部
を、断面がコの字形もしくは半円形の導電性のガードキ
ャップによって覆って、該ガードキャップを回路配線板
上に機械的に接続させるとともに、該ガードキャップの
電位を、回路配線板上の接地電位と等しくなるように電
気的に接続させるような回路装置の実装構造とするもの
である。
【００２９】
【作用】本発明の半導体素子封止用パッケージにおいて
は、該パッケージフレームを、上部フレームとこれによ
り外形寸法の大きい下部フレームとから構成し、下部フ
レームの上面がパッケージの全周囲に亘って同一平面に
位置するようにパッケージ外壁に競り出し外部テラスを
形成した構造とするとともに、上部フレームの外側壁
を、凹凸のない平面で構成したことから、本発明の回路
装置の実装構造に適用する場合に、障害となる不要な突
起がなく、容易に回路配線板上に実装搭載することがで
きる。そして、平面導波路パターンは、高周波入出力外
部端子と同一平面内に位置するように内部端子を形成す
るようにしたことから、高周波入出力外部端子と内部端
子の間に高低差による導波路の屈曲がなく、反射損失が
抑さえられる。
【００３０】また、本発明のパッケージフレームは接地
層を内在するため、電磁シールドを施さなくても、外来
電磁雑音の音量や、電磁放射が防止される。
【００３１】さらに、高周波入出力外部端子である平面
配線パターンがマイクロストリップ線路構造であり、内
部端子がグランドコプレーナ線路構造であることから、
各線路は特性インピーダンスに保持され、不要な電磁放
射が防止される。
【００３２】また、平面配線パターンならびに内部端子
を共にグランドコプレーナ線路構造にしたことから製作
が容易で、かつ、不要な電磁放射が防止される。
【００３３】本発明の回路装置の実装構造においては、
上記した半導体素子封止用パッケージの上部フレームの
みが挿入可能な寸法のパッケージ挿入穴を開けた回路配
線板に、前記半導体素子封止用パッケージを、上下を反
転させて上部フレームのみを挿入配置して、前記半導体
素子封止用パッケージの高周波入出力外部端子および直
流供給端子を、対向する上記回路配線板の電極端子に直
接接続させるようにしたことから、回路装置とした際の
半導体素子封止済みパッケージあたりの高周波経路にお
ける接続点数を、入出力合せて従来の８点から６点に削
減できるとともに、従来のパッケージに具備していた高
周波入出力外部端子リードを排することができ、さら
に、回路配線板から高周波入出力外部端子／内部端子／
高周波半導体素子／内部端子／高周波入出力外部端子／
回路配線板に至る高周波経路が同一平面上に構成するこ
とができる。したがって、反射損失を低減でき、回路装
置としての高周波性能を従来より大幅に向上できる。
【００３４】また、上記した回路装置の実装構造によっ
て、回路配線板に複数個の上記半導体素子封止用パッケ
ージを実装・搭載した回路装置において、前記半導体素
子封止用パッケージを実装・搭載した部分以外の、回路
配線板上の露出した導波路配線パターンの１部また全部
を、断面がコの字形もしくは半円形の導電性のガードキ
ャップによって覆って、該ガードキャップを回路配線板
上に機械的に接続させるとともに、該ガードキャップの
電位を、回路配線板上の接地電位と等しくなるように電
気的接続をさせた実装構造としたことから、外来電磁雑
音の重畳あるいは外部への電磁放射を防止することがで
き、回路装置全体を電磁シールドする必要がなくなる。
【００３５】
【実施例】以下、本発明の実施例を挙げ、図面を用いて
さらに詳細に説明する。
【００３６】〔実施例１〕図１は、本発明にかかる半導
体素子封止用パッケージの一実施例の構成を示す斜視図
である（請求項１に対応）。
【００３７】図１において、２は上部フレームであり、
内部にパッケージキャビティ１が形成されており、この
上部フレーム２の下に上部フレーム２より外形寸法の大
きい下部フレーム３を重ね合せて一体化してパッケージ
フレームを構成し、下部フレーム３の上面が、パッケー
ジの全周囲に亘って同一平面に位置するようにパッケー
ジ外壁に競り出し、外部テラス５を形成した構造として
いる。上部フレーム２，下部フレーム３は、セラミック
あるいは高分子樹脂等の絶縁材料で構成される。一方、
上部フレーム２は、その外側壁を凹凸のない平面で構成
するようにしている。また、競り出させた下部フレーム
３の外部テラス５の上面には、高周波入出力外部端子６
となる平面導波路パターンと、直流供給端子７となる平
面配線パターンを配設し、上記平面導波路パターンは、
同一平面内でパッケージフレームを貫通するようにパッ
ケージ内部まで延伸させて、高周波入出力外部端子６と
同一平面内に位置するように内部端子４Ａを形成するよ
うにしている。また、直流供給端子７となる平面配線パ
ターンはパッケージフレームを貫通して内部端子４Ｂを
形成している。
【００３８】このように、下部フレーム３を競り出させ
て、パッケージの全周囲に亘って同一平面に位置するよ
うな外部テラス５を形成するとともに、上部フレーム２
の外側壁を、凹凸のない平面で構成したことから、図３
によって後述する本発明の回路装置の実装構造（実施例
３）に適用する際に、障害となる不要な突起がなく、通
常の表面実装用部品と同様に、容易に図３に示される回
路配線板１２上に実装搭載することができる。
【００３９】〔実施例２〕図２は、本発明にかかる半導
体素子封止用パッケージの他の実施例の構成を示す斜視
図である（請求項２に対応）。
【００４０】本実施例では、実施例１で説明した半導体
素子封止用パッケージにおける下部フレーム３と上部フ
レーム２を、セラミックあるいは高分子樹脂等の絶縁体
シートを積層し成形して構成しており、かつ、積層した
各シート層間に導電性材料からなる接地層１０を配設し
ている。
【００４１】接地層１０のパッケージフレーム厚み方向
の配置ピッチは、パッケージの適用周波数帯域に応じて
決定されるものであるが、概ね２００μｍ以下のピッチ
で配置するのが望ましい。
【００４２】また、各接地層１０間は、パッケージフレ
ーム内部でスルーホールによって導通されるか、パッケ
ージフレーム内外壁面をメタライズ等することによって
導通させる。
【００４３】パッケージフレームをセラミックあるいは
高分子樹脂等の絶縁体で構成した場合には、高周波入出
力外部端子６の部分からのパッケージフレーム内への信
号漏洩によって、端子間アイソレーションの劣化を招き
易いが、本実施例のように、パッケージフレーム内に接
地層１０を内在配設することによって、端子間アイソレ
ーションの劣化を最小限に抑えることができる。
【００４４】図１，図２に示す実施例１，２において、
高周波入出力外部端子６の平面配線パターンをマイクロ
ストリップ線路構造とし、内部端子４Ａをグランドコプ
レーナ線路構造としてもよい（請求項３に対応）。
【００４５】同様に、高周波入出力外部端子６の平面配
線パターンと内部端子４Ａを共に、グランドコプレーナ
線路構造としてもよい（請求項４に対応）。
【００４６】〔実施例３〕図３は、実施例１および実施
例２で説明した半導体素子封止用パッケージを用いて回
路装置を構成する場合の実装構造を示すもので、実施例
１あるいは実施例２に示した半導体素子封止用パッケー
ジに、高周波半導体素子１８を搭載封止した半導体素子
封止済みパッケージ１１を、絶縁性樹脂あるいはセラミ
ックを基板とした回路配線板１２に実装・搭載する構造
を模式的に示した斜視図である（請求項５に対応）。
【００４７】また、図４は、図３に例示した回路装置の
実装構造の斜視図における高周波経路部分の断面構造を
示す模式図である。
【００４８】本実施例の回路装置の実装構造では、回路
配線板１２には、半導体素子封止済みパッケージ１１の
上部フレーム２のみが挿入可能な寸法のパッケージ挿入
穴１３を開け、該パッケージ挿入穴１３の周囲上面に半
導体素子封止済みパッケージ１１の高周波入出力外部端
子６および直流供給端子７と対向するように、導波路配
線パターン１４と直流供給配線パターン１５を配設して
おく。半導体素子封止済みパッケージ１１は、上下を反
転させて、回路配線板１２のパッケージ挿入穴１３に、
下側となった半導体素子封止済みパッケージ１１の上部
フレーム２のみを挿入配置して、該半導体素子封止済み
パッケージ１１の高周波入出力外部端子６および直流供
給端子７を、対向する回路配線板１２の導波路配線パタ
ーン１４と直流供給配線パターン１５に導電性接着剤，
はんだ，または他のろう材等の導電性材料によって電気
的・機械的に接続するか、あるいは上下反転させて挿入
配置したパッケージの上方から荷重を加えて、接触によ
って電気的・機械的に接続させるようにしている。
【００４９】本実施例のように、半導体素子封止済みパ
ッケージ１１を、上下を反転させて上部フレームのみを
回路配線板１２のパッケージ挿入穴１３に挿入配置し
て、上記半導体素子封止済みパッケージ１１の高周波入
出力外部端子６および直流供給端子７を、対向する回路
配線板１２の導波路配線パターン１４と直流供給配線パ
ターン１５に直接接続させるようにしたことから、回路
装置とした際の半導体素子封止済みパッケージ１１の１
個当たりの高周波経路における接続点数を、入出力合せ
て従来の８点から６点に削減できる。またこれに伴い、
従来のパッケージに具備していた高周波入出力外部端子
リード２３（図７参照）を排することができ、回路配線
板１２から高周波入出力外部端子６／内部端子４／高周
波半導体素子１８／内部端子４／高周波入出力外部端子
６／回路配線板１２に至る高周波経路が同一平面上に構
成することができるとともに、端子間接続手段１９とし
て、特開平２−３４９４８号公報に開示された「高周波
ＩＣ用フィルムキャリア」等を使用することによって、
高周波経路の全てについて特性インピーダンスを制御
し、整合をとることが可能となる。したがって、反射損
失を低減でき、回路装置としての高周波性能を従来より
大幅に向上できる。
【００５０】さらに、実施例１および実施例２で説明し
た、半導体素子封止用パッケージを用いた本発明の回路
装置の実装構造によれば、第１の従来例で説明したよう
なベース金属２５（図８参照）を用いる必要もなく、プ
リント配線板に表面実装部品を実装する通常の自動装着
機を用いた実装方式を、そのまま適用して高周波回路装
置を実現できる。
【００５１】〔実施例４〕図５は、本実施例で例示する
回路装置の実装構造を示す斜視図であり、図６は、図５
に例示した回路装置の実装構造の斜視図における高周波
経路部分の断面構造を示す模式図である（請求項６に対
応）。
【００５２】本実施例は、実施例３で説明した回路装置
の実装構造を適用して、複数個の半導体素子封止済みパ
ッケージ１１を回路配線板１２に実装・搭載した回路装
置において、第１の半導体素子封止済みパッケージ１１
と第２の半導体素子封止済みパッケージ１１の間の、回
路配線板１２上の露出した導波路配線パターン１４を、
断面がコの字形もしくは半円形の導電性のガードキャッ
プ２０によって覆って、該ガードキャップ２０を回路配
線板１２上に機械的に接続させるとともに、該ガードキ
ャップ２０の電位を、回路配線板１２上の接地電位と等
しくなるように電気的に接続させるようにしたものであ
る。
【００５３】このように、回路配線板１２上の露出した
導波路配線パターン１４を、ガードキャップ２０により
覆うことによって、電磁的にシールドできるので、外部
からの回路装置への電磁雑音の重畳、あるいは導波路配
線パターン１４からの外部への電磁放射を防止すること
ができ、従来のように回路装置全体を電磁シールドする
必要がなくなる。したがって、回路装置を小形に構成す
ることができる。
【００５４】なお、ガードキャップ２０は、回路配線板
１２への接続面を平面とし、外形寸法を標準化すること
によって、通常の表面実装用部品と同様に取り扱えるの
で、ガードキャップ２０を適用することによる回路装置
の組立工数の増加はわずかである。
【００５５】
【発明の効果】以上詳細に説明したように、本発明の半
導体素子実装用パッケージは、パッケージフレームを上
部フレームと、これより外形寸法の大きい下部フレーム
とで構成し、下部フレームの上面がパッケージの全周囲
に亘って同一平面に位置するようにパッケージ外壁に競
り出し外部テラスを形成し、この上面に高周波入出力外
部端子を設けたので、高周波入出力外部端子と内部端子
の間に高低差による導波路の屈曲による反射損失が生じ
ない。また、上部フレームの外側壁が凹凸のない平面で
構成されているため容易に回路配線板上に実装搭載する
ことができる。
【００５６】また、パッケージフレームに接地層を内在
するため、電磁シールドを施さなくても外来電磁雑音の
重量や、電磁放射を防止できる。
【００５７】さらに、高周波入出力外部端子がマイクロ
ストリップ線路構造とし、内部端子をグランドコプレー
ナ線路構造としたことからインピーダンス整合がとれ、
不要な電磁放射が防止される。
【００５８】また、高周波入出力外部端子と内部端子と
を共にグランドコンプレーナ線路構造としたので、イン
ピーダンス整合がとれ、不要な電磁放射が防止される。
【００５９】さらに、本発明にかかる回路装置の実装構
造によれば、回路配線板にパッケージ挿入穴を設け、こ
こに本発明にかかる半導体素子封止用パッケージを上下
を逆にして上部フレームを挿入するようにしたので、高
周波通信システム等を構成する際の接続点数を削減する
とともに、外部端子部分でのインピーダンス不整合に基
づく反射損失を低減でき、かつ、簡易で安価に高周波通
信システム等を実現できる。
【００６０】また、ガードキャップを用いて電磁シール
ドを行うようにしたので、高周波半導体素子封止用パッ
ケージを実装・接続する回路配線基板上の導波路配線パ
ターンへの外来電磁雑音の重畳、あるいは導波路配線パ
ターンからの外部への電磁放射を簡易に防止でき、回路
装置全体を電磁シールドする必要のない小形な回路装置
を実現できる。
【図面の簡単な説明】
【図１】本発明にかかる半導体素子封止用パッケージの
一実施例の構成を示す斜視図である。
【図２】本発明にかかる半導体素子封止用パッケージの
他の実施例の構成を示す斜視図である。
【図３】本発明にかかる回路装置の実装構造の一実施例
を示す斜視図である。
【図４】図３の斜視図における高周波経路部分の断面構
造を示す模式図である。
【図５】本発明にかかる回路装置の実装構造の他の実施
例を示す斜視図である。
【図６】図５の斜視図における高周波経路部分の断面構
造を示す模式図である。
【図７】従来の高周波用の半導体素子封止用パッケージ
の第１の例を示す斜視図である。
【図８】第１の従来例のパッケージを用いた回路装置の
実装構造の一例を示す斜視図である。
【図９】図８の斜視図における高周波経路部分の断面構
造を示す模式図である。
【図１０】従来の高周波半導体素子封止用パッケージの
第２の例を示す斜視図である。
【図１１】第２の従来例のパッケージを用いた回路装置
の高周波経路部分の実装断面構造の一例を示す模式図で
ある。
【符号の説明】
１ パッケージキャビティ ２ 上部フレーム ３ 下部フレーム ４Ａ 内部端子 ４Ｂ 内部端子 ５ 下部フレームの外部テラス ６ 高周波入出力外部端子 ７ 直流供給端子 ８ 内部テラス ９ シールキャップ １０ 接地層 １１ 半導体素子封止済みパッケージ １２ 回路配線板 １３ パッケージ挿入穴 １４ 導波路配線パターン １５ 直流供給配線パターン １６ バイパスコンデンサ １７ 端子接続部 １８ 高周波半導体素子 １９ 端子間接続手段 ２０ ガードキャップ ２１ パッケージフレーム ２２ 外部テラス ２４ 直流供給端子リード ２５ ベース金属 ２６ 導波路基板 ２７ 直流配線基板 ２８ 外部端子リード ２９ 配線パターン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 久々津 直哉 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子を内部に収容し、かつ、収容
    した半導体素子の電極端子と電気的に接続するための内
    部端子を具備するとともに、外部回路と接続するための
    高周波入出力外部端子をパッケージフレームに具備した
    半導体素子封止用パッケージにおいて、前記パッケージ
    フレームが上部フレームとこれより外形寸法の大きい下
    部フレームとから構成され、前記下部フレームの上面が
    パッケージの全周囲に亘って同一平面に位置するように
    パッケージ外壁に競り出し外部テラスを形成した構造で
    あるとともに、前記上部フレームの外側壁が凹凸のない
    平面で構成されており、かつ、前記下部フレームの外部
    テラスの上面に、前記高周波入出力外部端子である平面
    配線パターンと、直流供給端子である平面配線パターン
    が配設され、前記高周波入出力外部端子である平面配線
    パターンは、同一平面内で前記パッケージフレームを貫
    通するようにパッケージ内部まで延伸されて、前記高周
    波入出力外部端子と同一平面内に位置するように内部端
    子が形成されていることを特徴とする半導体素子封止用
    パッケージ。
  2. 【請求項２】 請求項１に記載の半導体素子封止用パッ
    ケージにおいて、該パッケージフレームが、セラミック
    あるいは高分子樹脂等の絶縁体シートを積層し成型して
    なり、かつ、各層間に接地層が内在されていることを特
    徴とする半導体素子封止用パッケージ。
  3. 【請求項３】 請求項１あるいは請求項２に記載の半導
    体素子封止用パッケージにおいて、前記下部フレームの
    外部テラスの上面に配設される高周波入出力外部端子で
    ある平面配線パターンが、マイクロストリップ線路構造
    であるとともに、前記平面配線パターンから同一平面内
    でパッケージフレームを貫通するようにパッケージ内部
    まで延伸されて、高周波入出力外部端子と同一平面内に
    位置するように形成される内部端子が、グランドコプレ
    ーナ線路構造であることを特徴とする半導体素子封止用
    パッケージ。
  4. 【請求項４】 請求項１あるいは請求項２に記載の半導
    体素子封止用パッケージにおいて、下部フレームの外部
    テラスの上面に配設される高周波入出力外部端子である
    平面配線パターンと、前記平面配線パターンから同一平
    面内でパッケージフレームを貫通するようにパッケージ
    内部まで延伸されて、前記高周波入出力外部端子と同一
    平面内に位置するように形成される内部端子が、両者と
    もにグランドコプレーナ線路構造であることを特徴とす
    る半導体素子封止用パッケージ。
  5. 【請求項５】 請求項１ないし請求項４のいずれかに記
    載の半導体素子封止用パッケージを、絶縁性樹脂を基板
    とした回路配線板あるいはセラミックを基板とした回路
    配線板に実装・搭載する構造であって、前記回路配線板
    は、前記半導体素子封止用パッケージの上部フレームの
    みが挿入可能な寸法のパッケージ挿入穴が設けられ、該
    パッケージ挿入穴の周囲上面に上記半導体素子封止用パ
    ッケージの高周波入出力外部端子である平面配線パター
    ンおよび直流供給端子である平面配線パターンと対向す
    るように電極端子が配置されており、高周波半導体素子
    を接続・封入した前記半導体素子封止用パッケージは、
    上下を反転させて前記回路配線板の前記パッケージ挿入
    穴に下側となった該半導体素子封止用パッケージの上部
    フレームのみを挿入配置し、該半導体素子封止用パッケ
    ージの高周波入出力外部端子および直流供給端子を、対
    向する上記回路配線板の電極端子に導電性材料を用いて
    電気的・機械的に接続するか、あるいは上下反転させて
    挿入配置したパッケージの上方から荷重を加えて接触に
    よって電気的・機械的に接続させたことを特徴とする回
    路装置の実装構造。
  6. 【請求項６】 請求項１ないし請求項４のいずれかに記
    載の半導体素子封止用パッケージの複数個を請求項５に
    記載の回路装置の実装構造の回路配線板に実装・搭載し
    た回路装置の実装構造において、半導体素子封止用パッ
    ケージを実装・搭載した部分以外の前記回路配線板上の
    高周波配線パターンの一部または全部を、断面がコの字
    形もしくは半円形の導電性のガードキャップによって覆
    って、該ガードキャップを回路配線板上に機械的に接続
    させるとともに、該ガードキャップの電位を、回路配線
    板上の接地電位と等しくなるように電気的に接続させた
    ことを特徴とする回路装置の実装構造。
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