JPH0973777A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH0973777A JPH0973777A JP7226181A JP22618195A JPH0973777A JP H0973777 A JPH0973777 A JP H0973777A JP 7226181 A JP7226181 A JP 7226181A JP 22618195 A JP22618195 A JP 22618195A JP H0973777 A JPH0973777 A JP H0973777A
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- cpu
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Abstract
(57)【要約】
【目的】 セルフリフレッシュモードを持つＤＲＡＭで
構成されるメモリ装置に於いて、リフレッシュ動作時の
低消費電力化を行うメモリ装置を提供することを目的と
する。 【構成】 セルフリフレッシュモードを持つＤＲＡＭか
ら成り、ＣＰＵアクセス終了後から、予め設定した時間
までＣＰＵアクセスが無い場合にタイムアウト信号を出
力し、低消費電力な低電圧セルフリフレッシュモードに
移行させるタイマ２を持つ。
構成されるメモリ装置に於いて、リフレッシュ動作時の
低消費電力化を行うメモリ装置を提供することを目的と
する。 【構成】 セルフリフレッシュモードを持つＤＲＡＭか
ら成り、ＣＰＵアクセス終了後から、予め設定した時間
までＣＰＵアクセスが無い場合にタイムアウト信号を出
力し、低消費電力な低電圧セルフリフレッシュモードに
移行させるタイマ２を持つ。
Description
【０００１】
【産業上の利用分野】本発明は、低消費電力動作が必要
なノート型パーソナルコンピュータ、携帯情報端末等に
好適なメモリ装置に関するものである。
なノート型パーソナルコンピュータ、携帯情報端末等に
好適なメモリ装置に関するものである。
【０００２】
【従来の技術】近年、ノート型パーソナルコンピュー
タ、携帯情報端末等ではいつでもどこでも使用したいと
いうユーザーの要求を満たす為に小型軽量化、バッテリ
ーでの長時間駆動が求められている。一方、低コスト化
競争が激しくなっており、コスト低減の為に商品のコス
トの中で大きな比重を占めるＲＡＭは一般に消費電力が
大きいが安価なＤＲＡＭは疑似ＳＲＡＭが使用されてい
る。ＤＲＡＭ又は疑似ＳＲＡＭを使用しての長時間駆動
の為にはバッテリーの大型化を招き、重く、大きな装置
となり、低価格化と小型軽量化、長時間駆動を両立させ
ることは非常に難しくなっている。
タ、携帯情報端末等ではいつでもどこでも使用したいと
いうユーザーの要求を満たす為に小型軽量化、バッテリ
ーでの長時間駆動が求められている。一方、低コスト化
競争が激しくなっており、コスト低減の為に商品のコス
トの中で大きな比重を占めるＲＡＭは一般に消費電力が
大きいが安価なＤＲＡＭは疑似ＳＲＡＭが使用されてい
る。ＤＲＡＭ又は疑似ＳＲＡＭを使用しての長時間駆動
の為にはバッテリーの大型化を招き、重く、大きな装置
となり、低価格化と小型軽量化、長時間駆動を両立させ
ることは非常に難しくなっている。
【０００３】
【発明が解決しようとする課題】ところで、従来のメモ
リ装置ではＣＰＵがメモリをアクセスしていない時も通
常のＲＡＳオンリーリフレッシュ又は、ＣＡＳｂｅｆｏ
ｒｅＲＡＳリフレッシュでデータを保持するので、消費
電力大きく、バッテリーでの動作時間を短くするという
問題点があった。
リ装置ではＣＰＵがメモリをアクセスしていない時も通
常のＲＡＳオンリーリフレッシュ又は、ＣＡＳｂｅｆｏ
ｒｅＲＡＳリフレッシュでデータを保持するので、消費
電力大きく、バッテリーでの動作時間を短くするという
問題点があった。
【０００４】そこで本発明は、消費電力が少なくバッテ
リーでの動作時間が長いメモリ装置を提供することを目
的とする。
リーでの動作時間が長いメモリ装置を提供することを目
的とする。
【０００５】
【課題を解決するための手段】本発明のメモリ装置は、
セルフリフレッシュモードを有するメモリで構成される
メモリ装置に於いて、ＣＰＵからメモリへのアクセス直
後から、予め設定した時間以内にＣＰＵから次のメモリ
へのアクセスが無い場合、タイムアウト信号を出力する
タイマと、メモリへの供給電源を通常動作の＋５Ｖとセ
ルフリフレッシュ時の＋３．３Ｖとに切り替える電源セ
レクタと、メモリに入力するリード、ライト動作の為の
制御信号、アドレス、データの２値の信号レベルを０
Ｖ、＋５Ｖから０Ｖ、３．３Ｖに又は、その逆に変換す
るレベルシフタと、ＣＰＵからのメモリアクセス要求が
発生した場合、メモリにリード又はライト動作に必要な
制御信号を出力し、タイマのタイムアウト信号を受け
て、電源セレクタを＋５Ｖから＋３．３Ｖに切り替え、
レベルシフタをメモリへの制御信号、アドレス、データ
の信号レベルを０Ｖ、＋５Ｖから０Ｖ、３．３Ｖに切り
替えさせ、メモリを低消費なセルフリフレッシュモード
にし、その後、ＣＰＵからのアクセスが発生した場合、
電源セレクタを３．３Ｖから＋５Ｖに切り替え、レベル
シフタをメモリへの制御信号、アドレス、データの信号
レベルを０Ｖ、＋３．３Ｖから０Ｖ、５Ｖに切り替えさ
せ、通常の動作モードに切り替えるメモリコントローラ
を備える。
セルフリフレッシュモードを有するメモリで構成される
メモリ装置に於いて、ＣＰＵからメモリへのアクセス直
後から、予め設定した時間以内にＣＰＵから次のメモリ
へのアクセスが無い場合、タイムアウト信号を出力する
タイマと、メモリへの供給電源を通常動作の＋５Ｖとセ
ルフリフレッシュ時の＋３．３Ｖとに切り替える電源セ
レクタと、メモリに入力するリード、ライト動作の為の
制御信号、アドレス、データの２値の信号レベルを０
Ｖ、＋５Ｖから０Ｖ、３．３Ｖに又は、その逆に変換す
るレベルシフタと、ＣＰＵからのメモリアクセス要求が
発生した場合、メモリにリード又はライト動作に必要な
制御信号を出力し、タイマのタイムアウト信号を受け
て、電源セレクタを＋５Ｖから＋３．３Ｖに切り替え、
レベルシフタをメモリへの制御信号、アドレス、データ
の信号レベルを０Ｖ、＋５Ｖから０Ｖ、３．３Ｖに切り
替えさせ、メモリを低消費なセルフリフレッシュモード
にし、その後、ＣＰＵからのアクセスが発生した場合、
電源セレクタを３．３Ｖから＋５Ｖに切り替え、レベル
シフタをメモリへの制御信号、アドレス、データの信号
レベルを０Ｖ、＋３．３Ｖから０Ｖ、５Ｖに切り替えさ
せ、通常の動作モードに切り替えるメモリコントローラ
を備える。
【０００６】
【作用】上記構成により、ＣＰＵのメモリへのアクセス
後から、予習め設定した一定時間、次のメモリアクセス
が無い場合、＋３．３Ｖでのセルフリフレッシュモード
に入る事で、消費電力を迎え、バッテリーでの動作時間
を延長可能である。また、タイムアウト信号を出力する
タイマをＣＰＵから自由にタイムアウトの時間を設定可
能な構成とする事で、ＣＰＵアクセスの高速化と細かな
低消費電力動作によるバッテリーでの動作時間を延長可
能である。
後から、予習め設定した一定時間、次のメモリアクセス
が無い場合、＋３．３Ｖでのセルフリフレッシュモード
に入る事で、消費電力を迎え、バッテリーでの動作時間
を延長可能である。また、タイムアウト信号を出力する
タイマをＣＰＵから自由にタイムアウトの時間を設定可
能な構成とする事で、ＣＰＵアクセスの高速化と細かな
低消費電力動作によるバッテリーでの動作時間を延長可
能である。
【０００７】
【実施例】以下、本発明の実施例について、図１及び図
２を参照して説明する。図１において、１はメモリへの
アクセスを実行するＣＰＵ、２はＣＰＵ１からメモリへ
のアクセス直後から、予め設定した時間以内にＣＰＵ１
から次のメモリへのアクセスが無い場合、タイムアウト
信号を出力するタイマ、３はメモリアレイへ動作電源で
ある＋５Ｖとオートリフレッシュによるデータ保持時の
電源である＋３．３Ｖを切り替えて供給する電源セレク
タ、４はメモリに入力するリード、ライト動作の為の制
御信号、アドレス、データの２値の信号レベルを０Ｖ、
＋５Ｖから０Ｖ、３．３Ｖに又は、その逆に変換するレ
ベルシフタ、５はメモリにリード又はライト動作に必要
な制御信号を出力し、タイマ２のタイムアウト信号を受
けて、電源セレクタを＋５Ｖから＋３．３Ｖに切り替
え、レベルシフタ４をメモリへの制御信号、アドレス、
データの信号レベルを０Ｖ、＋５Ｖから０Ｖ、３．３Ｖ
に切り替えさせ、メモリを低消費なセルフリフレッシュ
モードにし、その後、ＣＰＵ１からのアクセスが発生し
た場合、電源セレクタ３を＋３．３Ｖから＋５Ｖに切り
替え、レベルシフタ４をメモリへの制御信号、アドレ
ス、データの信号レベルを０Ｖ、＋３．３Ｖから０Ｖ、
５Ｖに切り替えさせ、通常の動作モードに切り替えるメ
モリコントローラ、６はＣＰＵアクセス時にアドレスを
デコードし、当メモリへのアクセスを知らせるアドレス
デコーダ、７はプログラム又はデータを格納し、ＣＰＵ
１からリード、ライト可能なメモリからなる（本実施例
では疑似ＳＲＡＭ）メモリアレイ（ＰＳＲＡＭ）であ
る。
２を参照して説明する。図１において、１はメモリへの
アクセスを実行するＣＰＵ、２はＣＰＵ１からメモリへ
のアクセス直後から、予め設定した時間以内にＣＰＵ１
から次のメモリへのアクセスが無い場合、タイムアウト
信号を出力するタイマ、３はメモリアレイへ動作電源で
ある＋５Ｖとオートリフレッシュによるデータ保持時の
電源である＋３．３Ｖを切り替えて供給する電源セレク
タ、４はメモリに入力するリード、ライト動作の為の制
御信号、アドレス、データの２値の信号レベルを０Ｖ、
＋５Ｖから０Ｖ、３．３Ｖに又は、その逆に変換するレ
ベルシフタ、５はメモリにリード又はライト動作に必要
な制御信号を出力し、タイマ２のタイムアウト信号を受
けて、電源セレクタを＋５Ｖから＋３．３Ｖに切り替
え、レベルシフタ４をメモリへの制御信号、アドレス、
データの信号レベルを０Ｖ、＋５Ｖから０Ｖ、３．３Ｖ
に切り替えさせ、メモリを低消費なセルフリフレッシュ
モードにし、その後、ＣＰＵ１からのアクセスが発生し
た場合、電源セレクタ３を＋３．３Ｖから＋５Ｖに切り
替え、レベルシフタ４をメモリへの制御信号、アドレ
ス、データの信号レベルを０Ｖ、＋３．３Ｖから０Ｖ、
５Ｖに切り替えさせ、通常の動作モードに切り替えるメ
モリコントローラ、６はＣＰＵアクセス時にアドレスを
デコードし、当メモリへのアクセスを知らせるアドレス
デコーダ、７はプログラム又はデータを格納し、ＣＰＵ
１からリード、ライト可能なメモリからなる（本実施例
では疑似ＳＲＡＭ）メモリアレイ（ＰＳＲＡＭ）であ
る。
【０００８】図２は本発明の一実施例におけるメモリ装
置の動作タイミングチャートである。ここで、本実施例
における動作条件の例を述べる。タイマ２はＣＰＵ１の
メモリへのアクセス終了直後から、次のＣＰＵ１のメモ
リアクセスが２００ｍｓ無い場合にタイムアウト１の信
号を出力する。電源セレクタ３が切り替えられてメモリ
アレイ７への供給電圧＋３．３Ｖから＋５Ｖへ又は＋５
Ｖから＋３．３Ｖへの電圧変化速度は、０．０５Ｖ／ｍ
ｓ未満とする。また、電源セレクタ３が切り替えられ他
場合のレベルシフタ４の出力信号＊１ＣＥ、＊１ＲＦＳ
Ｈのハイレベル出力時の＋３．３Ｖから＋５Ｖへ又は＋
５Ｖから＋３．３Ｖへの電圧変化速度も０．０５Ｖ／ｍ
ｓ未満とする。
置の動作タイミングチャートである。ここで、本実施例
における動作条件の例を述べる。タイマ２はＣＰＵ１の
メモリへのアクセス終了直後から、次のＣＰＵ１のメモ
リアクセスが２００ｍｓ無い場合にタイムアウト１の信
号を出力する。電源セレクタ３が切り替えられてメモリ
アレイ７への供給電圧＋３．３Ｖから＋５Ｖへ又は＋５
Ｖから＋３．３Ｖへの電圧変化速度は、０．０５Ｖ／ｍ
ｓ未満とする。また、電源セレクタ３が切り替えられ他
場合のレベルシフタ４の出力信号＊１ＣＥ、＊１ＲＦＳ
Ｈのハイレベル出力時の＋３．３Ｖから＋５Ｖへ又は＋
５Ｖから＋３．３Ｖへの電圧変化速度も０．０５Ｖ／ｍ
ｓ未満とする。
【０００９】次に図１、図２を参照しながら、第１実施
例のメモリ装置の動作を説明する。ＣＰＵ１からメモリ
に対して、リード要求が発生したとする。メモリがリフ
レッシュ動作中でなければ、図２に示すアドレスデコー
ダ６が出力するＣＰＵアドレスとメモリアレイ７のアド
レスとの一致信号と、ＣＰＵ１からのメモリリード信号
であるリード１信号をメモリコントローラ５が入力し、
直ちにリード動作が開始され、メモリリード動作が行わ
れる。
例のメモリ装置の動作を説明する。ＣＰＵ１からメモリ
に対して、リード要求が発生したとする。メモリがリフ
レッシュ動作中でなければ、図２に示すアドレスデコー
ダ６が出力するＣＰＵアドレスとメモリアレイ７のアド
レスとの一致信号と、ＣＰＵ１からのメモリリード信号
であるリード１信号をメモリコントローラ５が入力し、
直ちにリード動作が開始され、メモリリード動作が行わ
れる。
【００１０】本実施例では以上のメモリリード動作が図
２のＡ点で終了する。このアクセスに対し、メモリコン
トローラ５はメモリリード動作に必要なメモリチップセ
レクト信号＊１ＣＥ（負のパルス）を、ＣＰＵ１からの
メモリリード要求信号リード１に同期してアクティブに
する。
２のＡ点で終了する。このアクセスに対し、メモリコン
トローラ５はメモリリード動作に必要なメモリチップセ
レクト信号＊１ＣＥ（負のパルス）を、ＣＰＵ１からの
メモリリード要求信号リード１に同期してアクティブに
する。
【００１１】電源の状態は通常動作のアクセス可能状態
なので、電源セレクタ３はメモリアレイ７及びレベルシ
フタ４への供給電源電圧を＋５Ｖとする為に、ロウレベ
ルを出力し、全回路への電源電圧は＋５Ｖである。全信
号の２値の電圧は０Ｖと＋５Ｖとなる。
なので、電源セレクタ３はメモリアレイ７及びレベルシ
フタ４への供給電源電圧を＋５Ｖとする為に、ロウレベ
ルを出力し、全回路への電源電圧は＋５Ｖである。全信
号の２値の電圧は０Ｖと＋５Ｖとなる。
【００１２】Ａ点でのＣＰＵ１のリード動作が終了する
と同時に、タイマ２に予め設定されていたカウンタ値が
ロードされ、カウントアップされる。なお本実施例で
は、タイマ２のカウンタ値は２００ｍｓで、タイムアウ
トを出力するようにセットされていたとする。
と同時に、タイマ２に予め設定されていたカウンタ値が
ロードされ、カウントアップされる。なお本実施例で
は、タイマ２のカウンタ値は２００ｍｓで、タイムアウ
トを出力するようにセットされていたとする。
【００１３】その後、ＣＰＵ１からのアクセス要求が２
００ｍｓ発生しない場合、メモリを通常のＣＰＵアクセ
スモードから低消費電力なセルフリフレッシュモードに
移行させる。即ち、図２のＢ点に示すように、タイマ２
はタイムアウト１信号（正のパルス）を出力する。
００ｍｓ発生しない場合、メモリを通常のＣＰＵアクセ
スモードから低消費電力なセルフリフレッシュモードに
移行させる。即ち、図２のＢ点に示すように、タイマ２
はタイムアウト１信号（正のパルス）を出力する。
【００１４】すると、メモリコントローラ５は、タイム
アウト１信号を受けて、電源セレクタ３に出力するセレ
クタ１信号をロウレベルからハイレベルに変化させ、メ
モリアレイ７への供給電源の電圧（ＩＶＣＣライン）を
＋５Ｖから＋３．３Ｖに変化させる（電源電圧の変化速
度は使用するメモリチップで規制される。本実施例では
０．０５Ｖ／ｍｓ未満である。）。
アウト１信号を受けて、電源セレクタ３に出力するセレ
クタ１信号をロウレベルからハイレベルに変化させ、メ
モリアレイ７への供給電源の電圧（ＩＶＣＣライン）を
＋５Ｖから＋３．３Ｖに変化させる（電源電圧の変化速
度は使用するメモリチップで規制される。本実施例では
０．０５Ｖ／ｍｓ未満である。）。
【００１５】ＩＶＣＣラインは、レベルシフタ４への供
給電圧なので、レベルシフタ４の出力信号（＊１ＣＥ信
号と＊１ＲＦＳＨ信号）の出力ハイレベルも＋５Ｖから
＋３．３Ｖに変化する。これはメモリセルの電源電圧よ
りも入力信号の電圧が高くなる事によって発生するラッ
チアップによるメモリセルの破壊を防止するためのもの
である。
給電圧なので、レベルシフタ４の出力信号（＊１ＣＥ信
号と＊１ＲＦＳＨ信号）の出力ハイレベルも＋５Ｖから
＋３．３Ｖに変化する。これはメモリセルの電源電圧よ
りも入力信号の電圧が高くなる事によって発生するラッ
チアップによるメモリセルの破壊を防止するためのもの
である。
【００１６】以上の動作により、メモリを通常のＣＰＵ
アクセスモードから低消費電力なセルフリフレッシュモ
ードに移行させる動作が終了し、メモリ装置はメモリの
内容を保持しつつ、低消費電力な状態を維持する。
アクセスモードから低消費電力なセルフリフレッシュモ
ードに移行させる動作が終了し、メモリ装置はメモリの
内容を保持しつつ、低消費電力な状態を維持する。
【００１７】その後、図２のＣ点において、ＣＰＵ１か
ら次のメモリライト要求が来たとすると、ライト１信号
がアクティブ（ロウレベル）になる。
ら次のメモリライト要求が来たとすると、ライト１信号
がアクティブ（ロウレベル）になる。
【００１８】メモリコントローラ５は、アドレスデコー
ダ６からのＣＰＵアドレスとメモリアレイ７のアドレス
との一致信号と、ライト１信号とを、検知すると、メモ
リアクセス動作開始の前に、メモリを低消費電力なセル
フリフレッシュモードから通常のＣＰＵアクセスモード
に移行させる。
ダ６からのＣＰＵアドレスとメモリアレイ７のアドレス
との一致信号と、ライト１信号とを、検知すると、メモ
リアクセス動作開始の前に、メモリを低消費電力なセル
フリフレッシュモードから通常のＣＰＵアクセスモード
に移行させる。
【００１９】Ｃ点で、メモリコントローラ５が、アドレ
スデコーダ６のアドレスデコード出力と、ＣＰＵからの
メモリライト要求信号であるライト１信号とを受ける
と、メモリコントローラ５は電源セレクタ３が出力する
セレクタ１信号をハイレベルからロウレベルに変化さ
せ、メモリアレイ７への供給電源の電圧（ＩＶＣＣライ
ン）が＋３．３Ｖから＋５Ｖに変化する。
スデコーダ６のアドレスデコード出力と、ＣＰＵからの
メモリライト要求信号であるライト１信号とを受ける
と、メモリコントローラ５は電源セレクタ３が出力する
セレクタ１信号をハイレベルからロウレベルに変化さ
せ、メモリアレイ７への供給電源の電圧（ＩＶＣＣライ
ン）が＋３．３Ｖから＋５Ｖに変化する。
【００２０】ここでＩＶＣＣラインは、レベルシフタ４
へ供給電圧を印加するものなので、レベルシフタ４の出
力信号（＊１ＣＥ信号と＊１ＲＦＳＨ信号）の出力ハイ
レベルも＋３．３Ｖから＋５Ｖに変化する。これによ
り、メモリアクセス時の制御信号（＊１ＣＥ信号と＊１
ＲＦＳＨ信号）動作マージンが確保される。
へ供給電圧を印加するものなので、レベルシフタ４の出
力信号（＊１ＣＥ信号と＊１ＲＦＳＨ信号）の出力ハイ
レベルも＋３．３Ｖから＋５Ｖに変化する。これによ
り、メモリアクセス時の制御信号（＊１ＣＥ信号と＊１
ＲＦＳＨ信号）動作マージンが確保される。
【００２１】以上の動作により、メモリを低消費電力な
セルフリフレッシュモードから通常のＣＰＵアクセスモ
ードに移行させる動作が終了する。
セルフリフレッシュモードから通常のＣＰＵアクセスモ
ードに移行させる動作が終了する。
【００２２】さて図２のＣ点でメモリアレイへの供給電
源を、＋３．３Ｖから５Ｖに変えるが、メモリチップの
特性により、最低動作保証電圧＋４．５Ｖから最低５ｍ
ｓはメモリリード、ライト動作をメモリチップに行わせ
られない。本実施例では、切り替えた電源電圧の変化速
度は＋３．３Ｖから＋５Ｖも＋５Ｖから＋３．３Ｖも
０，０５Ｖ／ｍｓ未満としているので、Ｃ点からのメモ
リのリード、ライト動作可能までの時間は、図２に示す
ように、早くても電源電圧が＋３．３Ｖから＋４．５Ｖ
まで立ち上がる時間２．４ｍｓ（Ｃ点からＤ点まで）と
＋４．５Ｖからの５ｍｓ（Ｄ点からＥ点まで）を足した
７．４ｍｓかかる。
源を、＋３．３Ｖから５Ｖに変えるが、メモリチップの
特性により、最低動作保証電圧＋４．５Ｖから最低５ｍ
ｓはメモリリード、ライト動作をメモリチップに行わせ
られない。本実施例では、切り替えた電源電圧の変化速
度は＋３．３Ｖから＋５Ｖも＋５Ｖから＋３．３Ｖも
０，０５Ｖ／ｍｓ未満としているので、Ｃ点からのメモ
リのリード、ライト動作可能までの時間は、図２に示す
ように、早くても電源電圧が＋３．３Ｖから＋４．５Ｖ
まで立ち上がる時間２．４ｍｓ（Ｃ点からＤ点まで）と
＋４．５Ｖからの５ｍｓ（Ｄ点からＥ点まで）を足した
７．４ｍｓかかる。
【００２３】またセルフリフレッシュモード解除による
＊１ＲＦＳＨのロウレベルからハイレベルへの変化後、
６００ｎｓ経ってメモリリード、ライト動作が可能なの
で、Ｃ点でのＣＰＵ１からのメモリライト動作要求は、
図２のＦ点で受け付けられる。
＊１ＲＦＳＨのロウレベルからハイレベルへの変化後、
６００ｎｓ経ってメモリリード、ライト動作が可能なの
で、Ｃ点でのＣＰＵ１からのメモリライト動作要求は、
図２のＦ点で受け付けられる。
【００２４】また、Ｆ点でのライト動作終了後（＊１Ｃ
Ｅ信号の立ち上がり点）にタイマ２には再度、タイムア
ウト値２００ｍｓがロードされる。タイマ２がタイムア
ウトする２００ｍｓ以内に、ＣＰＵ１からのメモリアク
セス（リード又はライト）があれば、アクセス終了後の
＊１ＣＥの立ち上がりでタイマ２には再度タイムアウト
値２００ｍｓがロードされる。
Ｅ信号の立ち上がり点）にタイマ２には再度、タイムア
ウト値２００ｍｓがロードされる。タイマ２がタイムア
ウトする２００ｍｓ以内に、ＣＰＵ１からのメモリアク
セス（リード又はライト）があれば、アクセス終了後の
＊１ＣＥの立ち上がりでタイマ２には再度タイムアウト
値２００ｍｓがロードされる。
【００２５】このようにタイマ２のタイムアウト以前に
ＣＰＵ１からの次のアクセスが続けば、通常動作の消費
電力となるが、タイマ２のタイムアウトが頻繁に起こる
使い方（例えば、ユーザーからのキー入力、ペン入力時
にのみ、アクセスが発生する様なワーク又はデータ領域
のメモリに使用する等）では消費電力を大幅に削除する
ことが可能であり、バッテリーでの長時間使用が行える
ようになる。
ＣＰＵ１からの次のアクセスが続けば、通常動作の消費
電力となるが、タイマ２のタイムアウトが頻繁に起こる
使い方（例えば、ユーザーからのキー入力、ペン入力時
にのみ、アクセスが発生する様なワーク又はデータ領域
のメモリに使用する等）では消費電力を大幅に削除する
ことが可能であり、バッテリーでの長時間使用が行える
ようになる。
【００２６】
【発明の効果】本発明では、ＣＰＵのメモリへのアクセ
ス後から、予め設定した一定時間、次のメモリアクセス
が無い場合、＋３．３Ｖでのセルフリフレッシュモード
に入る事で、消費電力を抑制することができ、バッテリ
ーでの長時間動作可能である。
ス後から、予め設定した一定時間、次のメモリアクセス
が無い場合、＋３．３Ｖでのセルフリフレッシュモード
に入る事で、消費電力を抑制することができ、バッテリ
ーでの長時間動作可能である。
【図１】本発明の一実施例におけるメモリ装置のブロッ
ク図
ク図
【図２】本発明の一実施例のおけるメモリ装置の動作タ
イミングチャート
イミングチャート
１ ＣＰＵ ２ タイマ ３ 電源セレクタ ４ レベルシフタ ５ メモリコントローラ ６ アドレスデコーダ ７ メモリアレイ
Claims (1)
- 【請求項１】セルフリフレッシュモードを有するメモリ
で構成されるメモリ装置に於いて、ＣＰＵからメモリへ
のアクセス直後から、予め設定した時間以内にＣＰＵか
ら次のメモリへのアクセスが無い場合、タイムアウト信
号を出力するタイマと、前記メモリへの供給電源を通常
動作の＋５Ｖとセルフリフレッシュ時の＋３．３Ｖとに
切り替える電源セレクタと、前記メモリに入力するリー
ド、ライト動作の為の制御信号、アドレス、データの２
値の信号レベルを０Ｖ、＋５Ｖから０Ｖ、３．３Ｖに又
は、その逆に変換するレベルシフタと、前記ＣＰＵから
のメモリアクセス要求が発生した場合、前記メモリにリ
ード又はライト動作に必要な制御信号を出力し、前記タ
イマのタイムアウト信号を受けて、前記電源セレクタを
＋５Ｖから＋３．３Ｖに切り替え、前記レベルシフタを
メモリへの制御信号、アドレス、データの信号レべルを
０Ｖ、＋５Ｖから０Ｖ、３．３Ｖに切り替えさせ、メモ
リを低消費なセルフリフレッシュモードにし、その後、
前記ＣＰＵからのアクセスが発生した場合、前記電源セ
レクタを＋３．３Ｖから＋５Ｖに切り替え、前記レベル
シフタを前記メモリへの制御信号、アドレス、データの
信号レベルを０Ｖ、＋３．３Ｖから０Ｖ、５Ｖに切り替
えさせ、通常の動作モードに切り替えるメモリコントロ
ーラを備えたことを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7226181A JPH0973777A (ja) | 1995-09-04 | 1995-09-04 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7226181A JPH0973777A (ja) | 1995-09-04 | 1995-09-04 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0973777A true JPH0973777A (ja) | 1997-03-18 |
Family
ID=16841163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7226181A Pending JPH0973777A (ja) | 1995-09-04 | 1995-09-04 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0973777A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7206246B2 (en) | 2002-02-25 | 2007-04-17 | Fujitsu Limited | Semiconductor memory device, refresh control method thereof, and test method thereof |
| JP2018163666A (ja) * | 2013-04-30 | 2018-10-18 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1995
- 1995-09-04 JP JP7226181A patent/JPH0973777A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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