JPH0955656A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH0955656A JPH0955656A JP7229633A JP22963395A JPH0955656A JP H0955656 A JPH0955656 A JP H0955656A JP 7229633 A JP7229633 A JP 7229633A JP 22963395 A JP22963395 A JP 22963395A JP H0955656 A JPH0955656 A JP H0955656A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- down mode
- terminal
- power
- power down
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 パワーダウンモード動作解除のときにおける
ロックアップタイムを短縮したＰＬＬ回路を提供する。 【解決手段】 コンデンサ９をＰＬＬ集積回路３のパワ
ーダウンモード端子ＰＤとアースとの間に接続し、端子
Ｃにパワーダウンモード動作解除のための電圧が印加さ
れたときからトランジスタ８によるコンデンサの短絡を
解除して、コンデンサ９をＰＬＬ集積回路３の内部抵抗
７を介して充電し、内部抵抗７とコンデンサ９との時定
数に基づく時間遅れて端子ＰＤにパワーダウンモード動
作解除のための電圧を供給してＰＬＬ集積回路３を動作
状態にし、この間に、端子Ｃからパワーダウンモード動
作解除のための電圧のリプル除去をしたリプルフィルタ
６からの出力電圧を電源電圧として受けて電圧制御発振
器５の発振を開始させて、電圧制御発振器５の発振中に
ＰＬＬ集積回路３を動作状態にさせるようにした。
ロックアップタイムを短縮したＰＬＬ回路を提供する。 【解決手段】 コンデンサ９をＰＬＬ集積回路３のパワ
ーダウンモード端子ＰＤとアースとの間に接続し、端子
Ｃにパワーダウンモード動作解除のための電圧が印加さ
れたときからトランジスタ８によるコンデンサの短絡を
解除して、コンデンサ９をＰＬＬ集積回路３の内部抵抗
７を介して充電し、内部抵抗７とコンデンサ９との時定
数に基づく時間遅れて端子ＰＤにパワーダウンモード動
作解除のための電圧を供給してＰＬＬ集積回路３を動作
状態にし、この間に、端子Ｃからパワーダウンモード動
作解除のための電圧のリプル除去をしたリプルフィルタ
６からの出力電圧を電源電圧として受けて電圧制御発振
器５の発振を開始させて、電圧制御発振器５の発振中に
ＰＬＬ集積回路３を動作状態にさせるようにした。
Description
【０００１】
【発明の属する技術分野】本発明はＰＬＬ回路に関し、
さらに詳細にはパワーダウンモード動作が可能なＰＬＬ
回路に関する。
さらに詳細にはパワーダウンモード動作が可能なＰＬＬ
回路に関する。
【０００２】
【従来の技術】電源蓄電池の消耗低減動作、すなわちパ
ワーダウンモード動作が可能な従来のＰＬＬ回路は図２
に示すように構成されていた。すなわち、位相比較器１
およびプログラマブルディバイダ２からなるＰＬＬ集積
回路３に電源端子Ｖｃｃおよびパワーダウンモード端子
ＰＤを備え、パワーダウンモード動作、パワーダウンモ
ード動作解除のための制御電圧が印加される端子Ｃに、
パワーダウンモード動作のときには例えば０Ｖの電圧を
印加してパワーダウンモード端子ＰＤに０Ｖの電圧を印
加し、パワーダウンモード動作解除のときには端子Ｃに
例えば３Ｖの電圧を印加してパワーダウンモード端子Ｐ
Ｄに３Ｖの電圧を印加することによって、ＰＬＬ回路の
パワーダウンモード動作とパワーダウンモード動作解除
との制御を行っている。
ワーダウンモード動作が可能な従来のＰＬＬ回路は図２
に示すように構成されていた。すなわち、位相比較器１
およびプログラマブルディバイダ２からなるＰＬＬ集積
回路３に電源端子Ｖｃｃおよびパワーダウンモード端子
ＰＤを備え、パワーダウンモード動作、パワーダウンモ
ード動作解除のための制御電圧が印加される端子Ｃに、
パワーダウンモード動作のときには例えば０Ｖの電圧を
印加してパワーダウンモード端子ＰＤに０Ｖの電圧を印
加し、パワーダウンモード動作解除のときには端子Ｃに
例えば３Ｖの電圧を印加してパワーダウンモード端子Ｐ
Ｄに３Ｖの電圧を印加することによって、ＰＬＬ回路の
パワーダウンモード動作とパワーダウンモード動作解除
との制御を行っている。
【０００３】端子Ｍを介して電源端子Ｖｃｃには常時３
Ｖの電圧が印加してあり、パワーダウンモード動作中は
位相比較器１およびプログラマブルディバイダ２からな
るＰＬＬ集積回路３を構成する各回路へ電源端子Ｖｃｃ
からの電圧の印加を遮断して電力消費を低減させるとと
もに位相比較出力端子Ｄｏをハイインピーダンス状態に
保持し、パワーダウンモード動作解除のときは位相比較
器１およびプログラマブルカウンタ２からなるＰＬＬ集
積回路３を構成する各回路へ電源端子Ｖｃｃからの電圧
を印加してＰＬＬ集積回路３を動作状態に制御してい
る。図２において符号７は電源端子Ｖｃｃとパワーダウ
ンモード端子ＰＤとからみたＰＬＬ集積回路３の内部抵
抗を示している。
Ｖの電圧が印加してあり、パワーダウンモード動作中は
位相比較器１およびプログラマブルディバイダ２からな
るＰＬＬ集積回路３を構成する各回路へ電源端子Ｖｃｃ
からの電圧の印加を遮断して電力消費を低減させるとと
もに位相比較出力端子Ｄｏをハイインピーダンス状態に
保持し、パワーダウンモード動作解除のときは位相比較
器１およびプログラマブルカウンタ２からなるＰＬＬ集
積回路３を構成する各回路へ電源端子Ｖｃｃからの電圧
を印加してＰＬＬ集積回路３を動作状態に制御してい
る。図２において符号７は電源端子Ｖｃｃとパワーダウ
ンモード端子ＰＤとからみたＰＬＬ集積回路３の内部抵
抗を示している。
【０００４】一方、ＰＬＬ集積回路３の位相比較器１の
位相比較出力端子Ｄｏから出力される位相比較出力はル
ープフィルタ４に供給し、ループフィルタ４からの出力
は周波数制御電圧として電圧制御発振器（ＶＣＯ）５に
供給して、ループフィルタ４の出力電圧に基づく周波数
の発振をＶＣＯ５にて行わせ、ＶＣＯ５の発振出力をプ
ログラマブルディバイダ２に供給し、別途プログラマブ
ルディバイダ２に供給されている分周比データに基づく
分周比でＶＣＯ５の発振出力の周波数を分周し、位相比
較器１において入力信号と位相比較している。
位相比較出力端子Ｄｏから出力される位相比較出力はル
ープフィルタ４に供給し、ループフィルタ４からの出力
は周波数制御電圧として電圧制御発振器（ＶＣＯ）５に
供給して、ループフィルタ４の出力電圧に基づく周波数
の発振をＶＣＯ５にて行わせ、ＶＣＯ５の発振出力をプ
ログラマブルディバイダ２に供給し、別途プログラマブ
ルディバイダ２に供給されている分周比データに基づく
分周比でＶＣＯ５の発振出力の周波数を分周し、位相比
較器１において入力信号と位相比較している。
【０００５】また一方、端子Ｃからの電圧はトランジス
タ６１、抵抗６２およびコンデンサ６３からなるリプル
フィルタ６を介してＶＣＯ５に電源電圧として印加し、
電源ノイズによるＶＣＯ５への影響をリプルフィルタ６
によって低減するようにしている。
タ６１、抵抗６２およびコンデンサ６３からなるリプル
フィルタ６を介してＶＣＯ５に電源電圧として印加し、
電源ノイズによるＶＣＯ５への影響をリプルフィルタ６
によって低減するようにしている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記し
たような従来のＰＬＬ回路では、パワーダウンモード動
作解除のときにおけるＶＣＯの立上りがリプルフィルタ
等の存在のために、ＰＬＬ集積回路３の立上りよりも時
間的に遅れることになる。したがって、パワーダウンモ
ード動作とパワーダウンモード解除動作とが繰り返され
る場合に端子Ｃに印加される図３（ａ）に示す電圧波形
に対して、ループフィルタを介して供給されるＶＣＯの
周波数制御電圧の波形は図３（ｂ）に示すように期間ｔ
１にわたって変動してしまうという問題点があった。
たような従来のＰＬＬ回路では、パワーダウンモード動
作解除のときにおけるＶＣＯの立上りがリプルフィルタ
等の存在のために、ＰＬＬ集積回路３の立上りよりも時
間的に遅れることになる。したがって、パワーダウンモ
ード動作とパワーダウンモード解除動作とが繰り返され
る場合に端子Ｃに印加される図３（ａ）に示す電圧波形
に対して、ループフィルタを介して供給されるＶＣＯの
周波数制御電圧の波形は図３（ｂ）に示すように期間ｔ
１にわたって変動してしまうという問題点があった。
【０００７】これをさらに詳細に説明すれば、パワーダ
ウンモード動作解除のときに端子Ｃに印加される図４
（ａ）に示す電圧に対してリプルフィルタの出力電圧の
波形は図４（ｂ）に示すごとくその立上りが時間的に遅
れる。このため、ＰＬＬ集積回路は端子Ｃが高電位にな
ったときから直ちに動作を開始するが、ＶＣＯはリプル
フィルタの時定数によって定まる時間遅れて図４（ｃ）
に示すように発振を開始する。しかしＶＣＯが発振を開
始したとしても、ＶＣＯを構成するトランジスタなどに
印加される電圧は定常状態における値よりも低いところ
から順次増加していくために、トランジスタのパラメー
タが変動して発振周波数は変動する。
ウンモード動作解除のときに端子Ｃに印加される図４
（ａ）に示す電圧に対してリプルフィルタの出力電圧の
波形は図４（ｂ）に示すごとくその立上りが時間的に遅
れる。このため、ＰＬＬ集積回路は端子Ｃが高電位にな
ったときから直ちに動作を開始するが、ＶＣＯはリプル
フィルタの時定数によって定まる時間遅れて図４（ｃ）
に示すように発振を開始する。しかしＶＣＯが発振を開
始したとしても、ＶＣＯを構成するトランジスタなどに
印加される電圧は定常状態における値よりも低いところ
から順次増加していくために、トランジスタのパラメー
タが変動して発振周波数は変動する。
【０００８】したがって、端子Ｃの電圧が高電位になっ
た直後はＶＣＯは発振をしていないので、位相比較出力
端子Ｄｏからの位相比較出力が上昇する方向に変動し、
その後にＶＣＯが発振を開始し、発振開始後に設定した
周波数に引き込むように位相比較出力端子Ｄｏからの位
相比較出力が変動し、ある時間後に定常状態になる。つ
まり、前記時間後にＰＬＬ集積回路がロックする。図４
（ｄ）は位相比較出力端子Ｄｏからの位相比較出力の波
形を示している。
た直後はＶＣＯは発振をしていないので、位相比較出力
端子Ｄｏからの位相比較出力が上昇する方向に変動し、
その後にＶＣＯが発振を開始し、発振開始後に設定した
周波数に引き込むように位相比較出力端子Ｄｏからの位
相比較出力が変動し、ある時間後に定常状態になる。つ
まり、前記時間後にＰＬＬ集積回路がロックする。図４
（ｄ）は位相比較出力端子Ｄｏからの位相比較出力の波
形を示している。
【０００９】すなわち、パワーダウンモード動作解除の
ときに、ＰＬＬ集積回路の動作開始とＶＣＯの発振開始
とは同期せず、後者が遅れるため、ＶＣＯの周波数制御
電圧が安定するまでに時間がかかり、ＰＬＬ回路のロッ
クアップタイムが遅くなるという問題点があった。
ときに、ＰＬＬ集積回路の動作開始とＶＣＯの発振開始
とは同期せず、後者が遅れるため、ＶＣＯの周波数制御
電圧が安定するまでに時間がかかり、ＰＬＬ回路のロッ
クアップタイムが遅くなるという問題点があった。
【００１０】本発明は、パワーダウンモード動作解除の
ときにおけるロックアップタイムを短縮したＰＬＬ回路
を提供することを目的とする。
ときにおけるロックアップタイムを短縮したＰＬＬ回路
を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明にかかるＰＬＬ回
路は、パワーダウンモード端子に印加される電圧レベル
に基づいてパワーダウンモード動作とパワーダウンモー
ド動作解除とが切り換えられるＰＬＬ集積回路と、パワ
ーダウンモード動作とパワーダウンモード動作解除とに
応じたレベルの制御電圧を受けて該制御電圧のリプル除
去を行って電源電圧として電圧制御発振器に供給するリ
プルフィルタとを備えたＰＬＬ回路において、パワーダ
ウンモード端子とアースとの間に接続されたコンデンサ
と、パワーダウンモード動作をさせるための制御電圧を
受けて前記コンデンサを短絡させて実質的にパワーダウ
ンモード動作のための電圧をパワーダウンモード端子に
印加し、かつパワーダウンモード動作解除をさせるため
の制御電圧を受けて前記コンデンサの短絡を解除させて
実質的にパワーダウンモード動作解除のための電圧をパ
ワーダウンモード端子に印加させるスイッチ手段とを備
えたことを特徴とする。
路は、パワーダウンモード端子に印加される電圧レベル
に基づいてパワーダウンモード動作とパワーダウンモー
ド動作解除とが切り換えられるＰＬＬ集積回路と、パワ
ーダウンモード動作とパワーダウンモード動作解除とに
応じたレベルの制御電圧を受けて該制御電圧のリプル除
去を行って電源電圧として電圧制御発振器に供給するリ
プルフィルタとを備えたＰＬＬ回路において、パワーダ
ウンモード端子とアースとの間に接続されたコンデンサ
と、パワーダウンモード動作をさせるための制御電圧を
受けて前記コンデンサを短絡させて実質的にパワーダウ
ンモード動作のための電圧をパワーダウンモード端子に
印加し、かつパワーダウンモード動作解除をさせるため
の制御電圧を受けて前記コンデンサの短絡を解除させて
実質的にパワーダウンモード動作解除のための電圧をパ
ワーダウンモード端子に印加させるスイッチ手段とを備
えたことを特徴とする。
【００１２】本発明にかかるＰＬＬ回路によれば、パワ
ーダウンモード動作中にパワーダウンモード動作解除の
ための制御電圧が印加されたときからスイッチ手段によ
ってコンデンサの短絡は解除される。しかるに、コンデ
ンサはパワーダウンモード端子とアースとの間に接続さ
れていて、コンデンサはＰＬＬ集積回路の内部抵抗を介
して充電され、パワーダウンモード端子の電位は内部抵
抗とコンデンサとの時定数に基づいて増加し、パワーダ
ウンモード端子の電位が遅れてパワーダウンモード動作
解除のための電位に達し、ＰＬＬ集積回路は動作状態に
制御される。この間に、パワーダウンモード動作解除の
ための制御電圧を受けたリプルフィルタからの出力電圧
は増加して電圧制御発振器が発振動作を開始している。
この場合に、電圧制御発振器の発振開始時における発振
周波数はパワーダウンモード動作のときにおけるループ
フィルタの出力電圧に基づく周波数であって、ＰＬＬ回
路のロックアップタイムは短くなる。
ーダウンモード動作中にパワーダウンモード動作解除の
ための制御電圧が印加されたときからスイッチ手段によ
ってコンデンサの短絡は解除される。しかるに、コンデ
ンサはパワーダウンモード端子とアースとの間に接続さ
れていて、コンデンサはＰＬＬ集積回路の内部抵抗を介
して充電され、パワーダウンモード端子の電位は内部抵
抗とコンデンサとの時定数に基づいて増加し、パワーダ
ウンモード端子の電位が遅れてパワーダウンモード動作
解除のための電位に達し、ＰＬＬ集積回路は動作状態に
制御される。この間に、パワーダウンモード動作解除の
ための制御電圧を受けたリプルフィルタからの出力電圧
は増加して電圧制御発振器が発振動作を開始している。
この場合に、電圧制御発振器の発振開始時における発振
周波数はパワーダウンモード動作のときにおけるループ
フィルタの出力電圧に基づく周波数であって、ＰＬＬ回
路のロックアップタイムは短くなる。
【００１３】
【発明の実施の形態】本発明にかかるＰＬＬ回路の実施
の形態について説明する。図１は本発明にかかるＰＬＬ
回路の実施の一形態を示すブロック図である。
の形態について説明する。図１は本発明にかかるＰＬＬ
回路の実施の一形態を示すブロック図である。
【００１４】本発明にかかるＰＬＬ回路の実施の一形態
においては、位相比較器１およびプログラマブルディバ
イダ２からなるＰＬＬ集積回路３に電源端子Ｖｃｃおよ
びパワーダウンモード端子ＰＤを備え、パワーダウンモ
ード動作中のときにはパワーダウンモード端子ＰＤに例
えば０Ｖの電圧を印加し、パワーダウンモード動作解除
のときにはパワーダウンモード端子ＰＤには例えば３Ｖ
の電圧を印加して、パワーダウンモード動作とパワーダ
ウンモード動作解除とをパワーダウンモード端子ＰＤに
印加する電圧によって制御している。
においては、位相比較器１およびプログラマブルディバ
イダ２からなるＰＬＬ集積回路３に電源端子Ｖｃｃおよ
びパワーダウンモード端子ＰＤを備え、パワーダウンモ
ード動作中のときにはパワーダウンモード端子ＰＤに例
えば０Ｖの電圧を印加し、パワーダウンモード動作解除
のときにはパワーダウンモード端子ＰＤには例えば３Ｖ
の電圧を印加して、パワーダウンモード動作とパワーダ
ウンモード動作解除とをパワーダウンモード端子ＰＤに
印加する電圧によって制御している。
【００１５】電源端子Ｖｃｃには端子Ｍを介して常時３
Ｖの電圧が印加してあり、パワーダウンモード動作中は
位相比較器１およびプログラマブルディバイダ２からな
るＰＬＬ集積回路３を構成する各回路へ電源端子Ｖｃｃ
からの電圧の印加を遮断して電力消費を低減させるとと
もに位相比較出力端子Ｄｏをハイインピーダンス状態に
保持し、パワーダウンモード動作解除のときは位相比較
器１およびプログラマブルカウンタ２からなるＰＬＬ集
積回路３を構成する各回路へ電源端子Ｖｃｃからの電圧
を印加してＰＬＬ回路３を動作状態に制御している。図
１において符号７は電源端子Ｖｃｃとパワーダウンモー
ド端子ＰＤとからみたＰＬＬ集積回路３の内部抵抗を示
している。
Ｖの電圧が印加してあり、パワーダウンモード動作中は
位相比較器１およびプログラマブルディバイダ２からな
るＰＬＬ集積回路３を構成する各回路へ電源端子Ｖｃｃ
からの電圧の印加を遮断して電力消費を低減させるとと
もに位相比較出力端子Ｄｏをハイインピーダンス状態に
保持し、パワーダウンモード動作解除のときは位相比較
器１およびプログラマブルカウンタ２からなるＰＬＬ集
積回路３を構成する各回路へ電源端子Ｖｃｃからの電圧
を印加してＰＬＬ回路３を動作状態に制御している。図
１において符号７は電源端子Ｖｃｃとパワーダウンモー
ド端子ＰＤとからみたＰＬＬ集積回路３の内部抵抗を示
している。
【００１６】ＰＬＬ集積回路３の位相比較器１の位相比
較出力端子Ｄｏから出力される位相比較出力はループフ
ィルタ４に供給し、ループフィルタ４からの出力は周波
数制御電圧としてＶＣＯ５に供給して、ループフィルタ
４の出力電圧に基づく周波数の発振をＶＣＯ５にて行わ
せ、ＶＣＯ５の発振出力をプログラマブルディバイダ２
に供給し、別途プログラマブルディバイダ２に供給され
ている分周比データに基づく分周比でＶＣＯ５の発振出
力の周波数を分周し、位相比較器１において入力信号と
位相比較している。
較出力端子Ｄｏから出力される位相比較出力はループフ
ィルタ４に供給し、ループフィルタ４からの出力は周波
数制御電圧としてＶＣＯ５に供給して、ループフィルタ
４の出力電圧に基づく周波数の発振をＶＣＯ５にて行わ
せ、ＶＣＯ５の発振出力をプログラマブルディバイダ２
に供給し、別途プログラマブルディバイダ２に供給され
ている分周比データに基づく分周比でＶＣＯ５の発振出
力の周波数を分周し、位相比較器１において入力信号と
位相比較している。
【００１７】制御電圧が印加される端子Ｃからの電圧は
リプルフィルタ６を介してＶＣＯ５に電源電圧として印
加し、電源ノイズによるＶＣＯ５への影響をリプルフィ
ルタ６によって低減するようにしている。リプルフィル
タ６は図２に示した従来の場合と同様に構成されてい
る。上記した構成は従来例と同様である。したがって、
端子Ｃにパワーダウンモード動作中は０Ｖの電圧が印加
され、パワーダウンモード動作解除のときは端子Ｃに３
Ｖの電圧が印加さて、リプル除去されたこの３Ｖの電圧
がＶＣＯ５に電源電圧として印加されてＶＣＯが発振動
作を行うことになる。
リプルフィルタ６を介してＶＣＯ５に電源電圧として印
加し、電源ノイズによるＶＣＯ５への影響をリプルフィ
ルタ６によって低減するようにしている。リプルフィル
タ６は図２に示した従来の場合と同様に構成されてい
る。上記した構成は従来例と同様である。したがって、
端子Ｃにパワーダウンモード動作中は０Ｖの電圧が印加
され、パワーダウンモード動作解除のときは端子Ｃに３
Ｖの電圧が印加さて、リプル除去されたこの３Ｖの電圧
がＶＣＯ５に電源電圧として印加されてＶＣＯが発振動
作を行うことになる。
【００１８】一方、パワーダウンモード端子ＰＤはコン
デンサ９を介してアースし、コンデンサ９の両端をトラ
ンジスタ８によって接続し、端子Ｃに印加される電圧を
トランジスタ８のベースに印加し、端子Ｃに印加される
電圧が低電位になったときトランジスタ８をオン状態に
制御してコンデンサ９の電荷を急速にトランジスタ８を
介して放電させてパワーダウンモード端子ＰＤに０Ｖを
印加し、逆に端子Ｃに印加される電圧が３Ｖになったと
きはトランジスタ８をオフ状態にしてコンデンサ９の短
絡を解除させてコンデンサ９の端子電圧をパワーダウン
モード端子ＰＤに印加するように構成してある。
デンサ９を介してアースし、コンデンサ９の両端をトラ
ンジスタ８によって接続し、端子Ｃに印加される電圧を
トランジスタ８のベースに印加し、端子Ｃに印加される
電圧が低電位になったときトランジスタ８をオン状態に
制御してコンデンサ９の電荷を急速にトランジスタ８を
介して放電させてパワーダウンモード端子ＰＤに０Ｖを
印加し、逆に端子Ｃに印加される電圧が３Ｖになったと
きはトランジスタ８をオフ状態にしてコンデンサ９の短
絡を解除させてコンデンサ９の端子電圧をパワーダウン
モード端子ＰＤに印加するように構成してある。
【００１９】上記のように構成された本実施の一形態に
よる場合の作用について説明する。パワーダウンモード
動作とパワーダウンモード解除動作とが繰り返して実行
される場合に、図３（ａ）に示す波形の電圧が端子Ｃに
印加される。図３（ａ）に示す電圧の立上りにおいて、
トランジスタ８はオフ状態に制御され、コンデンサ９の
電位は図３（ｃ）に示すように内部抵抗７とコンデンサ
９とによる時定数に基づいて順次増加していく。
よる場合の作用について説明する。パワーダウンモード
動作とパワーダウンモード解除動作とが繰り返して実行
される場合に、図３（ａ）に示す波形の電圧が端子Ｃに
印加される。図３（ａ）に示す電圧の立上りにおいて、
トランジスタ８はオフ状態に制御され、コンデンサ９の
電位は図３（ｃ）に示すように内部抵抗７とコンデンサ
９とによる時定数に基づいて順次増加していく。
【００２０】コンデンサ９の電位の増加に基づいて、パ
ワーダウンモード端子ＰＤの電位は図３（ｄ）に示すよ
うに端子Ｃの電位が３Ｖになったときから時間ｔ２（ｔ
１＞ｔ２）遅れて３Ｖに達し、ＶＣＯ５は図３（ｅ）に
示す周波数制御電圧によってその発振周波数が制御され
ることになる。図３（ｂ）と図３（ｄ）と比較すれば明
らかなようにＶＣＯ５が動作をしてからＰＬＬ集積回路
３が動作をするためにロックアップタイムは短縮される
ことになる。
ワーダウンモード端子ＰＤの電位は図３（ｄ）に示すよ
うに端子Ｃの電位が３Ｖになったときから時間ｔ２（ｔ
１＞ｔ２）遅れて３Ｖに達し、ＶＣＯ５は図３（ｅ）に
示す周波数制御電圧によってその発振周波数が制御され
ることになる。図３（ｂ）と図３（ｄ）と比較すれば明
らかなようにＶＣＯ５が動作をしてからＰＬＬ集積回路
３が動作をするためにロックアップタイムは短縮される
ことになる。
【００２１】これを図４によってさらに詳細に説明す
る。図４（ａ）に示すように端子Ｃの電位が３Ｖにされ
てパワーダウンモード解除が指示されると、リプルフィ
ルタ６の出力電圧波形は図４（ｂ）に示すように遅れ
る。これによってＶＣＯ５の発振は図４（ｃ）に示すよ
うリプルフィルタ６の時定数に基づく時間遅れて開始さ
れる。一方、端子Ｃの電位の立上りにしたがってトラン
ジスタ８はオフ状態制御され、コンデンサ９は充電開始
されてコンデンサ９の電位が増加していき、パワーダウ
ンモード端子ＰＤの電位は図４（ｅ）に示すように増加
していき、パワーダウンモード動作が解除されて、ＰＬ
Ｌ集積回路３は動作状態となる。
る。図４（ａ）に示すように端子Ｃの電位が３Ｖにされ
てパワーダウンモード解除が指示されると、リプルフィ
ルタ６の出力電圧波形は図４（ｂ）に示すように遅れ
る。これによってＶＣＯ５の発振は図４（ｃ）に示すよ
うリプルフィルタ６の時定数に基づく時間遅れて開始さ
れる。一方、端子Ｃの電位の立上りにしたがってトラン
ジスタ８はオフ状態制御され、コンデンサ９は充電開始
されてコンデンサ９の電位が増加していき、パワーダウ
ンモード端子ＰＤの電位は図４（ｅ）に示すように増加
していき、パワーダウンモード動作が解除されて、ＰＬ
Ｌ集積回路３は動作状態となる。
【００２２】しかるに、パワーダウンモード動作が解除
される時期においては既にＶＣＯ５は発振を開始してお
り、ＶＣＯの発振開始時においては、パワーダウンモー
ド動作のときにおける位相比較出力端子Ｄｏのハイイン
ピーダンスにより維持されていたループフィルタ４の出
力電圧を周波数制御電圧として受けてＶＣＯ５の発振が
開始されており、この発振周波数は元の発振周波数すな
わちパワーダウンモード動作に移行する直前の発振周波
数に近い周波数である。
される時期においては既にＶＣＯ５は発振を開始してお
り、ＶＣＯの発振開始時においては、パワーダウンモー
ド動作のときにおける位相比較出力端子Ｄｏのハイイン
ピーダンスにより維持されていたループフィルタ４の出
力電圧を周波数制御電圧として受けてＶＣＯ５の発振が
開始されており、この発振周波数は元の発振周波数すな
わちパワーダウンモード動作に移行する直前の発振周波
数に近い周波数である。
【００２３】この結果、パワーダウンモード動作に移行
する直前にＰＬＬ回路に設定されている周波数に近い周
波数からの発振がＶＣＯ５において行われて、位相比較
出力端子Ｄｏからの出力の変動は図４（ｆ）に示すごと
く短時間であって、ロックアップタイムは短縮される。
する直前にＰＬＬ回路に設定されている周波数に近い周
波数からの発振がＶＣＯ５において行われて、位相比較
出力端子Ｄｏからの出力の変動は図４（ｆ）に示すごと
く短時間であって、ロックアップタイムは短縮される。
【００２４】これに対して、前記した従来の場合には、
パワーダウンモード動作解除時においてＶＣＯ５の発振
開始よりも時間的に前にＰＬＬ集積回路３が動作状態に
されるため、パワーダウンモード動作に移行する前に保
持されていたループフィルタの出力電圧がＶＣＯ５に印
加されてもＶＣＯ５が動作していないために、位相比較
出力端子Ｄｏからの出力は大きく変動してしまうために
収束に時間がかかることになって、ロックアップタイム
が図４において示すようにｔ３の期間、長くなることに
なる。
パワーダウンモード動作解除時においてＶＣＯ５の発振
開始よりも時間的に前にＰＬＬ集積回路３が動作状態に
されるため、パワーダウンモード動作に移行する前に保
持されていたループフィルタの出力電圧がＶＣＯ５に印
加されてもＶＣＯ５が動作していないために、位相比較
出力端子Ｄｏからの出力は大きく変動してしまうために
収束に時間がかかることになって、ロックアップタイム
が図４において示すようにｔ３の期間、長くなることに
なる。
【００２５】
【発明の効果】以上説明したように本発明にかかるＰＬ
Ｌ回路によれば、パワーダウンモード動作解除のときに
ロックアップタイムが短縮されるという効果が得られ
る。したがってパワーダウンモード動作とパワーダウン
モード動作解除の繰り返し周期を短くすることができ
て、蓄電池電源の消耗を抑えることができる。また、本
発明にかかるＰＬＬ回路を無線通信機に使用したような
場合に、ロックアップタイムが短くてすむため受信信号
の先頭部分が途切れる等をなくすことができる。
Ｌ回路によれば、パワーダウンモード動作解除のときに
ロックアップタイムが短縮されるという効果が得られ
る。したがってパワーダウンモード動作とパワーダウン
モード動作解除の繰り返し周期を短くすることができ
て、蓄電池電源の消耗を抑えることができる。また、本
発明にかかるＰＬＬ回路を無線通信機に使用したような
場合に、ロックアップタイムが短くてすむため受信信号
の先頭部分が途切れる等をなくすことができる。
【図１】本発明にかかるＰＬＬ回路の実施の一形態にお
ける構成を示すブロック図である。
ける構成を示すブロック図である。
【図２】従来のＰＬＬ回路の構成を示すブロック図であ
る。
る。
【図３】本発明にかかるＰＬＬ回路の実施の一形態の作
用の説明に供する模式図である。
用の説明に供する模式図である。
【図４】本発明にかかるＰＬＬ回路の実施の一形態の作
用の説明に供する模式図である。
用の説明に供する模式図である。
１ 位相比較器 ２ プログラマブルディバイダ ３ ＰＬＬ集積回路 ４ ループフィルタ ５ ＶＣＯ ６ リプルフィルタ ７ 内部抵抗 ８ トランジスタ ９ コンデンサ Ｖｃｃ 電源端子 ＰＤ パワーダウンモード端子
Claims (1)
- 【請求項１】パワーダウンモード端子に印加される電圧
レベルに基づいてパワーダウンモード動作とパワーダウ
ンモード動作解除とが切り換えられるＰＬＬ集積回路
と、パワーダウンモード動作とパワーダウンモード動作
解除とに応じたレベルの制御電圧を受けて該制御電圧の
リプル除去を行って電源電圧として電圧制御発振器に供
給するリプルフィルタとを備えたＰＬＬ回路において、
パワーダウンモード端子とアースとの間に接続されたコ
ンデンサと、パワーダウンモード動作をさせるための制
御電圧を受けて前記コンデンサを短絡させて実質的にパ
ワーダウンモード動作のための電圧をパワーダウンモー
ド端子に印加し、かつパワーダウンモード動作解除をさ
せるための制御電圧を受けて前記コンデンサの短絡を解
除させて実質的にパワーダウンモード動作解除のための
電圧をパワーダウンモード端子に印加させるスイッチ手
段とを備えたことを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7229633A JPH0955656A (ja) | 1995-08-16 | 1995-08-16 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7229633A JPH0955656A (ja) | 1995-08-16 | 1995-08-16 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0955656A true JPH0955656A (ja) | 1997-02-25 |
Family
ID=16895260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7229633A Pending JPH0955656A (ja) | 1995-08-16 | 1995-08-16 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0955656A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7501972B2 (en) | 2006-08-10 | 2009-03-10 | Oki Semiconductor Co., Ltd. | Reference voltage generation circuit and pipe line analog-to-digital converter using the same |
-
1995
- 1995-08-16 JP JP7229633A patent/JPH0955656A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7501972B2 (en) | 2006-08-10 | 2009-03-10 | Oki Semiconductor Co., Ltd. | Reference voltage generation circuit and pipe line analog-to-digital converter using the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0202072B1 (en) | Frequency synthesizer | |
| JP2914310B2 (ja) | チャージポンプ回路及びそれを用いたｐｌｌ回路 | |
| JP2895342B2 (ja) | 移動無線機 | |
| TW407400B (en) | Phase-locked loop circuit | |
| US4559505A (en) | Frequency synthesizer with improved priority channel switching | |
| KR20060061917A (ko) | 피엘엘 회로 | |
| KR950035096A (ko) | Pll신디사이저 및 그 제어방법 | |
| JPH1075119A (ja) | 発振器 | |
| KR20020029900A (ko) | 전력-온 스위칭 과도 현상을 감소시키기 위한 회로를구비하는 위상-동기 루프를 포함하는 주파수 신시사이저 | |
| JPH0955656A (ja) | Ｐｌｌ回路 | |
| JP2001069003A (ja) | Ｐｌｌ制御回路及びその制御方法 | |
| JPH0767066B2 (ja) | 電圧制御発振器 | |
| US6888418B2 (en) | Control circuit and method for a crystal oscillator using a timer | |
| CN116633351B (zh) | 一种具有快速启动特性的锁相环 | |
| JPH06338793A (ja) | Ｐｌｌ周波数シンセサイザ回路 | |
| JPH05207654A (ja) | 電源制御回路及びこれを用いた周波数シンセサイザ | |
| JPH0818448A (ja) | 位相同期式周波数シンセサイザ用制御回路 | |
| JP2002252561A (ja) | Ｐｌｌ回路 | |
| JPH09130241A (ja) | Ｐｌｌシンセサイザ | |
| JPH0361371B2 (ja) | ||
| JP2000022529A (ja) | 位相同期回路 | |
| JPH0740666B2 (ja) | Ｐｌｌ回路 | |
| JPH1075172A (ja) | 可変周波数発振装置 | |
| JPH11205136A (ja) | 周波数シンセサイザ | |
| JP2927801B2 (ja) | Ｐｌｌ回路 |