JPH0955480A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0955480A JPH0955480A JP7208653A JP20865395A JPH0955480A JP H0955480 A JPH0955480 A JP H0955480A JP 7208653 A JP7208653 A JP 7208653A JP 20865395 A JP20865395 A JP 20865395A JP H0955480 A JPH0955480 A JP H0955480A
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Abstract
(57)【要約】
【課題】下地の表面に自然酸化膜を形成することなくそ
の上の膜を形成する。 【解決手段】単結晶シリコンまたは多結晶シリコン１上
に、直接、絶縁膜または導電膜３を形成する半導体装置
の製造方法であり、絶縁膜または導電膜３を形成する際
に２００℃〜７００℃の温度で少なくとも１回の熱処理
を行い、連続して絶縁膜または導電膜３を形成する。
の上の膜を形成する。 【解決手段】単結晶シリコンまたは多結晶シリコン１上
に、直接、絶縁膜または導電膜３を形成する半導体装置
の製造方法であり、絶縁膜または導電膜３を形成する際
に２００℃〜７００℃の温度で少なくとも１回の熱処理
を行い、連続して絶縁膜または導電膜３を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、単結晶、多結晶または非晶質シリコ
ンなどのシリコン系基板上に自然酸化膜（以下、意図的
に酸化して形成した膜ではなく、ウェハの放置中あるい
は半導体製造装置への搬送・搬入中などにおいて、意図
せず必然的に成長してしまう酸化膜を「自然酸化膜」と
称する）を形成することなく直接絶縁膜または導電膜を
形成することができる半導体装置の製造方法に関する。
方法に関し、特に、単結晶、多結晶または非晶質シリコ
ンなどのシリコン系基板上に自然酸化膜（以下、意図的
に酸化して形成した膜ではなく、ウェハの放置中あるい
は半導体製造装置への搬送・搬入中などにおいて、意図
せず必然的に成長してしまう酸化膜を「自然酸化膜」と
称する）を形成することなく直接絶縁膜または導電膜を
形成することができる半導体装置の製造方法に関する。
【０００２】
【従来の技術】最近の半導体装置においては、素子の微
細化に伴い、ウェハ上に必然的に形成される１ｎｍ以下
の自然酸化膜が、ゲート酸化膜やＤＲＡＭ（Ｄｙｎａｍ
ｉｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の容
量絶縁膜の信頼性に悪影響を及ぼすようになってきた。
これは、薄膜化により相対的に自然酸化膜の膜厚割合が
増大し、質の悪い自然酸化膜の影響が無視できなくなっ
てきたからである。特にＤＲＡＭの容量絶縁膜において
は、自然酸化膜が原因で薄膜を形成することすら困難と
なっている。また、コンタクトの寸法が縮小されると、
自然酸化膜はコンタクト抵抗などにも悪影響を及ぼすこ
とになる。
細化に伴い、ウェハ上に必然的に形成される１ｎｍ以下
の自然酸化膜が、ゲート酸化膜やＤＲＡＭ（Ｄｙｎａｍ
ｉｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の容
量絶縁膜の信頼性に悪影響を及ぼすようになってきた。
これは、薄膜化により相対的に自然酸化膜の膜厚割合が
増大し、質の悪い自然酸化膜の影響が無視できなくなっ
てきたからである。特にＤＲＡＭの容量絶縁膜において
は、自然酸化膜が原因で薄膜を形成することすら困難と
なっている。また、コンタクトの寸法が縮小されると、
自然酸化膜はコンタクト抵抗などにも悪影響を及ぼすこ
とになる。
【０００３】従来のＤＲＡＭのメモリセルにおいては、
図３に示すように、半導体基板７上に素子間分離のため
のフィールド酸化膜８が形成してある。また、基板７上
には、ゲート絶縁膜１１、多結晶シリコンからなるワー
ド線９、およびＮ+ 拡散層１０で構成されるメモリトラ
ンジスタが形成してある。そして、層間絶縁膜１６の上
に、多結晶シリコンからなる下部電極１２、容量絶縁膜
１３、および多結晶シリコンからなる上部電極１４で構
成される容量素子が形成してある。また、層間絶縁膜１
６内には、多結晶シリコンからなるビット線１５が形成
してある。
図３に示すように、半導体基板７上に素子間分離のため
のフィールド酸化膜８が形成してある。また、基板７上
には、ゲート絶縁膜１１、多結晶シリコンからなるワー
ド線９、およびＮ+ 拡散層１０で構成されるメモリトラ
ンジスタが形成してある。そして、層間絶縁膜１６の上
に、多結晶シリコンからなる下部電極１２、容量絶縁膜
１３、および多結晶シリコンからなる上部電極１４で構
成される容量素子が形成してある。また、層間絶縁膜１
６内には、多結晶シリコンからなるビット線１５が形成
してある。
【０００４】この容量絶縁膜１３としては、たとえばＳ
ｉＮ膜と、その上部を酸化することにより形成された酸
化膜ＳｉＯ2 積層膜が用いられている。
ｉＮ膜と、その上部を酸化することにより形成された酸
化膜ＳｉＯ2 積層膜が用いられている。
【０００５】
【発明が解決しようとする課題】しかしながら、多結晶
シリコンで形成された下部電極１２の表面には、フッ酸
処理を施して除去しようとしても、その後の過程で自然
酸化膜が成長してしまい、このため、容量絶縁膜１３
は、必然的にＳｉＯ2 ／ＳｉＮ／自然酸化膜（ＳｉＯ
2 ）の３層積層膜となってしまうという問題があった。
シリコンで形成された下部電極１２の表面には、フッ酸
処理を施して除去しようとしても、その後の過程で自然
酸化膜が成長してしまい、このため、容量絶縁膜１３
は、必然的にＳｉＯ2 ／ＳｉＮ／自然酸化膜（ＳｉＯ
2 ）の３層積層膜となってしまうという問題があった。
【０００６】図４は、下部電極１２、容量絶縁膜１３及
び上部電極１４から構成される容量素子の一部を示す拡
大断面図である。まず最初は、図４（ａ）に示すよう
に、多結晶シリコンで形成された下部電極１７の表面が
自然酸化膜１８で覆われているとから、これをフッ酸水
溶液で前洗浄する。これにより、図４（ｂ）に示すよう
に下部電極１７の表面の自然酸化膜１８が取り除かれ
る。
び上部電極１４から構成される容量素子の一部を示す拡
大断面図である。まず最初は、図４（ａ）に示すよう
に、多結晶シリコンで形成された下部電極１７の表面が
自然酸化膜１８で覆われているとから、これをフッ酸水
溶液で前洗浄する。これにより、図４（ｂ）に示すよう
に下部電極１７の表面の自然酸化膜１８が取り除かれ
る。
【０００７】ところが、水洗、乾燥及びその後の工程で
作業が行われるまでの待機中に、下部電極１７の表面に
はさまざまなガス等が分子状態あるいは単原子状態で吸
着する。例えば、図４（ｃ）に示すように下部電極１７
の表面に水分子Ｈ2 Ｏが吸着した場合を考えると、この
吸着は非常に弱い結合力で結合し、簡単に脱離すること
ができる。しかし、次にＳｉＮを減圧ＣＶＤ法により堆
積する際、７００℃程度の炉内にローディングすると、
表面に吸着している水分子は高温に曝されることにより
反応し、図４（ｄ）に示すように酸化膜１９が形成され
てしまう。その結果、この工程で形成されるＳｉＮ膜２
０は、図４（ｅ）に示すように、下部電極１７上ではな
く、この下部電極１７上の自然酸化膜１９上に形成され
ることになる。
作業が行われるまでの待機中に、下部電極１７の表面に
はさまざまなガス等が分子状態あるいは単原子状態で吸
着する。例えば、図４（ｃ）に示すように下部電極１７
の表面に水分子Ｈ2 Ｏが吸着した場合を考えると、この
吸着は非常に弱い結合力で結合し、簡単に脱離すること
ができる。しかし、次にＳｉＮを減圧ＣＶＤ法により堆
積する際、７００℃程度の炉内にローディングすると、
表面に吸着している水分子は高温に曝されることにより
反応し、図４（ｄ）に示すように酸化膜１９が形成され
てしまう。その結果、この工程で形成されるＳｉＮ膜２
０は、図４（ｅ）に示すように、下部電極１７上ではな
く、この下部電極１７上の自然酸化膜１９上に形成され
ることになる。
【０００８】最後に、ＳｉＮ膜２０を酸化（例えば、９
００〜９５０℃の温度でパイロジェニック酸化）するこ
とにより、図４（ｆ）に示すように、上部の酸化膜２１
が形成される。以上のように、従来の方法によりフッ酸
を用いた前処理を行っても、その後の水洗中や次の作業
までの待機中に吸着した水分子あるいは酸素原子を含む
物質によって、高温の炉内へのローディング時あるいは
ローディング後膜形成されるまでの時間に酸化され、半
導体装置には好ましくない質の悪い自然酸化膜が成長し
てしまうという問題があった。
００〜９５０℃の温度でパイロジェニック酸化）するこ
とにより、図４（ｆ）に示すように、上部の酸化膜２１
が形成される。以上のように、従来の方法によりフッ酸
を用いた前処理を行っても、その後の水洗中や次の作業
までの待機中に吸着した水分子あるいは酸素原子を含む
物質によって、高温の炉内へのローディング時あるいは
ローディング後膜形成されるまでの時間に酸化され、半
導体装置には好ましくない質の悪い自然酸化膜が成長し
てしまうという問題があった。
【０００９】本発明は、このような従来の問題点に着目
して創案されたものであって、下地の表面に自然酸化膜
を形成することなく、その上の膜を形成することができ
る半導体装置の製造方法を提供することを目的とする。
して創案されたものであって、下地の表面に自然酸化膜
を形成することなく、その上の膜を形成することができ
る半導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、単結晶シリコ
ン、多結晶シリコンまたは非晶質シリコンなどのシリコ
ン系基板上に、直接、絶縁膜または導電膜を形成する半
導体装置の製造方法において、前記絶縁膜または前記導
電膜を形成する際に、好ましくは２００℃〜７００℃の
低温で少なくとも１回の熱処理を行う工程と、該工程に
連続して前記絶縁膜または前記導電膜を形成する工程
と、を含むことを特徴とする。
に、本発明の半導体装置の製造方法は、単結晶シリコ
ン、多結晶シリコンまたは非晶質シリコンなどのシリコ
ン系基板上に、直接、絶縁膜または導電膜を形成する半
導体装置の製造方法において、前記絶縁膜または前記導
電膜を形成する際に、好ましくは２００℃〜７００℃の
低温で少なくとも１回の熱処理を行う工程と、該工程に
連続して前記絶縁膜または前記導電膜を形成する工程
と、を含むことを特徴とする。
【００１１】単結晶シリコンまたは多結晶シリコンの表
面には必然的に自然酸化膜が形成されるため、これをフ
ッ酸を用いて前処理することによりシリコン表面の自然
酸化膜を除去するが、その後の工程で作業が行われるま
での待機中に、シリコン表面には、水分子など様々な物
質が分子状態あるいは単原子状態で吸着する。例えば、
水分子Ｈ2 Ｏが吸着した場合におけるＴＤＳ（Ｔｈｅｒ
ｍａｌ Ｄｅｓｏｒｐｔｉｏｎ ｍａｓｓ Ｓｐｅｃｔ
ｒｏｓｃｏｐｙ）分析結果によれば、図２に示すよう
に、２００℃〜４００℃に水分子の離脱ピーク（図中Ｉ
で示す）が観察され、４００℃〜７００℃にＯＨ基の離
脱ピーク（図中ＩＩで示す）が観察される。したがっ
て、吸着していた水分子Ｈ2 Ｏは２００℃〜４００℃で
脱離する一方で、ＯＨ基は４００℃〜７００℃で脱離す
ることが理解される。しかも、この吸着は非常に弱い結
合力で結合しているので簡単に脱離することができる。
面には必然的に自然酸化膜が形成されるため、これをフ
ッ酸を用いて前処理することによりシリコン表面の自然
酸化膜を除去するが、その後の工程で作業が行われるま
での待機中に、シリコン表面には、水分子など様々な物
質が分子状態あるいは単原子状態で吸着する。例えば、
水分子Ｈ2 Ｏが吸着した場合におけるＴＤＳ（Ｔｈｅｒ
ｍａｌ Ｄｅｓｏｒｐｔｉｏｎ ｍａｓｓ Ｓｐｅｃｔ
ｒｏｓｃｏｐｙ）分析結果によれば、図２に示すよう
に、２００℃〜４００℃に水分子の離脱ピーク（図中Ｉ
で示す）が観察され、４００℃〜７００℃にＯＨ基の離
脱ピーク（図中ＩＩで示す）が観察される。したがっ
て、吸着していた水分子Ｈ2 Ｏは２００℃〜４００℃で
脱離する一方で、ＯＨ基は４００℃〜７００℃で脱離す
ることが理解される。しかも、この吸着は非常に弱い結
合力で結合しているので簡単に脱離することができる。
【００１２】そこで、本発明においては、絶縁膜または
導電膜を形成する際に２００℃〜７００℃の温度で少な
くとも１回の熱処理を行う工程を設け、この熱処理工程
によってシリコン表面に吸着された様々な物質を除去
し、該工程に連続して絶縁膜または導電膜を形成するの
で、吸着物質の反応が原因となる自然酸化膜が形成され
ることはなく、シリコン表面に直接絶縁膜または導電膜
を形成することができる。
導電膜を形成する際に２００℃〜７００℃の温度で少な
くとも１回の熱処理を行う工程を設け、この熱処理工程
によってシリコン表面に吸着された様々な物質を除去
し、該工程に連続して絶縁膜または導電膜を形成するの
で、吸着物質の反応が原因となる自然酸化膜が形成され
ることはなく、シリコン表面に直接絶縁膜または導電膜
を形成することができる。
【００１３】本発明における前記熱処理は、３００℃〜
５００℃の温度で行うことがより好ましい。これによ
り、シリコン表面に吸着している水分子を効率良く脱離
させることができるからである。また、本発明における
前記熱処理は、３００℃〜５００℃の温度で少なくとも
１回行い、５００℃〜７００℃の温度でさらに１回以上
行うことがより好ましい。これにより、シリコン表面に
吸着しているＯＨ基を十分に脱離させることができるか
らである。
５００℃の温度で行うことがより好ましい。これによ
り、シリコン表面に吸着している水分子を効率良く脱離
させることができるからである。また、本発明における
前記熱処理は、３００℃〜５００℃の温度で少なくとも
１回行い、５００℃〜７００℃の温度でさらに１回以上
行うことがより好ましい。これにより、シリコン表面に
吸着しているＯＨ基を十分に脱離させることができるか
らである。
【００１４】本発明における前記３００℃〜５００℃の
熱処理後の昇温速度は、５℃／分以下であることがより
好ましい。高速度で昇温すると吸着しているＯＨ基が脱
離する前にシリコンと反応して酸化膜を形成してしまう
からであり、低速で昇温することによりＯＨ基をＨ2 Ｏ
として脱離させることができるからである。
熱処理後の昇温速度は、５℃／分以下であることがより
好ましい。高速度で昇温すると吸着しているＯＨ基が脱
離する前にシリコンと反応して酸化膜を形成してしまう
からであり、低速で昇温することによりＯＨ基をＨ2 Ｏ
として脱離させることができるからである。
【００１５】本発明において前記熱処理は、低圧、好ま
しくは１０-3Ｔｏｒｒ以下、より好ましくは１０-7Ｔｏ
ｒｒ以下の圧力雰囲気下で行う。雰囲気を高真空にする
ことだけで、シリコン表面に吸着している酸素を含む物
質の脱離を効率的に行うことができるからである。
しくは１０-3Ｔｏｒｒ以下、より好ましくは１０-7Ｔｏ
ｒｒ以下の圧力雰囲気下で行う。雰囲気を高真空にする
ことだけで、シリコン表面に吸着している酸素を含む物
質の脱離を効率的に行うことができるからである。
【００１６】なお、本発明における前記熱処理は、上記
真空雰囲気下以外にも、水分濃度が１０ｐｐｂ以下、好
ましくは５０ｐｐｔ以下の不活性ガス雰囲気下で行うこ
とができる。不活性ガスとしては、特に限定されない
が、たとえば窒素ガスやアルゴンガスなどを用いること
ができる。
真空雰囲気下以外にも、水分濃度が１０ｐｐｂ以下、好
ましくは５０ｐｐｔ以下の不活性ガス雰囲気下で行うこ
とができる。不活性ガスとしては、特に限定されない
が、たとえば窒素ガスやアルゴンガスなどを用いること
ができる。
【００１７】
【発明の実施の形態】以下、発明の実施の形態であるＤ
ＲＡＭの容量絶縁膜の形成方法を図面に基づいて詳細に
説明する。当初は、多結晶シリコンで形成された下部電
極１の表面は、図１（ａ）に示すように自然酸化膜２に
覆われている。この自然酸化膜をフッ酸水溶液で前洗浄
することにより取り除く。この状態が図１（ｂ）であ
り、下部電極表面１のシリコンのダングリングボンド
は、そのほとんどがＨ基で終端されており、一部はＦ基
やＯＨ基で終端されている。
ＲＡＭの容量絶縁膜の形成方法を図面に基づいて詳細に
説明する。当初は、多結晶シリコンで形成された下部電
極１の表面は、図１（ａ）に示すように自然酸化膜２に
覆われている。この自然酸化膜をフッ酸水溶液で前洗浄
することにより取り除く。この状態が図１（ｂ）であ
り、下部電極表面１のシリコンのダングリングボンド
は、そのほとんどがＨ基で終端されており、一部はＦ基
やＯＨ基で終端されている。
【００１８】次いで、純水洗浄すると、ＳｉＦ結合のＦ
基は加水分解により除去され、図１（ｃ）に示すよう
に、Ｓｉ−ＯＨ結合を作るか、または純水中のＨ+ によ
りＨ基若しくはＯＨ基で終端されることになる。さら
に、乾燥、そしてその後の工程で作業が行われるまでの
待機中に、下部電極１の表面にはさまざまなガスなどが
分子状態あるいは単原子状態で吸着する。
基は加水分解により除去され、図１（ｃ）に示すよう
に、Ｓｉ−ＯＨ結合を作るか、または純水中のＨ+ によ
りＨ基若しくはＯＨ基で終端されることになる。さら
に、乾燥、そしてその後の工程で作業が行われるまでの
待機中に、下部電極１の表面にはさまざまなガスなどが
分子状態あるいは単原子状態で吸着する。
【００１９】ここで、例えば図１（ｄ）に示すように、
下部電極１の表面に水分子Ｈ2 Ｏが吸着した場合を考え
る。なお、この吸着は非常に弱い結合力で結合してお
り、簡単に脱離することができる。図２は、下部電極１
の表面に水分子が吸着した場合における水分子のＴＤＳ
分析結果である。この結果によれば、２００℃〜４００
℃に水分子の離脱ピーク（図中Ｉで示す）が現れ、一
方、４００℃〜７００℃にＯＨ基の離脱ピーク（図中Ｉ
Ｉで示す）が現れる。すなわち、下部電極１の表面に吸
着していた水分子は２００℃〜４００℃で脱離し、同じ
く下部電極１に吸着していたＯＨ基は４００℃〜７００
℃で脱離することになる。
下部電極１の表面に水分子Ｈ2 Ｏが吸着した場合を考え
る。なお、この吸着は非常に弱い結合力で結合してお
り、簡単に脱離することができる。図２は、下部電極１
の表面に水分子が吸着した場合における水分子のＴＤＳ
分析結果である。この結果によれば、２００℃〜４００
℃に水分子の離脱ピーク（図中Ｉで示す）が現れ、一
方、４００℃〜７００℃にＯＨ基の離脱ピーク（図中Ｉ
Ｉで示す）が現れる。すなわち、下部電極１の表面に吸
着していた水分子は２００℃〜４００℃で脱離し、同じ
く下部電極１に吸着していたＯＨ基は４００℃〜７００
℃で脱離することになる。
【００２０】そこで、次のＳｉＮのＣＶＤ工程では、予
め４００℃〜５００℃に加熱しておいたＳｉＮのＣＶＤ
炉に下部電極１をローデイングする。この際、大気の巻
き込みをできるだけ防ぐために、Ｎ2 フロー中にローデ
イングすることが望ましい。また、ＣＶＤ炉は、横型炉
よりも縦型炉の方が大気の巻き込み量が少ないため、縦
型炉を用いるほうが望ましい。ここまでの工程は、通常
のランピングを用いたＣＶＤ法と同様である。
め４００℃〜５００℃に加熱しておいたＳｉＮのＣＶＤ
炉に下部電極１をローデイングする。この際、大気の巻
き込みをできるだけ防ぐために、Ｎ2 フロー中にローデ
イングすることが望ましい。また、ＣＶＤ炉は、横型炉
よりも縦型炉の方が大気の巻き込み量が少ないため、縦
型炉を用いるほうが望ましい。ここまでの工程は、通常
のランピングを用いたＣＶＤ法と同様である。
【００２１】次に、ローデイング時の温度のまま、炉内
を真空にする。この場合の真空度は、少なくとも１０
- 3Tｏｒｒ以下の高真空とすることが望ましく、１０
- 7 Ｔｏｒｒ以下の超高真空がより望ましい。炉内を真
空にすることだけで、下部電極１の表面に吸着していた
水分子の多くが脱離するからである。また、その温度で
長時間の熱処理を行うことにより、図１（ｅ）に示すよ
うに、吸着ガスの脱離を十分に行うことができる。
を真空にする。この場合の真空度は、少なくとも１０
- 3Tｏｒｒ以下の高真空とすることが望ましく、１０
- 7 Ｔｏｒｒ以下の超高真空がより望ましい。炉内を真
空にすることだけで、下部電極１の表面に吸着していた
水分子の多くが脱離するからである。また、その温度で
長時間の熱処理を行うことにより、図１（ｅ）に示すよ
うに、吸着ガスの脱離を十分に行うことができる。
【００２２】続いて、上述した真空度を保ったまま、極
力低速度でＣＶＤ温度まで昇温する。このときの昇温速
度は、５℃／分以下とすることが望ましい。これは、急
速に昇温すると吸着しているＯＨ基が脱離する前にシリ
コンと反応して酸化膜を形成してしまうからであり、徐
々に昇温することによりＯＨ基をＨ2 Ｏとして脱離させ
ることができるからである。
力低速度でＣＶＤ温度まで昇温する。このときの昇温速
度は、５℃／分以下とすることが望ましい。これは、急
速に昇温すると吸着しているＯＨ基が脱離する前にシリ
コンと反応して酸化膜を形成してしまうからであり、徐
々に昇温することによりＯＨ基をＨ2 Ｏとして脱離させ
ることができるからである。
【００２３】次に、６００℃〜７００℃の温度で一旦昇
温を停止し、再び熱処理を行う。これにより、図１
（ｆ）に示すように下部電極１の表面に吸着していたＯ
Ｈ基を脱離をさらに十分に行うことができる。続いて、
ＳｉＮ膜のＣＶＤ温度にしてＣＶＤ処理を行うと、図１
（ｇ）に示すように、自然酸化膜の少ない下部電極上に
ＳｉＮ膜３が形成される。
温を停止し、再び熱処理を行う。これにより、図１
（ｆ）に示すように下部電極１の表面に吸着していたＯ
Ｈ基を脱離をさらに十分に行うことができる。続いて、
ＳｉＮ膜のＣＶＤ温度にしてＣＶＤ処理を行うと、図１
（ｇ）に示すように、自然酸化膜の少ない下部電極上に
ＳｉＮ膜３が形成される。
【００２４】次に、ＳｉＮ膜を酸化して上部の酸化膜４
を形成する。この酸化、例えば、温度９００℃〜９５０
℃でのパイロジェニック酸化により行うことができる。
これにより、図１（ｈ）に示すように、ＳｉＯ2 ／Ｓｉ
Ｎの２層積層膜の容量絶縁膜が形成される。
を形成する。この酸化、例えば、温度９００℃〜９５０
℃でのパイロジェニック酸化により行うことができる。
これにより、図１（ｈ）に示すように、ＳｉＯ2 ／Ｓｉ
Ｎの２層積層膜の容量絶縁膜が形成される。
【００２５】最後に、多結晶シリコンからなる上部電極
５を形成すると、図１（ｉ）に示す如く下部電極１、容
量絶縁膜及び上部電極から構成される容量素子を形成す
ることができる。なお、以上説明した半導体装置の製造
工程において、ロードロック室を備えたＣＶＤ装置を用
いることも可能である。この場合においては、図１
（ｅ）〜図１（ｆ）に示す工程は以下のようになる。
５を形成すると、図１（ｉ）に示す如く下部電極１、容
量絶縁膜及び上部電極から構成される容量素子を形成す
ることができる。なお、以上説明した半導体装置の製造
工程において、ロードロック室を備えたＣＶＤ装置を用
いることも可能である。この場合においては、図１
（ｅ）〜図１（ｆ）に示す工程は以下のようになる。
【００２６】すなわち、まず、室温にしたロードロック
室に下部電極１が形成されたウェハをローディングす
る。次に、ロードロック室を真空にして、４００℃〜５
００℃の間の温度まで昇温する。この時の真空度及び昇
温速度は、上記の方法と同様である。
室に下部電極１が形成されたウェハをローディングす
る。次に、ロードロック室を真空にして、４００℃〜５
００℃の間の温度まで昇温する。この時の真空度及び昇
温速度は、上記の方法と同様である。
【００２７】続いて、４００℃〜５００℃の温度で熱処
理を行い、下部電極１の表面に吸着している水分子を脱
離させる。その後、真空雰囲気下で、ＳｉＮのＣＶＤ温
度に設定された７００℃前後の高温の炉内にローディン
グするが、ここで、炉内へのローディングを極めて低速
で行うことにより、疑似的にウェハの昇温速度を下げる
ことができる。
理を行い、下部電極１の表面に吸着している水分子を脱
離させる。その後、真空雰囲気下で、ＳｉＮのＣＶＤ温
度に設定された７００℃前後の高温の炉内にローディン
グするが、ここで、炉内へのローディングを極めて低速
で行うことにより、疑似的にウェハの昇温速度を下げる
ことができる。
【００２８】なお、ロードロック室と炉内とを同じ温度
にすれば、上記の方法と同様の方法で温度制御すること
ができる。なお、本発明は、上述した実施例に限定され
るものではなく、本発明の範囲内で種々に改変すること
ができる。
にすれば、上記の方法と同様の方法で温度制御すること
ができる。なお、本発明は、上述した実施例に限定され
るものではなく、本発明の範囲内で種々に改変すること
ができる。
【００２９】例えば、上述した製造方法では、脱ガスす
る炉内の雰囲気を真空としたが、高純度、例えば、水分
濃度が少なくとも１０ｐｐｂ以下、好ましくは５０ｐｐ
ｔ以下の窒素ガスやアルゴンガスなどの不活性ガスのフ
ロー中で熱処理を行っても吸着ガスの脱離を行うことが
可能である。
る炉内の雰囲気を真空としたが、高純度、例えば、水分
濃度が少なくとも１０ｐｐｂ以下、好ましくは５０ｐｐ
ｔ以下の窒素ガスやアルゴンガスなどの不活性ガスのフ
ロー中で熱処理を行っても吸着ガスの脱離を行うことが
可能である。
【００３０】また、上述した実施の形態では、ＤＲＡＭ
の容量素子の形成方法を例に挙げて本発明を説明した
が、トランジスタのゲート絶縁膜や、フローティングゲ
ートを有するスタックゲート型のＮＶＭ（Ｎｏｎｖｏｌ
ａｔｉｌｅ Ｍｅｍｏｒｙ）の第一および第二ゲート絶
縁膜などを形成する際も、同様な方法で薄膜形成が可能
となる。
の容量素子の形成方法を例に挙げて本発明を説明した
が、トランジスタのゲート絶縁膜や、フローティングゲ
ートを有するスタックゲート型のＮＶＭ（Ｎｏｎｖｏｌ
ａｔｉｌｅ Ｍｅｍｏｒｙ）の第一および第二ゲート絶
縁膜などを形成する際も、同様な方法で薄膜形成が可能
となる。
【００３１】また、絶縁膜の薄膜形成に限らず、コンタ
クトなどに導電膜を形成する際にも、自然酸化膜を形成
せずに成膜する方法として本発明は有効である。
クトなどに導電膜を形成する際にも、自然酸化膜を形成
せずに成膜する方法として本発明は有効である。
【００３２】
【発明の効果】以上に説明したように、本発明によれ
ば、単結晶シリコンまたは多結晶シリコンと絶縁膜また
は導電膜の間に自然酸化膜が形成されるのを防ぐことが
可能となり、絶縁膜の薄膜化、信頼性の向上、また、コ
ンタクトにおいては、コンタクト抵抗の増加を防ぐこと
ができる。
ば、単結晶シリコンまたは多結晶シリコンと絶縁膜また
は導電膜の間に自然酸化膜が形成されるのを防ぐことが
可能となり、絶縁膜の薄膜化、信頼性の向上、また、コ
ンタクトにおいては、コンタクト抵抗の増加を防ぐこと
ができる。
【図１】図１は本発明の実施の形態である半導体装置の
製造方法を示す容量絶縁膜の断面図である。
製造方法を示す容量絶縁膜の断面図である。
【図２】図２はＴＤＳによる分析結果を示すグラフであ
る。
る。
【図３】図３は従来の方法により形成されたスタックト
キャパシタ型ＤＲＡＭのメモリセルの断面図である。
キャパシタ型ＤＲＡＭのメモリセルの断面図である。
【図４】図４は従来の方法により形成される容量絶縁膜
の製造工程を示す断面図である。
の製造工程を示す断面図である。
１・・多結晶シリコンからなる下部電極 ２・・自然酸化膜 ３・・ＳｉＮ膜 ４・・ＳｉＯ2 （ＳｉＮの酸化により形成した酸化膜） ５・・多結晶シリコンからなる上部電極 ６・・水分子 ７・・半導体基板 ８・・フィールド酸化膜 ９・・多結晶シリコンからなるワード線 １０・・Ｎ+ 拡散層 １１・・ゲート絶縁膜 １２・・多結晶シリコンからなる下部電極 １３・・容量絶縁膜 １４・・多結晶シリコンからなる上部電極 １５・・多結晶シリコンからなるビット線 １６・・層間膜 １７・・多結晶シリコンからなる下部電極 １８・・自然酸化膜 １９・・ＳｉＯ2 （水分子の反応により形成された自然
酸化膜） ２０・・ＳｉＮ膜 ２１・・ＳｉＯ2 （ＳｉＮの酸化により形成した酸化
膜） ２２・・多結晶シリコンからなる上部電極
酸化膜） ２０・・ＳｉＮ膜 ２１・・ＳｉＯ2 （ＳｉＮの酸化により形成した酸化
膜） ２２・・多結晶シリコンからなる上部電極
Claims (7)
- 【請求項１】 シリコン系基板上に、直接、絶縁膜また
は導電膜を形成する半導体装置の製造方法において、 前記絶縁膜または前記導電膜を形成する際に、所定の低
温で、少なくとも１回の熱処理を行う工程と、 該工程に連続して前記絶縁膜または前記導電膜を形成す
る工程と、を含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記熱処理は、２００℃〜７００℃の温
度で行うことを特徴とする請求項１に記載の半導体装置
の製造方法。 - 【請求項３】 前記熱処理は、３００℃〜５００℃の温
度で行うことを特徴とする請求項１に記載の半導体装置
の製造方法。 - 【請求項４】 前記熱処理は、３００℃〜５００℃の温
度で少なくとも１回行い、５００℃〜７００℃の温度で
さらに１回以上行うことを特徴とする請求項１に記載の
半導体装置の製造方法。 - 【請求項５】 前記３００℃〜５００℃の熱処理後の昇
温速度が、５℃／分以下であることを特徴とする請求項
３または４に記載の半導体装置の製造方法。 - 【請求項６】 前記熱処理は、１０-3Ｔｏｒｒ以下の圧
力雰囲気下で行うことを特徴とする請求項１〜５の何れ
かに記載の半導体装置の製造方法。 - 【請求項７】 前記の熱処理は、水分濃度が１０ｐｐｂ
以下の不活性ガス雰囲気下で行うことを特徴とする請求
項１〜５の何れかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7208653A JPH0955480A (ja) | 1995-08-16 | 1995-08-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7208653A JPH0955480A (ja) | 1995-08-16 | 1995-08-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0955480A true JPH0955480A (ja) | 1997-02-25 |
Family
ID=16559819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7208653A Pending JPH0955480A (ja) | 1995-08-16 | 1995-08-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0955480A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6723641B2 (en) | 2001-12-12 | 2004-04-20 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device and method of determining film formation time, chamber, chemical vapor deposition apparatus and boat thereof, etching apparatus, and film formation process system |
| US8367550B2 (en) | 2009-12-30 | 2013-02-05 | SK Hynix Inc. | Fabricating low contact resistance conductive layer in semiconductor device |
| JP2018018847A (ja) * | 2016-07-25 | 2018-02-01 | 株式会社Ｓｃｒｅｅｎホールディングス | 熱処理方法および熱処理装置 |
-
1995
- 1995-08-16 JP JP7208653A patent/JPH0955480A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6723641B2 (en) | 2001-12-12 | 2004-04-20 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device and method of determining film formation time, chamber, chemical vapor deposition apparatus and boat thereof, etching apparatus, and film formation process system |
| US8367550B2 (en) | 2009-12-30 | 2013-02-05 | SK Hynix Inc. | Fabricating low contact resistance conductive layer in semiconductor device |
| JP2018018847A (ja) * | 2016-07-25 | 2018-02-01 | 株式会社Ｓｃｒｅｅｎホールディングス | 熱処理方法および熱処理装置 |
| WO2018020742A1 (ja) * | 2016-07-25 | 2018-02-01 | 株式会社Ｓｃｒｅｅｎホールディングス | 熱処理方法および熱処理装置 |
| US11574824B2 (en) | 2016-07-25 | 2023-02-07 | SCREEN Holdings Co., Ltd. | Heat treatment method including low temperature degassing before flash lamp anneal and heat treatment apparatus thereof |
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