JPH09512680A - タイムスイッチシステム - Google Patents

Abstract

(57)【要約】 デジタルタイムスイッチシステムはスイッチコアおよびいくつかのスイッチポートを含み電気通信網で使用するようにされており、スイッチポートはバスの帯域幅を時分割多重化により共有する。バス上で時間はフレームへ組み立てられるタイムスロットへ分離され、スイッチポート間のデータ伝送はバス競合を防止するように上位制御手段により各スイッチポートへ分配されているタイムスロット内で実施される。各スイッチポートはバスの全帯域幅へのアクセスを有し上位制御手段によりスイッチポートのためのデータが選択される。さらにスイッチポート内の論理手段がスイッチコアへ向けられ分配されないタイムスロット内に現れるデータへある論理値を与えるようにされている。スイッチコアは、前記ある論理値が分配されている、タイムスロットが操作に対して何らかのアクティブな寄与をすることがないようにスイッチポートからのデータをビットバイビット論理演算により多重化する多重化手段（３８）を含んでいる。

Description

【発明の詳細な説明】 タイムスイッチシステム 技術分野 一般的に、本発明はスイッチコア内の時分割メディアに接続されているスイッ チポート内にタイムスイッチングユニットが配置されている分散型タイムスイッ チ内で回路の交換が行われる交換機（ｓｗｉｔｃｈｉｎｇ ｓｙｓｔｅｍ）に関 する。 特に、本発明はスイッチコアおよびいくつかのスイッチポートを含み電気通信 網内で使用されるデジタルタイムスイッチシステムであって、スイッチポートが 時分割多重化によりバスの帯域幅を共有し、時間がフレームに組み立てられるタ イムスロットへ分割され、バスの競合を回避するように上位制御手段により各ス イッチポートへ分配されているタイムスロット内でスイッチポート間のデータ伝 送が行われ、各スイッチポートがバスの全帯域幅へのアクセスを有しかつ上位制 御手段によりスイッチポートへのデータが選択されるデジタルタイムスイッチシ ステムに関する。従来の技術 スイッチコアが通常の時分割メディアからなる交換機ではスイッチコアは極め て単純なものとすることができる。この種の周知のシステムではスイッチコアは パッシブバスだけで構成されている場合が多い。 この種の交換機の１つの利点はスイッチコアのコストが低くなり、スケーラブ ル（ｓｃａｌｅａｂｌｅ）システムに対してより高いコストモジュラリティを達 成できることである。スイッチコアがシステムの固定的な基本コストを構成する ため、小型システムの総コストはスイッチコアのコストを低くすれば低くするこ とができ、このような小型システムのコスト効率が向上する。 しかしながら、パッシブバスにはいくつかの問題点がある。その１つはスイッ チポートが誤って現れると他のスイッチポートに分配されている時点でバスが駆 動されてその機能が妨げられることである。そのためバスの競合が生じることが ある。 もう１つの問題点はバスの高周波特性である。特に、高周波ではバスが伝送線 の性質を有するため、インピーダンス適合が必要となる。しかしながら、さまざ まな理由でバスのインピーダンス整合は困難であり、そのため帯域幅が実際上厳 しく制限される。 さらにパッシブバスがエラー検出に関連していることに関して生じる問題点も ある。いくつかの誤っている可能性のあるスイッチポートが共通の電気ノード、 すなわちバスを構成するノード、を駆動することができるため妨害しているスイ ッチポートを識別するのは困難である。 米国特許第５，１５３，４５５号には複数のＩＣ回路が共通バスを介して互い に通信することができるデジタル通信システムが記載されている。回路からバス への通信は任意の回路が他の全ての回路と通信できることを許すＯＲ機能により 実施される。 米国特許第５，０８６，４２７号には複数の端末が共通システムバスを介した 駆動ユニットを介して通信するシステムが示されている。駆動ユニットはそれぞ れＡＮＤゲート形状の個別の論理コントロールユニットにより制御される。ユニ ットがバスの使用を許されていない期間中に駆動ユニットへの制御信号が論理値 ０をとるようにすれば、多くのユニットが同時にバスを使用することが避けられ る。特に、これは論理コントロールユニットの１つの入力を形成するクロック制 御フリップフロップの出力により達成される。 米国特許第４，６５６，４７１号にはユーザ端末のエラーの場合にバスを閉塞 することなくユーザをバスに接続するシステムが記載されている。そこに接続さ れた制御信号が端末が正しく作動していることを示す場合に導通する交換機を介 して端末はバスとコンタクトされる。 米国特許第４，６１３，８５８号は端末エラーによるバスエラーの危険性を低 減する方法に関連している。これは２つの制御信号に接続された入力を有するＡ ＮＤゲートからの出力信号により制御される端末の駆動回路により達成される。 端末が送信できる時間間隔を規定する２つの制御信号が内部および外部で発生さ れて内部エラーにより送信時間が影響を受けないようにされる。 欧州特許第３９６，１１９号にはＮＡＮＤゲート等の複数の論理素子により広 帯域信号を多重化する方法が記載されている。連続ＮＡＮＤ演算により不要信号 に論理値０を与えることによりいくつかの入力信号の中から所望する入力信号が 選定される。 米国特許第５，１５１，８９６号には各スイッチポートが交換および制御機能 を有する分散型デジタル電話システムが開示されている。スイッチポートはＴＤ Ｍに接続されている。エラーの場合には、システムの残りに影響を及ぼすことな く、故障システム部分を切り離すことができる。発明の要約 スイッチポート内に配置されスイッチコア内の共通時分割メディアにより相互 接続されたタイムスイッチングユニットからなる回路交換用交換機において、ス イッチコアを比較的低コストに維持しながら、パッシブバスに生じることがある 前記した問題点を解消することが本発明の目的である。 本発明に従ってこれはスイッチポート内の論理手段がスイッチコアへ向けられ 分配されていないタイムスロットに現れるデータへある論理値を与え、コアは前 記特定の論理値を与えられているデータが操作に何らかのアクティブな寄与を与 えることのないようにスイッチポートからのデータをビットバイビット論理演算 により多重化する多重化手段を含むことにより達成される。論理演算はＯＲ演算 とすることができる。 最初の有利で重要な実施例ではスイッチコア内に誤スイッチポートを検出する 手段がありそれらが多重化に参加するのを防止する。 第２の有利で重要な実施例ではスイッチコア内にバス競合を検出して上位制御 手段へ報告する手段がある。 好ましくは各タイムスロットは各スイッチポート内に関連するフラグを有する ことができ、それには対応するタイムスロットがスイッチポートに割り当てられ ていることを示す、例えば１の、第１の論理値およびそれがスイッチポートに割 り当てられていない場合の、例えば０の、第２の論理値が上位制御手段により与 えられ、前記論理値はタイムスロットのデータと共に、スイッチコアに接続され た出力を有する、論理回路の各入力へ送られる。 もう１つの有利で重要な実施例ではスイッチコアは、各々が各スイッチポート に関連する、いくつかのチェーン接続されたユニットからなり、多重化手段はポ ート関連ユニットに分散されていてチェーン接続されたポート関連ユニットの中 の１ユニットで前記論理演算を実施する、例えばＯＲゲート等の、１組の論理ゲ ートからの出力がチェーン内の後のユニットの、例えばＯＲゲート等の、対応す る１組のゲートの各入力に相互接続されている。 チェーン内の最初のポート関連ユニットの入力には論理値０を与えることがで き、チェーン内の最後の出力にはＯＲ演算の最終結果を構成する多重データが与 えられる。 さらにチェーン内の最後のユニットからの多重データはチェーン内の各ユニッ トの入力へ与えて対応するスイッチポートへ送ることができる。 各スイッチポートの１つのフラグを不変的に０に設定し続けることにより１が フレーム内でスイッチコアへ送られるだけでなく、エラー検出にも使用されるこ とを保証することができる。 もう１つの有利な実施例では各ポート関連ユニット内のエラー検出およびエラ ー分離手段は好ましくは多重化手段が誤スイッチポートを検出してそこからのデ ータが多重化に参加する前に対応するスイッチポートからのデータを受信するよ うに構成することができる。 これに関して故障検出および故障分離手段へ到来するデータは０である各入ビ ットに対して０に設定されるカウンタの０設定入力に接続された出力を有するＮ ＡＮＤゲートの入力へ並列形式で与えることができ、その出力は比較回路に接続 され、その出力はカウンタの値がフレーム内のタイムスロット数以上であれば０ に設定され、カウンタのカウンタ入力に接続され、またＡＮＤゲートの制御入力 に接続され、その第２の各入力にも同様にエラー検出およびエラー分離手段に到 来する並列データの各々が与えられ、誤スイッチポートからのデータはＡＮＤゲ ートにより分離されて多重化に参加することを防止される。 さらにＡＮＤゲートの各出力は前記論理演算を実施するゲートの入力を形成す ることができ、その第２の各入力へ先行するポート関連ユニットの論理演算の結 果が与えられる。 これに関してＡＮＤゲートの出力は第１のＯＲゲートの入力を形成することも でき、第２のＯＲゲートの入力には先行するポート関連ユニットの論理演算結果 を与えることができ、２つのＯＲゲートの出力は各ＡＮＤゲートの入力に接続さ れ、その出力はバス競合情報の入力と共に第３のＯＲゲートの入力を形成し、そ の出力はチェーン内の次のポート関連ユニットのバス競合情報入力を形成し、チ ェーン内の最後のポート関連ユニットの第３のＯＲゲートからの出力にタイムス ロット内でバス競合が検出されているかどうかを示す信号が与えられるようにさ れる。 本発明に従ってスイッチコアには好ましくは例えばシステムのバックプレーン 上に直接配置された回路に集積されているアクティブコンポーネントが設けられ る。アクティブコンポーネントにより、誤挙動スイッチポートはスイッチコア内 でバスから切り離してバスを妨害するのを防止することができる。さらに、（ス ター構造における）ポイント−ポイント接続が得られる、すなわち各スイッチポ ートが他のスイッチポートと共有されないそれ自体の電気的接続ノードをスイッ チコア内に有する。これによりインピーダンス整合および故障標定が容易になる 。 本発明により小型スイッチコアが得られ、したがってさまざまなスイッチポー ト間で任意にバスのタイムスロットをダイナミックに分散できる可能性を維持し ながら低コストを達成することができる。したがって各スイッチポートにはユー ザデータのための任意の自由なタイムスロットをデータ送出フレーム内に分配す ることができる。本発明に従ってスイッチコア内でスイッチポートからのデータ 間にビットバイビット論理演算により多重化が実施される。スイッチポートはそ こへ分配されていない、演算結果にアクティブに寄与しない、タイムスロット内 へ固定値を送る。この特定値は例えば０として、ＯＲ演算により多重化を実施す ることができる。したがってスイッチコアには入力スイッチも制御メモリも不要 となり、スイッチコアは小型化される。 本発明に従った解決策によりスイッチコアが小型で、誤挙動スイッチポートを 時分割メディアから切り離すことができ、インピーダンス整合およびエラー検出 が簡単化されるシステムが得られる。図面の説明 次に図面を参照して本発明の詳細な説明を行い、ここに、 第１図は本発明を応用できるタイムスイッチシステムを一般的に示し、 第２図は第１図に従ったシステム内のスイッチポートの実施例を示し、 第３図は各スイッチポートに配置されたタイムスイッチングユニットの実施例 を示し、 第４図はスイッチコア内の多重化原理を示し、 第５図はスイッチコアの実施例を示し、 第６図はいくつかの場合に第５図に従ったスイッチコアに含まれる、各スイッ チポートに１つづつの、ユニットを示し、 第７図は、第６図に従ったユニットに含まれる、エラー検出および分離ユニッ トを示す。実施例 以下検討を行う本発明の実施例は時分割多重化（ＴＤＭ）およびタイムスイッ チングに基づくデジタル交換機に含まれる。複数のスイッチポートが位置アドレ ス時分割多重化により、スイッチコアに属する、共通バスの帯域幅を共有するこ とができる。このような多重化に関して時間はフレームと呼ばれる、例えば１２ ５ｕｓの、間隔へ分割される。各フレームはバスを介してデータを転送すること ができるいくつかのタイムスロットを含んでいる。フレームの境界はタイムスロ ット内のデータをバスを介した論理接続と関連づけるために一般的にスイッチポ ートにより使用される時間基準を構成する。特に、論理接続用データは各フレー ム内の１つ以上のタイムスロットで転送することができ、フレーム内のその相対 位置は互いに引き続くフレーム間で変化しない。タイムスロットは、以下スケジ ューラと呼ぶ、上位制御手段により管理される。スケジューラタイムスロットは バス競合の発生を防止するようにバス上に分配される。 一般的に第１図に示す交換機はスイッチコア１と相互接続されたいくつかのス イッチポート２ｎを含み、簡潔にするために本例では３つのスイッチポート２． １−２．３しか図示されていない。各スイッチポートには複数のユーザ端末を接 続することができ、それは第２図に例えば電話機４．１−４．３として図示され ている。各スイッチポートには、それぞれ、１対の反対方向の通信チャネル６． １−６．３および８．１−８．３を介してスイッチコア１が接続されている。 第２図を参照してタイムスイッチングユニット１０．ｎが各スイッチポート２ ｎ内に接続されていてライン回路１２．ｎを介して入電気通信トラフィックを受 信する。同様に各スイッチポート２ｎ内の１つのタイムスイッチングユニット１ ４．ｎがライン回路１２．ｎに接続されていてスイッチコア１から生じる出トラ フィックを送出する。周知の種類とすることができるライン回路１２．ｎは、例 えばさらに多くのユーザ端末を接続できるようにスイッチポートを適合させるこ とができ、そのためにマルチプレクサ／デマルチプレクサを含んでいる。 タイムスイッチングユニット１０．ｎの出力はパラレル／シリーズコンバータ １６．ｎおよび駆動回路１８．ｎを介してリンク６．ｎに接続されている。リン ク８．ｎが受信機回路２０．ｎおよびシリーズ／パラレルコンバータ２２．ｎを 介してタイムスイッチングユニット１４．ｎの入力に接続されている。 第３図を参照して、タイムスイッチングユニット１０．ｎの詳細を示し、それ はライン回路１２．ｎからデータを受信しそれはさまざまな時点でデータ記憶装 置２３の読み出しおよび書き込みを行うことによりそのために与えられたタイム スロット内でスイッチコアへ供給できるように遅延される。タイムスロットは２ ４に示す前記したスケジューラによりスイッチポート２ｎへ分配される。タイム スロットのための制御情報は一般的に２５に示すそのための制御メモリに記録さ れる。特に、制御メモリ２５は２５ｂにより詳細に示す部分を含んでいるが、周 知の方法で実現することもできる。 制御メモリ部２５ｂには、簡潔にするために、０で示す特別な記憶位置２６が あり、そこには固定的に０に設定されたフラグが記憶される。これによりフレー ム内でスイッチコアへ単に１が送られるだけでなくスイッチコア内のエラー検出 にも使用されることが保証される。以下これについて詳細に説明する。フレーム 内の各スロットはさらに対応する記憶位置２６を有し、そこにはスケジューラが アドレス論理ユニット２７を介して１もしくは０の値のどちらかをフラグとして 立てることができる。フラグが１に設定されると記憶位置に関連するタイムスロ ットがスイッチポートへ分配されていることを示し、フラグが０に設定されてお ればタイムスロットがスイッチポートへ分配されていないことを示す。後者の場 合スイッチポートの出力は このタイムスロット内で０の値をとる。 フラグは各タイムスロット内でアドレス論理ユニット２８により制御メモリ部 ２５ｂから読み出されアドレス論理ユニット３０によりデータがデータ記憶装置 ２３へ書き込まれる。タイムスロットカウンタ３１がアドレス論理ユニット３０ だけでなくアドレス論理ユニット２８をも制御して制御メモリ部２５ｂの読み出 しとデータ記憶装置２３の書き込みを同期化させる。ユニット２８および３０は ＲＡＭメモリ内に含むことができる。 アドレス論理ユニット２８の出力はいくつかのＡＮＤゲート３２の第１の各入 力に接続されその第２の各入力はデータ記憶装置２３の各出力に接続されている 。ＡＮＤゲート３２はその出力にタイムスロット内の０の値を取り出しその第１ の入力に制御メモリからの０を受け取り、前記したことからタイムスロットがス イッチポートへ分配されていないことが示され、そうでなければＡＮＤゲート３ ２はデータ記憶装置２３からのデータをトランスペアレントに通す。 スイッチコア１の多重化原理を示す第４図を参照して、通信チャネル６．１− ６．ｎ上のデータはスイッチコア内の受信機回路３６．ｎに受信され、簡潔にす るため本例では３つの回路３６．１−３６．３が示されている。各スイッチポー トからの１ビットがＯＲ演算を行う一般的に３８に示す多重化装置３８の入力へ 与えられる。１ビット、すなわちタイムスロットが分配されているスイッチポー トからのビット、だけがタイムスロット内に０もしくは１のいずれかの値をとら なければならない。他のビットは０でなければならず、したがってこれらはＯＲ 演算の結果にアクティブに影響を及ぼすことはない、すなわちそれらは退行レベ ルである。これに対して、１もしくは０であるビットは他のビットが０であるた め多重化装置３８をトランスペアレントに通過する。したがってさまざまなスイ ッチポートからのデータの多重化が実施される。多重化装置３８からの出力は、 全スイッチポートに向けて、本例では簡潔にするために３つの回路４０．１−４ ０．３である、駆動回路４０．ｎ内で終わる共通メディア３９に接続されている 。したがって後記するように、全てのスイッチポートが各受信機回路２０．ｎの 全てのタイムスロットからのデータを受信する。 次に第５図および第６図を参照してスイッチコア１の実施例について説明する 。 特に第５図に示すようにスイッチコアは、簡潔にするために本例では３つのユニ ット４２．１−４２．３として示す、チェーン接続されたいくつかのユニット４ ２．ｎからなり、その各々が各スイッチポート２．ｎに関連している。 多重化装置３８はポート関連ユニット４２．ｎに分散されて各ポート関連ユニ ット４２．ｎ内の１組のＯＲゲート３８．ｎ（１−８）（第６図参照）により形 成されており、例えば４２．２であるユニット４２．ｎ内の、例えば３８．２（ １）−３８．２（８）である、１組のＯＲゲート３８．ｎ（１−８）の、例えば ４４．２である、出力４４．ｎは、例えば４２．３である、後のユニット４２． （ｎ＋１）内の、例えば３８．３（１）−３８．３（８）である、対応する１組 のＯＲゲート３８．（ｎ＋１）（１−８）の、例えば４６．３である、各入力４ ６．（ｎ＋１）に相互接続されている。第５図に示すように、ユニット４２．１ 内の第１組のＯＲゲート３８．１（１）−３８．１（８）の入力４６．１には値 ０が与えられる。チェーン内の、例えば４２．３である、最後のポート関連ユニ ット４２．ｎ内の、例えば３８．３（１）−３８．３（８）である、ＯＲゲート ３８．ｎ（１−８）の、例えば４４．３である、出力４４．ｎは第４図に一般的 に３８で示す多重化装置３８の出力に対応している。後記するように、多重化は 連続ビットバイビットＯＲ演算により実施される。 バス競合情報はチエーン内の１つのポート関連ユニットからもう１つのユニッ トへ案内される。例えば４２．２である、ポート関連ユニット４２．ｎの、例え ば４９．２である、ＯＲゲート４９．ｎからの、例えば４８．２である、出力４ ８．ｎはチェーン内の、例えば４２．３である、後のポート関連ユニット４２． （ｎ＋１）内の、例えば４９．３である、対応するＯＲゲート４９．（ｎ＋１） の、例えば５０．３である、入力５０．（ｎ＋１）に相互接続されている。最初 のポート関連ユニット４２．１内のＯＲゲート４９．１の入力５０．１には値０ が与えられる。チェーン内の、例えば４２．３である、最後のポート関連ユニッ ト４２．ｎ内の、例えば４９．３である、ＯＲゲート４９．ｎからの出力４８． ｎは、それが１に設定されている時は２つ以上のスイッチポートが１つの同じタ イムスロット内にアクティブデータを有することを示し、それについては後記す る。 ポート関連ユニット４２．ｎの詳細を第６図に示す。通信チャネル６．ｎ上の 対応するスイッチポート２．ｎからのデータは受信機回路３６．ｎ，第４図参照 、内にシリアル形式で受信されシリーズ／パラレルコンバータ６２へ通される。 そこからデータはパラレル形式でエラー検出およびエラー分離装置６４の入力６ ３へ送られる。 例えばショートにより生じる１形式のエラーはスイッチポートがその出力を不 変的にハイもしくはロー状態へ駆動することにより示される。エラーが分離され なければ多重化は完全にディセーブルされるためハイ状態は特に重要である。エ ラーは検出してから分離できるようにしなければならない。不変的に０に設定さ れている記憶位置２６のフラグにより、各フレームにはロー状態だけでなくハイ 状態も現れる。したがって不変的なハイ状態の存在を監視することによりエラー を検出することができる。 不変的ハイ状態の検出を、装置６４の詳細図である、第７図に示す。コンバー タ６２からのビットは全てＮＡＮＤゲート６６の入力へ与えられる。ＮＡＮＤゲ ート６６の出力はカウンタ７０の０設定入力６８に接続されている。カウンタ７ ０の出力７２は比較回路７４に接続されその出力はカウンタ値がフレーム内のタ イムスロット数に等しい（もしくは越える）場合には０に設定される。出力７６ はカウンタ７０のカウンタ入力７８、およびＡＮＤゲート８０の制御入力に接続 され、その他方の入力には入力６３からデータが供給される。カウンタ７０のク ロック入力を８２に示す。 カウンタ７０の入力６８のいずれかのデータビットが０であれば、カウンタは ０に設定される。逆に、全データが１であれば、各タイムスロットに対してカウ ンタは１だけステップアップする。全フレーム中全データが不変的に１だけで構 成される場合には、カウンタはカウンタ入力７８を介して停止されゲート８０の 出力８４は０となり、さもなくばゲート８０の出力８４は入力６３から生じるデ ータを反映する。 例えばスケジューラ内のもう１つの形式のエラーはより多くのスイッチポート が同じタイムスロットを要求することにより示される。したがっていくつかのス イッチポートが同じ１つのタイムスロット内にアクティブデータを送出する。ス イッチコア内でエラーが検出されて図示せぬ方法で例えばスケジューラへ報告さ れる。 装置６４からの出力８４はＯＲゲート８６に接続され、タイムスロット内のデ ータが０とは異なる場合にはその出力が１に設定される。入力４６からのデータ はＯＲゲート８８の入力へ与えられる。入力４６のデータが０とは異なる場合に はＯＲゲート８８の出力は１に設定される。ＯＲゲート８６およびＯＲゲート８ ８からの出力はＡＮＤゲート９０の入力に設定され、その出力は入力５０．ｎと 共にＯＲゲート４９の入力を形成し、次にその出力は出力４８．ｎを形成する。 したがってＡＮＤゲート９０からの出力は問題とするポート関連ユニットの受信 機回路３６．ｎにデータが現れている場合には１に設定され、入力４６に現れて いる任意の前のポート関連ユニットからのデータは共に同時にアクティブである 。ＯＲゲート４９によりこのような状態は次のポート関連ユニットへ送られる。 したがって最後のポート関連ユニット４２．ｎからの出力４８．ｎ上の値１はポ ート関連ユニット内でバス競合が検出されていることを示す。 ポート関連ユニット４２．ｎ内の各ＯＲゲート３８．ｎ（１）−３８．ｎ（８ ）はタイムスロット内のデータの各ビットに対応する。したがって８ビットデー タがパラレルに処理される。チェーン内の前のポート関連ユニットからのデータ はＯＲゲート３８．ｎ（１）−３８．ｎ（８）の各入力へ、各ＯＲゲートへ１ビ ットづつ、与えられる。装置６４．ｎからの出力はＯＲゲート３８．ｎ（１）− ３８．ｎ（８）の第２の各入力へ、各ＯＲゲートへ１ビットづつ、与えられる。 出力５０．ｎのデータはさらにチェーン内の次のポート関連ユニットへ送られる 。 多重化は問題とするポート関連ユニット内のＯＲ演算が、チェーン内の前の全 てのポート関連ユニットに属するスイッチポートからの多重データからなる、前 のポート関連ユニットからのデータと、問題とするポート関連ユニット４２．ｎ に属するスイッチポート２．ｎからのデータとの間で実施されるように行われる 。問題とするスイッチポート２．ｎのデータを含む多重データからなるＯＲゲー ト３８．ｎの出力４４に生じるデータはチェーン内の次のポート関連ユニットへ 送られる。 最後のポート関連ユニット４２．ｎの出力４４．ｎからの多重データは全ての ポート関連ユニット４２．１−４２．ｎの入力９４．１−９４ｎを介して各パラ レル／シリーズコンバータ９６．１−９６．ｎへ与えられる。その後シリアル形 式のデータが駆動回路４０．ｎ，第４図参照、の入力へ与えられその出力はリン ク８．ｎを介して対応するスイッチポート内の受信機回路２０．ｎに接続されて いる。 スイッチポートにおいてスイッチコアからのデータのシリアル／パラレル変換 がコンバータ２２．ｎ内で実施される。タイムスイッチングユニット１４．ｎに より各スイッチポートは特にスイッチポートのためのデータを選定してライン回 路１２．ｎへ与える。これは周知の方法で実施することができる。 簡潔にするためにデータ処理は８ビットパラレルで実施されるものと仮定した が、他の幅も考えられる。 さらに、例えばＯＲ演算を含むものとして説明してきた操作は、本発明の精神 と矛盾することなく、操作がＡＮＤ演算を含むように作り直すことができる。当 業者であればこの点についてさまざまな実施例をどのように変更すればよいのか は自明であると思われる。 例えば、第４図に一般的に示し第６図に詳細に示す多重化装置３８はＯＲ演算 を実施するものとして説明してきた。図示する回路はＡＮＤ演算により多重化を 実施するように容易に修正することができる。 また第３図を参照して、各フラグに対応するタイムスロットがスイッチポート に分配されていることを示す論理値１が上位コントロールユニットによりフラグ ２６に与えられ、タイムスロットがスイッチポートに分配されていなければ値０ が与えられる例も示した。しかしながら、その反対とすることもでき、当業者で あればここでも前記した回路の必要な修正を容易に行えるものと思われる。さら に、簡潔にするために、本発明を回路交換の観点からしか説明しなかった。しか しながら、本発明は集積回路やパケット交換システムにも応用できることをお解 り願いたい。周知の方法で、位置アドレスデータおよびパケットはスイッチポー トとスイッチコアを相互接続する伝送リンク上で時分割することができる。この 点について回路交換データは本発明に従ってこのようなシステムで処理すること ができる。

Claims (1)

1. 【特許請求の範囲】 １．デジタルタイムスイッチシステムであって、該システムは、 帯域幅を有するバスを含むスイッチコア（１）と、 時間がフレームに組み立てられるタイムスロットへ分割される時分割多重化に より前記帯域幅を共有するいくつかのスイッチポート（２）と、 スイッチポート間のデータ伝送が実施されるタイムスロットを前記スイッチポ ートへ分配する上位制御手段と、 スイッチコアへ向けられ上位制御手段により分配されていないタイムスロット 内に現れるデータへある論理値を与えるスイッチポート内の論理手段（３２）と 、 前記ある論理値が与えられているデータが操作に対して何らかのアクティブな 寄与をするのを防止するようにスイッチポートからのデータをビットバイビット 論理演算により多重化するコア内の多重化手段（３８）とを具備するデジタルタ イムスイッチシステム。 ２．請求項１記載のタイムスイッチシステムであって、前記論理演算はＯＲ演 算であるタイムスイッチシステム。 ３．請求項１もしくは請求項２記載のタイムスイッチシステムであって、前記 スイッチコアは誤スイッチポートを検出してそれらが前記多重化に参加するのを 防止する手段（６４）を具備するタイムスイッチシステム。 ４．請求項３記載のタイムスイッチシステムであって、前記スイッチコアはバ ス競合を検出して前記上位制御手段へ報告する手段（８６，８８，９０，４９） を具備するタイムスイッチシステム。 ５．前記いずれか１項記載のタイムスイッチシステムであって、各スイッチポ ートはタイムスロットに関連するフラグ（２６）を有し、前記上位制御手段はタ イムスロットが各スイッチポートに分割されていることを示す第１の論理値、も しくはタイムスロットが各スイッチポートに分割されていないことを示す第２の 論理値を前記フラグへ与える手段を有し、かつ前記論理値および対応するタイム スロットのデータを各論理回路（３２）の入力へ与える回路手段を具備し、その 出力はスイッチコアに接続されているタイムスイッチシステム。 ６．請求項５記載のタイムスイッチシステムであって、前記第１および第２の 論理値は、それぞれ、１および０であり、前記論理回路はＡＮＤ回路（３２）で あるタイムスイッチシステム。 ７．請求項６記載のタイムスイッチシステムであって、データの各ビットにつ き１つの前記ＡＮＤ回路を含むデータをパラレル形式で処理するための回路手段 を具備するタイムスイッチシステム。 ８．前記いずれか１項記載のタイムスイッチシステムであって、前記スイッチ コアは各々が各スイッチポート（２）に関連するチェーン接続されたいくつかの ユニット（４２）からなり、前記多重化手段（３８）は各ポート関連ユニット（ ４２）内に前記論理演算を実施するための１組のゲートを有し、各組のゲートは 後のポート関連ユニット内の対応する１組のゲートの入力（４６）と相互接続さ れた出力（４４）を有するタイムスイッチシステム。 ９．請求項８記載のタイムスイッチシステムであって、前記チェーン内の第１ のポート関連ユニットの前記ゲートの入力（４６）へ論理値０が与えられ、前記 論理演算の最終結果を構成する多重データがチェーン内の最後のポート関連ユニ ットの前記ゲートの出力（４４）へ与えられるタイムスイッチシステム。 10． 請求項９記載のタイムスイッチシステムであって、前記多重データはチ ェーン内の各ポート関連ユニットのバス入力（９４）へ与えられて対応するスイ ッチポートへ送られるタイムスイッチシステム。 11． 前述の請求項のいずれかに記載のタイムスイッチシステムであって、フ レーム内の１だけをスイッチポートから前記スイッチコアへ転送するのを防止す ることに基づいてエラーを検出する手段を具備するタイムスイッチシステム。 12． 請求項１１記載のタイムスイッチシステムであって、各スイッチポート 内のフラグが不変的に０に設定されるタイムスイッチシステム。 13． 請求項８−１０のいずれか１項記載のタイムスイッチシステムであって 、前記多重化手段（３８）よりも前に対応するスイッチポート（２）からのデー タを受信して、誤スイッチポートを検出しそこからのデータが多重化操作に参加 するのを防止するエラー検出およびエラー分離手段（６４）を各ポート関連ユニ ット（４２）内に具備するタイムスイッチシステム。 14． 請求項１３記載のタイムスイッチシステムであって、前記エラー検出お よびエラー分離手段（６４）は、 パラレル形式でデータを受信する入力および出力を有するＮＡＮＤゲートと、 前記ＮＡＮＤゲートの前記出力に接続された０設定入力（６８）と、カウンタ 入力（７８）と出力（７２）を有し、値０を有する各入ビットに対して０に設定 されるビットカウンタ（７０）と、 前記カウンタの前記出力に接続され、受信されたカウンタ値がフレーム内のタ イムスロット数以上であれば０に設定される出力を有し、前記カウンタの前記カ ウンタ入力（７８）に接続されている比較回路（７４）と、 前記比較回路（７４）の前記出力に接続された各制御入力（７６）を有し、か つ前記エラー検出およびエラー分離手段に到来する各パラレルデータを受信する 第２の各入力を有し、誤スイッチポートからのデータを分離して前記多重化に参 加するのを防止するＡＮＤゲート（８０）とを具備するタイムスイッチシステム 。 15． 請求項１４記載のタイムスイッチシステムであって、前記エラー検出お よびエラー分離手段の前記ＡＮＤゲートの各出力は前記ポート関連ユニット内で 論理演算を実施する前記各ゲートの第１の入力に接続されており、前記ゲートは 先行するポート関連ユニット（４２）内の前記ゲートにより実施される論理演算 の結果を受信する第２の入力を有しているタイムスイッチシステム。 16． 請求項１４もしくは請求項１５記載のタイムスイッチシステムであって 、該タイムスイッチシステムは、 前記ＡＮＤゲート（８０）の出力に接続された入力を有する第１のＯＲゲート （８６）と、 先行するポート関連ユニット（４２）内で実施される論理演算の結果を受信す る入力を有する第２のＯＲゲート（８８）と、 前記第１および第２のＯＲゲートの各出力に接続された入力を有するＡＮＤゲ ート（９０）と、 前記ＡＮＤゲート（９０）の出力に接続された入力とバス競合情報を受信する ように接続されたもう１つの入力と、ポート関連ユニットの前記チェーン内の次 のポート関連ユニットへのバス競合情報入力を形成する出力とを有し、チェーン 内の最後のポート関連ユニットの第３のＯＲゲート（４９）の出力に現在のタイ ムスロット内でバス競合が検出されているかどうかを示す信号を与える第３のＯ Ｒゲート（４９）とを具備するタイムスイッチシステム。