【発明の詳細な説明】
（ｎ−１）−ビット情報ワードをｎ−ビットチャネルワードに符号化する符号化
装置および方法並びにチャネルワードを情報ワードに復号化する復号化装置およ
び方法
発明の技術分野
本発明は（ｎ−１）−ビット情報ワードをｎ−ビットチャネルワードに符号化
して連接チャネルワードのチャネル信号を得るようにし、このチャネル信号は’
１’間の多くともＫ個の’０’が発生する特性を有するビットシーケンスとする
ために、（ｎ−１）−ビット情報ワードを受ける入力手段と、（ｎ−１）−ビッ
ト情報ワードをｎ−ビットチャネルワードに変換する変換手段と、連接ｎ−ビッ
トチャネルワードのチャネル信号を供給する出力手段とを具える符号化装置、お
よびチャネルワードを情報ワードに復号化する復号化装置並びにこれらに関連す
る符号化および復号化方法に関するものである。
発明の背景
上述した符号化装置は米国特許第5,142,421 号明細書から既知である。この既
知の装置では、（ｎ−１）−ビット情報ワードの始端または終端に１ビットを加
えてｎ−ビットチャネルワードを得るようにしている。斯様にして直流のないチ
ャネル信号を得るか、またはパイロット信号をチャネル信号に加えてトラッキン
グに使用し得るようにする。ｋ−制約を満足させりためには、続くチャネルワー
ドの境界全体を見渡して加えるべき１−ビットの選定を決める必要がある。
発明の概要
本発明の目的は情報ワードをチャネルワードに一層簡単に符号化し得る復号化
装置を提供せんとするにある。
この目的のため、本発明は（ｎ−１）−ビット情報ワードをｎ−ビットチャネ
ルワードに符号化して連接チャネルワードのチャネル信号を得るようにし、この
チャネル信号は’１’間の多くともＫ個の’０’が発生する特性を有するビット
シーケンスとした符号化装置であって、
前記符号化装置は（ｎ−１）−ビット情報ワードを受ける入力手段と、
（ｎ−１）−ビット情報ワードをｎ−ビットチャネルワードに変換する変換手
段と、
連接ｎ−ビットチャネルワードのチャネル信号を供給する出力手段とを具える
ものにおいて、
前記変換手段は：
第１または第２の二進値の一方のビットを（ｎ−１）−ビット情報ワードの指
定の第１および第２の隣接ビット位置間に挿入する挿入手段を設け、前記情報ワ
ードの立上がり縁における立上がり’０’の数が指定の第１の整数以上になる際
、または前記情報ワードの立下がり縁における立下がり’０’の数が指定の第２
の整数以上になる際、前記（ｎ−１）−ビット情報ワードの指定の第１および第
２の隣接ビット位置間に’０’ビットを挿入し、他に
前記立上がり’０’の数が指定の第１数以上となる際に指定の第３ビット位置
の論理値を’１’値に設定するとともに前記立下がり’０’の数が指定の第２数
以上となる際に指定の第４ビット位置の論理値を’１’値に設定する設定手段を
設け、前記指定の第３ビット位置は前記情報ワードの立上がりビット位置の指定
の第３数の１つとし、指定の第４ビット位置は情報ワードの立下がりビット位置
の指定の第４数の１つとし、指定の第４数は指定の第２数＋１に等しくし、ここ
にｎおよびｋは整数値であり、指定の第１および第２数はｋに対しある関係を有
する、ようにしたことを特徴とする。さらに、本発明符号化装置は前記情報ワー
ドのｋ個以上の連続ビット位置の群が全て’０’を具え、このｋ個以上の連続ビ
ット位置の群が指定の第１および第２ビット位置の双方を具えない場合に、前記
挿入手段によってさらに指定の第１および第２隣接位置間に’０’ビットを挿入
するようにしたことを特徴とする。また、本発明によれば、その他の場合に、前
記挿入手段によってさらに指定の第１および第２隣接ビット位置間に’１’ビッ
トを挿入するようにしたことを特徴とする。
本発明符号化装置は前の情報ワードまたは続く情報ワードの知識を有する必要
なく、各情報ワードを個別に符号化し得ると云う認識を基としてなしたものであ
る。通常の状況では、情報ワードの指定の第１および第２ビット位置間に’１’
−ビットを挿入する。このビット挿入は情報ワードの中央で正確に行うことがで
きる。これがため、（ｎ−１）が偶数であるものとすると、情報ワードの順次の
’０’の最大数は（ｎ−１）／２となる。しかし、情報ワードが多数の立上がり
’０’で開始するか、または立上がり立下がり’０’で終了する場合には順次の
チャネルワードを連接されている際にｋ−制約に違反するようになることが起こ
り得るようになる。立上がり’０’は情報ワードの最初の’１’に先立つ情報ワ
ードの’０’であると規定され、立下がり’０’は情報ワードの最後の’１’に
続く’０’であると規定される。従って、立上がり’０’の数が指定の第１数以
上となる際には立上がり’０’のアレイにおける１ビット位置（指定の第３ビッ
ト位置）の’０’は’１’ビットに変化する。特に、第３ビット位置は情報ワー
ドの立上がりビット位置となる。同様に、立下がり’０’の数が指定の第２数以
上となる際には立下がり’０’のアレイにおける１ビット位置（指定の第４ビッ
ト位置）の’０’は’１’ビットに変化する。特に、第４ビット位置は情報ワー
ドの最終ビット位置となる。
指定の第１および第２数がｋの関係を有することは明らかである。特に、ｋは
指定の第１および第２数の和に等しい。
さらに、（ｎ−１）が偶数であり、加算ビットが情報ワードの中央に正確に加
えられるものとし、ｋが（ｎ−１）／２よりも小さい場合には、情報ワードの’
第１半部’または’第２半部’の何れか、あるいはその双方のｋ個以上の順次の
ビット位置の群が全て’０’を具えると云う事実のため、ｋ−制約の違反が情報
ワードの’第１半部’または’第２半部’に発生することが起こり得るようにな
る。実際上、追加のビットが情報ワードを正確に’第１半部’および’第２半部
’に分割しないこと、並びに’情報ワードの立上がり側’として請求の範囲に規
定された’第１半部’および’情報ワードの立下がり側’として請求の範囲に規
定された’第２半部’にｋ個以上の順次の’０’の群が生じ得ることが好適であ
る。
かかる順次の’０’の群が情報ワード内に存在する際のｋ−制約の違反を避け
るために、第３（および第４）ビット位置を選択してこれがビット位置の群内に
もあり、従ってこのビット位置に’１’ビットを挿入してこの群によるｋ−制約
の違反をも避けるようにするのが好適である。
復号化の際には、変換されたチャネルワードを得るために、受信したチャネル
ワードの追加のビットを除去する必要がある。さらに、追加のビットの論理値が
’１’値となって現われる場合には、斯くして得られた変換チャネルワードを発
生した情報ワードとして供給することができる。しかし、追加のビットの論理値
が’０’値となって現われる場合には、再生された情報ワードを得るために、第
３および／または第４ビット位置の論理値をさらに’０’値に設定する必要があ
る。
さらに本発明符号化装置では、前記立上がり’０’の数が前記指定の第１数以
上となる際に前記設定手段によってさらに前記（ｎ−１）−ビット情報ワードの
指定の第５ビット位置の論理値を’１’値に設定し得るようにする。
これによって復号器により元の情報ワードの立上がり’０’の数が指定の第１
数以上となるか、ならないかを確認することができる。この元の情報ワードの立
上がり’０’の数が指定の第１数以上となる場合には、受信したチャネルワード
の指定の第３ビット位置の二進値を’０’ビット値に反転させることができる。
さらに。本発明符号化装置では、前記立下がり’０’の数が前記指定の第１数
以上となる際に前記設定手段によってさらに前記（ｎ−１）−ビット情報ワード
の指定の第６ビット位置の論理値を’１’値に設定し得るようにする。
これによって復号器により元の情報ワードの立下がり’０’の数が指定の第２
数以上となるか、ならないかを確認することができる。この元の情報ワードの立
下がり’０’の数が指定の第２数以上となる場合には、受信したチャネルワード
の指定の第４ビット位置の二進値を’０’ビット値に反転させることができる。
また、本発明符号化装置では、前記第５ビット位置の論理値を前記設定手段に
より’１’に設定するとともに前記第６ビット位置の論理値を前記設定手段によ
り’０’に設定する場合には前記設定手段によってさらに前記第５および第６ビ
ット位置に最初に存在する論理値を前記情報ワードの第７および第８ビット位置
に再位置決めし、前記第７および第８ビット位置は立上がりビット位置の指定の
第３数内に位置し、この第７および第８ビット位置は前記第３ビット位置に一致
しないようにするとともに、前記第５ビット位置の論理値を前記設定手段により
’０’に設定するとともに前記第６ビット位置の論理値を前記設定手段により’
１’に設定する場合には前記設定手段によってさらに前記第５および第６ビット
位置に最初に存在する論理値を前記情報ワードの第９および第10ビット位置に再
位置決めし、前記第９および第10ビット位置は立下がりビット位置の指定の第４
数内に位置し、この第９および第10ビット位置は前記第４ビット位置に一致しな
いようにする。
これにより第５および第６ビット位置の元のビット値を保持することができる
。立下がり’０’の数が指定の第２数以上となる場合には、立下がりビット位置
の指定の第２数内の２つのビット位置（第９および第10ビット位置）の２つの’
０’の代わりに、これら元のビット値を記憶する。符号化装置で受信を行うと、
復号化装置は立下がり’０’の数が第５ビット位置の’０’値および第６ビット
位置の’１’値を検出することにより指定の第２数以上となると云う事実を確立
することができる。従って、復号化装置によって第９および第10ビット位置の論
理値を第５および第６ビット位置に置換するとともに前記第９および第10ビット
位置の論理値を’０’に設定して元の情報ワードを再生することができる。前記
第５および第６ビット位置の論理値が第７および第８ビット位置に記憶されてし
まった場合にも同様の処理を施し得ることは明らかである。
情報ワードの第１および第２ビット位置の立上がり側または立下がり側のｋ個
以上の連続ビット位置の群はｋ−制約を有効とする場合には、同様の装置が有効
となる。図面の簡単な説明
図１は本発明符号化装置の第１例の構成を示す回路図、
図２は図１の符号化装置で得られたチャネルワードを復号化する復号化装置の
第１例の構成を示す回路図、
図３は本発明符号化装置の第２例の構成を示す回路図、
図４は図３に示す符号化装置の一部分の構成を示す回路図、
図５は図３に示す符号化装置で得られたチャネルワードを復号化する復号化装
置の第２例の構成を示す回路図、
図６は本発明符号化装置の第３例の構成を示す回路図、
図７は図６の符号化装置で得られたチャネルワードを復号化する復号化装置の
第３例の構成を示す回路図、
図８は本発明符号化装置の第４例の構成を示す回路図、
図９は図８の符号化装置で得られたチャネルワードを復号化する復号化装置の
第４例の構成を示す回路図である。
発明を実施するための最良の形態
図１は本発明符号化装置の第１例の回路構成を示す。この符号化装置は16−ビ
ット情報ワードを17−ビットチャネルワードに変換することができ、従って続く
チャネルワードのシーケンスに多くとも８個の連続’０’が存在する（ｋ＝８）
。この符号化装置の入力端子１は情報ワードを受信する。この入力端子１をシフ
トレジスタ２の入力側に結合する。本例では、シフトレジスタ２は16個の記憶位
置2.1-2.16を有するとともに16個の記憶位置の各々に対し１個宛で16個の並列出
力端子を有する。また、17個の記憶位置7.1-7.17を有する他のシフトレジスタ７
を設ける。このシフトレジスタ７の出力側を17−ビットチャネルワードを供給す
る出力端子９に結合する。また、このシフトレジスタ７は17個の記憶位置の各々
に対し１個宛で17個の入力端子を有する。さらに記憶位置2.1 −2.5 の出力側に
結合された入力端子を有する検出器４を設ける（これら記憶位置は情報ワードの
５個の立上がりビット位置のビット値を具える）。また、記憶位置2.12-2.16 の
出力側に結合された入力端子を有する検出器５を設ける（これら記憶位置は情報
ワードの５個の立下がりビット位置のビット値を具える）。
この検出器４によってシフトレジスタ２に記憶された情報ワードに４個以上の
連続立上がり’０’が存在するかどうかを検出する。これら立上がり’０’は情
報ワードの最初の’１’に先立つ’０’とする。この検出器４はその５個の入力
端子に５個の’０’を検出すると直ちに’１’論理値、即ち、’高レベル’論理
値を有する制御信号Ａを発生する。その他の場合には発生制御信号Ａは’０’論
理値、即ち、’低レベル’論理値となる。また、検出器５によってシフトレジス
タ２に記憶された情報ワードに４個以上の連続立下がり’０’が存在するかどう
かを検出する。この立下がり’０’は情報ワードの最後の’１’に続く’０’と
する。この検出器５はその５個の入力端子に５個の’０’を検出すると直ちに’
１’論理値、即ち、’高レベル’論理値を有する制御信号Ｂを発生する。その他
の場合には発生した制御信号Ｂは’低レベル’論理値、即ち、’０’論理値とな
る。
記憶位置2.1 の出力側はスイッチS1の端子’ｂ’に結合する。記憶位置2.2 の
出力側をシフトレジスタ７の記憶位置7.2 の入力側に結合する。記憶位置2.3 の
出力側をスイッチS2の端子’ｂ’に結合する。記憶位置2.4 の出力側をスイッチ
S3の端子’ｂ’に結合する。記憶位置2.5 ，2.6 および2.7 の出力側をシフトレ
ジスタ７の各記憶位置7.5 ，7.6 および7.7 の入力側にそれぞれ結合する。
記憶位置2.8 の出力側をスイッチS2の端子’ｃ’と、スイッチS4の端子’ｃ’
と、スイッチS8の端子’ｃ’とにそれぞれ結合する。記憶位置2.9 の出力側をス
イッチS3の端子’ｃ’と、スイッチS6の端子’ｃ’と、スイッチS7の端子’ｃ’
とにそれぞれ結合する。記憶位置2.10，2.11および2.12の出力側をシフトレジス
タ７の各記憶位置7.11，7.12および7.13の入力側にそれぞれ結合する。記憶位置
2.13の出力側をスイッチS7の端子’ｂ’に結合する。記憶位置2.14の出力側をス
イッチS8の端子’ｂ’に結合する。記憶位置2.15の出力側をシフトレジスタ７の
記憶位置7.16の入力側に結合する。記憶位置2.16の出力側をスイッチS9の端子’
ｂ’に結合する。
スイッチS1およびS9の端子’ｃ’を論理’高’即ち、’１’値に結合する。こ
れらスイッチS1およびS9の端子’ａ’を記憶位置7.1 および7.17の入力側にそれ
ぞれ結合し、スイッチS2およびS3の端子’ａ’を記憶位置7.3 および7.4 の入力
側にそれぞれ結合し、スイッチS7およびS8の端子’ａ’を記憶位置7.14および7.
15の入力側にそれぞれ結合する。
スイッチS4の端子’ｂ’を二進’低’、即ち、’０’値に結合する。スイッチ
S4の端子’ｄ’を二進’高’、即ち、’１’値に結合する。スイッチS4の端子’
ａ’を記憶位置7.8 の入力側に結合する。スイッチS6の端子’ｂ’を二進’高’
、即ち、’１’値に結合する。スイッチS6の端子’ｄ’を二進’低’、即ち、’
０’値に結合する。スイッチS6の端子’ａ’を記憶位置7.10の入力側に結合する
。さらに、スイッチS5には記憶位置7.9 の入力側に結合された端子’ａ’と、二
進’高’、即ち、’１’値に結合された端子’ｂ’と、二進’低’、即ち、’０
’値に結合された端子’ｃ’とを設ける。これらスイッチは全て可制御スイッ
チとし、そのスイッチ位置をこれらスイッチに供給される制御信号に応答して制
御し得るようにする。スイッチS1のスイッチ位置は前記検出器４により発生する
制御信号Ａに応答して制御するため、この制御信号Ａが’高’レベルである場合
にはスイッチS1は位置a-c にあり、従って記憶位置7.1 の入力側に’１’値が供
給されるようになる。その他の場合には、スイッチS1は位置a-b にある。スイッ
チS9のスイッチ位置は前記検出器５により発生する制御信号Ｂに応答して制御す
るため、この制御信号Ｂが’高’レベルである場合にはスイッチS9は位置a-c に
あり、従って記憶位置7.17の入力側に’１’値が供給されるようになる。その他
の場合には、スイッチS9は位置a-b にある。
スイッチS5のスイッチ位置は制御信号Ｃに応答して制御される。この制御信号
Ｃは図１から明らかなように、ＯＲゲート20および反転器21を用いて制御信号Ａ
およびＢから取出す。制御信号Ａまたは制御信号Ｂあるいは両制御信号Ａおよび
Ｂが’高’レベルにある際には、制御信号Ｃは’低’レベルとなる。これがため
、スイッチS5は位置a-c にあり、従って記憶位置7.9 の入力側には’０’値が供
給される。その他の場合には、スイッチS5が位置a-b にあり、従って記憶位置7.
9 の入力側には’１’値が供給される。
スイッチS2およびS3のスイッチ位置は制御信号Ｅに応答して制御される。この
制御信号Ｅは図１から明らかなように、ＡＮＤゲート22および反転器23を用いて
制御信号ＡおよびＢから取出す。制御信号Ａが’高’レベル、制御信号Ｂが’低
’レベルにある場合にのみ、制御信号Ｅは’高’レベルとなる。これがため、ス
イッチS2およびS3はそれぞれ位置a-c に切換わり、従ってシフトレジスタ２の記
憶位置2.8 および2.9 はシフトレジスタ７の記憶位置7.3 および7.4 の入力側に
それぞれ結合されるようになる。その他の場合には、スイッチS2およびS3が位置
a-b にあり、従ってレジスタ２の記憶位置2.3 および2.4 の出力側はシフトレジ
スタ７の記憶位置7.3 および7.4 の入力側にそれぞれ結合されるようになる。
スイッチS7およびS8のスイッチ位置は制御信号Ｄに応答して制御される。この
制御信号Ｄは図１から明らかなように、制御信号Ｂから取出す。制御信号Ａが’
高’レベルにある場合には、制御信号Ｄは’高’レベルとなる。これがため、ス
イッチS7およびS8はそれぞれ位置a-c に切換わり、従ってシフトレジスタ２の記
憶位置2.8 および2.9 はシフトレジスタ７の記憶位置7.15および7.16の入力側に
それぞれ結合されるようになる。その他の場合には、スイッチS7およびS8が位置
a-b にあり、従ってレジスタ２の記憶位置2.13よび2.14の出力側はシフトレジス
タ７の記憶位置7.14および7.15の入力側にそれぞれ結合されるようになる。
スイッチS4およびS6のスイッチ位置は制御信号Ｆに応答して制御される。この
制御信号Ｆによってこれらスイッチをその３つのスイッチ位置のうちの１つに切
換え制御する。この制御信号Ｆも以下に説明するように制御信号ＡおよびＢから
取出すことができる。制御信号ＡおよびＢの双方が’低’レベルにある場合には
、制御信号ＦによってスイッチS4およびS6をそれぞれ位置a-c に切換えるように
する。これはシフトレジスタ２の記憶位置2.8 および2.9 の出力側がスイッチ７
の記憶位置7.8 および7.10の入力側に結合されることを意味する。制御信号Ａ概
数’高’レベルにあり、制御信号Ｂが’低’レベルにある場合には、制御信号Ｆ
によってスイッチS4およびS6をそれぞれ位置a-d に切換えるようにする。これは
記憶位置7.8 の入力側が論理’１’端子に結合され、記憶位置7.10の入力側が論
理’０’端子に結合されることを意味する。制御信号Ａが’低’レベルにあり、
制御信号が’高’レベルにある場合には制御信号ＦによってスイッチS4およびS6
をそれぞれ位置a-b に切換えるようにする。これは記憶位置7.8 の入力側が論理
’０’端子に結合され、記憶位置7.10の入力側が論理’１’端子に結合されるこ
とを意味する。制御信号ＡおよびＢの双方が’高’レベルにある場合には、制御
信号ＦによってスイッチS4を位置a-d に切換え、スイッチS6を位置a-b に切換え
るようにする。これは両記憶位置7.8 および7.10の入力側が論理’１’端子に結
合されることを意味する。
記憶位置7.9 、スイッチS5、ＯＲゲート20および反転器21は請求の範囲に記載
された挿入手段に含まれるものとすることができる。スイッチS1- S4およびS6-
S9は、制御信号Ａ，Ｂ，Ｄ，ＥおよびＦを得るに必要な回路と相俟って、請求の
範囲に記載された設定手段に含まれるものとすることができる。
符号化装置の機能を以下に説明する。シフトレジスタ２に記憶される情報ワー
ドは５個以下の連続立上がり’０’および５個以下の連続立下がり’０’を有す
るものとする。これがため、スイッチS1およびS9は位置a-b に切換わる。さらに
、制御信号ＤおよびＥは双方とも’低’レベルにあるため、スイッチS2，S3，S7
およびS8は位置a-b に切換わる。従って制御信号ＦによってスイッチS4およびS6
をそれぞれ位置a-c に切換える。これがため、シフトレジスタ２の内容は変化し
ないで記憶位置7.1-7.8 および7.10-7.17 に記憶されるようになる。さらに、記
憶位置7.9 には’１’ビットを記憶する。従って、シフトレジスタ７に記憶され
たチャネルワードはシフトレジスタ７の内容を直列に出力することによって出力
端子９に供給することができる。
記憶位置7.9 に’１’ビットを挿入することによって、出力端子９に供給され
るチャネルワードは最大で８個の連続’０’を有するｋ−制約を満足する。さら
に、立上がりおよび立下がり’０’の数が最大で４であるため、前のチャネルワ
ードまたは続くチャネルワードを有するチャネルワードの連接はｋ−制約を満足
するようになる。
５個以上の連続立上がり’０’および５個以下の連続立下がり’０’を有する
シフトレジスタ２に１つの情報ワードが記憶されるものとする。また、前のチャ
ネルワードが正確に４個の立下がり’０’を有するものとする。何らかの対策が
とられていない場合には前のチャネルワードを有するシフトレジスタ２に記憶さ
れた情報ワードの連接はｋ−制約の違反となる。立上がり’０’が５個以上にな
ると、制御信号Ａは’高’レベルとなり、制御信号Ｂは’低’レベルとなる。こ
れがため、スイッチS1は位置a-c となり、スイッチS9は位置a-b となる。さらに
、制御信号Ｃは’低’レベルであるため、スイッチS5は位置a-c となる。さらに
、制御信号Ｄが’低’レベルとなり、制御信号Ｅが’高’レベルとなり、その結
果スイッチS2およびS3は位置a-c に切換わり、スイッチS7およびS8は位置a-b に
留まる。この際、制御信号ＦによってスイッチS4およびS6が位置a-d に切換わる
ようになる。これがため、’１’ビットがシフトレジスタ７の記憶位置7.1 に記
憶され、記憶位置2.2 の内容を記憶位置7.2 に記憶し、記憶位置2.8 および2.9
の内容が記憶位置7.3 および7.4 にそれぞれ記憶され、記憶位置2.5,2.6 および
2.7 の内容が記憶位置7.5,7.6 および7.7 にそれぞれ記憶され、’１’ビットが
記憶位置7.8 に記憶され、’０’ビットが記憶位置7.9 および7.10に記憶され、
シフトレジスタ２の記憶位置2.10-2.16 の内容が記憶位置7.11-7.17 に無変換で
記憶される。
記憶位置7.1 の二進値を’１’に設定することにより、ｋ−制約の可能な違反
を防止されたことになる。さらに、記憶位置7.9 のビット値は’０’となり、こ
れは情報ワードの立上がり縁または立下がり縁が５個以上の連続の(立上がりま
たは立下がり)'０'を具えたことを示す。記憶位置7.8 に記憶された’１’ビッ
トは情報ワードが５個以上の立上がり’０’を有していたことを示す。記憶位置
7.8 および7.10にそれぞれ常時記憶されていた記憶位置2.8 および2.9 の内容は
何れか他の場所に記憶する必要がある。その理由は記憶位置7.8 および7.10に記
憶されたビットを信号用に用いるからである。これがため、記憶位置2.8 および
2.9 の２つのビット値は記憶位置7.3 および7.4 にそれぞれ記憶する。従って、
記憶位置7.8-7.10に記憶された信号ビットから、情報ワードが４つ以上の立上が
り’０’を具えたことがわかる。２つの記憶位置2.8 および2.9 の一方の内容は
第１の記憶位置7.1 に記憶することはできない。その理由は記憶された’１’ビ
ットに対し、ｋ−制約の違反を防止する必要があるからである。これがため、２
つの記憶位置2.8 および2.9 の内容はシフトレジスタ７の４つの記憶位置7.2-7.
5 のうちの２つ(本例では記憶位置7.3 および7.4)に記憶することができ、これ
ら記憶位置は復号化時に’０’値を具える必要がある。
５個以上の連続立下がり’０’および５個以下の連続立上がり’０’を有する
シフトレジスタ２に１つの情報ワードが記憶されるものとする。また、次のチャ
ネルワードが正確に４個の立上がり’０’を有するものとする。何らかの対策が
とられていない場合には次のチャネルワードを有するシフトレジスタ２に記憶さ
れた情報ワードの連接はｋ−制約の違反となる。立下がり’０’が５個以上にな
ると、制御信号Ａは’低’レベルとなり、制御信号Ｂは’高’レベルとなる。こ
れがため、スイッチS1は位置a-b となり、スイッチS9は位置a-c となる。さらに
、制御信号Ｃは’低’レベルであるため、スイッチS5は位置a-c となる。そのう
え、制御信号Ｄが’高’レベルとなり、制御信号Ｅが’低’レベルとなり、その
結果スイッチS2およびS3は位置a-b に切換わり、スイッチS7およびS8は位置a-c
に切換わる。この際、制御信号ＦによってスイッチS4およびS6が位置a-b に切換
わるようになる。これがため、記憶位置2.1-2.7 の内容はシフトレジスタ７の記
憶位置7.1-7.7 にそれぞれ記憶される。従って、’０’ビットがシフトレジスタ
７の記憶位置7.8 および7.9 に記憶される。これがため、記憶位置2.10,2.11 お
よび2.12の内容が記憶位置7.11,7.12 および7.13にそれぞれ記憶され、’１’ビ
ットが記憶位置7.17に記憶される。
記憶位置7.17の二進値を’１’に設定することにより、ｋ−制約の可能な違反
を防止されることになる。さらに、記憶位置7.9 のビット値は再び’０’となり
、これは情報ワードの立上がり縁または立下がり縁が５個以上の連続の(立上が
りまたは立下がり)'０'を具えたことを示す。記憶位置7.10に記憶された’１’
ビットは情報ワードが５個以上の立下がり’０’を有することを示す。記憶位置
7.8 および7.10にそれぞれ常時記憶されていた記憶位置2.8 および2.9 の内容は
何れか他の場所に記憶する必要がある。その理由は記憶位置7.8 および7.10に記
憶されたビットを再び信号用に用いるからである。これがため、記憶位置2.8 お
よび2.9 の２つのビット値は記憶位置7.15および7.14にそれぞれ記憶する。従っ
て、記憶位置7.8-7.10に記憶された信号ビットから、情報ワードが４つ以上の立
下がり’０’を具えたことはがわかる。２つの記憶位置2.8 および2.9 の一方の
内容は最終記憶位置7.17に記憶することはできない。その理由は記憶された’１
’ビットに対し、ｋ−制約の違反を防止する必要があるからである。これがため
、２つの記憶位置2.8 および2.9 の内容はシフトレジスタ７の４つの記憶位置7.
13-7.16 のうちの２つ（本例では記憶位置7.14および7.15）に記憶することがで
き、これら記憶位置は復号化時に’０’値を具える必要がある。
５個以上の連続立上がり’０’および５個以下の連続立下がり’０’を有する
シフトレジスタ２に１つの情報ワードが記憶されるものとする。この際再び何ら
かの対策がとられていない場合にはシフトレジスタに記憶された情報ワードの連
接はｋ−制約の違反となる。立上がりおよび立下がり’０’が５個以上になると
、制御信号ＡおよびＢは双方とも’高’レベルとなる。これがため、スイッチS1
およびS9は双方とも位置a-c となる。さらに、制御信号Ｃは’低’レベルである
ため、スイッチS5は位置a-c となる。そのうえ、制御信号Ｄが’高’レベルとな
り、制御信号Ｅが’低’レベルとなり、その結果スイッチS2およびS3は位置a-b
に切換わり、スイッチS7およびS8は位置a-c に切換わる。この際、制御信号Ｆに
よってスイッチS4は位置a-d に切換わり、スイッチS6が位置a-b に切換わるよう
になる。これがため、記憶位置7.1 に’１’ビットが記憶され、記憶位置2.2 の
内容記憶位置7.2 に記憶され、記憶位置2.5-2.7 の内容がシフトレジスタ７の記
憶位置7.5-7.7 にそれぞれ記憶されるようになる。従って、シフトレジスタ７の
記憶位置7.8 および7.10には’１’ビットが記憶される。また記憶位置7.9 には
’０’ビットが記憶される。従って、記憶位置2.8 および2.9 の内容は記憶位置
7.15および7.14にそれぞれ記憶され、記憶位置2.10,2.11 および2.12の内容が記
憶位置7.11,7.12 および7.13にそれぞれ記憶され、’１’ビットが記憶位置7.17
に記憶されるようになる。
記憶位置7.1 および7.17の二進値を’１’に設定することにより、ｋ−制約の
可能な違反を防止され立上がりことになる。さらに、記憶位置7.9 のビット値は
再び’０’となり、これは情報ワードの立上がり縁または立下がり縁の双方が５
個以上の連続の(立上がりまたは立下がり)'０'を具えたことを示す。記憶位置7.
8 および7.10に記憶された’１’ビットは情報ワードが5 個以上の立上がり’０
’および５個以上の立下がり’０’を有したことを示す。これがため、記憶位置
7.8 および7.10にそれぞれ常時記憶されていた記憶位置2.8 および2.9 の内容は
何れか他の場所に記憶する必要がある。その理由は記憶位置7.8 および7.10に記
憶されたビットを再び信号用に用いるからである。従って、記憶位置2.8 および
2.9 の２つのビット値は記憶位置7.15および7.14にそれぞれ記憶する。記憶位置
7.8-7.10に記憶された信号ビットから、情報ワードが４つ以上の立下がり’０’
を具えたことはがわかる。２つの記憶位置2.8 および2.9 の一方の内容は最終記
憶位置7.17に記憶することはできない。その理由は記憶された’１’ビットに対
し、ｋ−制約の違反を防止する必要があるからである。これがため、２つの記憶
位置2.8 および2.9 の内容はシフトレジスタ７の４つの記憶位置7.13-7.16 のう
ちの２つ（本例では記憶位置7.14および7.15）に記憶することができ、これら記
憶位置は復号化時に’０’値を具える必要がある。
記憶位置のビット値は４つの記憶位置7.2-7.5 の例えば２つに記憶されるか、
または、例えば、記憶位置2.8 の１つのビット値は記憶位置7.2-7.5 の１つに記
憶され、且つ、記憶位置2.9 の他方のビットは記憶位置7.2-7.5 の１つに記憶位
置されることは明らかである。
図２は本発明復号化装置の一例を示す。本発明復号化装置は図１の符号化装置
により得られた17- ビットチャネルワードを16- ビット情報ワードに復号化する
ことができる。この復号化装置にはチャネルワードを受信する入力端子25を設け
、この入力端子25をシフトレジスタ27の入力側に結合する。本例では、シフトレ
ジスタ27に17個の記憶位置17.1-27.17を設ける。このシフトレジスタ27には17個
の記憶位置の各々に対し１個宛て17個の並列出力端子を設ける。他方のシフトレ
ジスタ30には16個の記憶位置30.1-30.16を設ける。シフトレジスタ30の出力側を
16- ビット情報ワードを供給する出力端子32に結合する。このシフトレジスタ30
には16個の記憶位置の各々に対し１個宛て16個の並列出力端子を設ける。また、
検出器29を設け、その入力端子を記憶位置27.8-27.10の出力側に結合する。これ
ら記憶位置は信号ビット(c1,c2,c3)を具えることができる。
検出器29によって受信したチャネルワードの記憶位置27.8-27.10のビット値を
検出して、後述するようにビット値(c1,c2,c3)に応答して制御信号Ｘ，Ｙ，Ｚを
発生する。
記憶位置27.1の出力側はスイッチS10の端子’ｂ’に結合する。記憶位置27.2
の出力側をシフトレジスタ30の記憶位置30.2の入力側に結合する。記憶位置27.3
の出力側をスイッチＳ11の端子’ｂ’に結合するとともにスイッチＳ13の端子’
ｂ’に結合する。記憶位置27.4の出力側をスイッチＳ12の端子’ｂ’に結合する
とともにスイッチS14の端子’ｂ’に結合する。記憶位置27.5，27.6および27.7
の出力側をシフトレジスタ30の各記憶位置30.5，30.6および30.7の入力側にそれ
ぞれ結合する。
記憶位置27.8の出力側をスイッチＳ13の端子’ｃ’に結合する。記憶位置27.1
0 の出力側をスイッチS14の端子’ｃ’に結合する。記憶位置27.11 ，27.12 お
よび27.13 の出力側をシフトレジスタ30の各記憶位置30.10 ，30.11 および30.1
2 の入力側にそれぞれ結合する。記憶位置27.14 の出力側をスイッチＳ15の端子
’ｂ’に結合するとともにスイッチS14の端子'd'に結合する。記憶位置27.15 の
出力側をスイッチS16の端子’ｂ’に結合するとともにスイッチS13の端子’ｄ’
に結合する。記憶位置27.16 の出力側をシフトレジスタ30の記憶位置30.15
の入力側に結合する。記憶位置27.17 の出力側をスイッチS17の端子’ｂ’に結
合する。
スイッチS10-S12およびスイッチS15-S17の端子’ｃ’を論理’低’即ち、’０
’値に結合する。これらスイッチS10およびS17の端子’ａ’を記憶位置30.1およ
び30.16 の入力側にそれぞれ結合し、スイッチS11およびS12の端子’ａ’を記憶
位置30.3および30.4の入力側にそれぞれ結合し、スイッチS13およびS14の端子’
ａ’を記憶位置30.8および30.9の入力側にそれぞれ結合し、スイッチS15およびS16
の端子’ａ’を記憶位置30.13 および30.14 の入力側にそれぞれ結合する。
これらスイッチは全て可制御スイッチとし、そのスイッチ位置をこれらスイッ
チに供給される制御信号に応答して制御し得るようにする。スイッチS10-S12の
スイッチ位置は前記検出器29により発生する制御信号Ｘに応答して制御する。ス
イッチS13およびS14のスイッチ位置は前記検出器29により発生する制御信号Ｚに
応答して制御する。スイッチS15-S17のスイッチ位置は前記検出器29により発生
する制御信号Ｚに応答して制御する。
制御信号Ｘ，ＸおよびＺは信号ビット(c1,c2,c3)から次のようにして取出す。
信号ビットc2が’１’である場合には、制御信号ＸおよびＹは双方とも’高’レ
ベルにあり、従って、スイッチS10-S12およびS15-S17は全て位置ａ-bにある。さ
らに、制御信号ＺはスイッチＳ13およびS14を双方とも位置a-c とするような値
となる。これがため、ビット位置27.1-27.7 および27.8-27.17の内容が変化しな
いでシフトレジスタ30の記憶位置に記憶されるようになる。従って、シフトレジ
スタ30に記憶された16- ビット情報ワードは再変換された情報ワードとして出力
端子32に供給することができる。この情報ワードは５個以下の立上がり’０’お
よび５個以下の立下がり’０’を有する最初に符号化された情報ワードである。
信号ビット(c1,c2,c3)がビットパターン(1,0,0)を有する場合には、制御信号
Ｘは’低’レベルとなり、制御信号Ｙは’高’レベルのままである。これがため
、スイッチS10およびS11はそのスイッチ位置a-c に切換わる。さらに、スイッチ
S13およびS14は双方とも位置a-b となる。
信号ビット(c1,c2,c3)がビットパターン(0,0,1)を有する場合には、制御信号
Ｘは’高’レベルとなり、制御信号Ｙは’低’レベルとなる。これがため、スイ
ッチS10-S12はそのスイッチ位置a-b に切換わるとともにスイッチS15-S17はその
スイッチ位置a-c に切換わる。さらに、制御信号ＺはスイッチS13およびS14の双
方が位置a-d となるような値となる。
信号ビット(c1,c2,c3)がビットパターン(1,0,1)を有する場合には、両制御信
号ＸおよびＹは双方とも’低’レベルとなる。これがため、スイッチS10-S12お
よびスイッチS15-S17がスイッチ位置a-c となる。さらに、制御信号Ｚはスイッ
チS13およびS14の双方が位置a-d となるような値となる。これら制御信号Ｘおよ
びＹは図２に示すＯＲゲート35および36並びに反転器37および38を用いて得るこ
とができる。
スイッチS10-S17はこれらスイッチのスイッチ位置を制御する制御信号を発生
するに必要な回路と相俟って請求項に記載の設定手段と見なすことができる。さ
らに、記憶位置27.9は請求項に記載の除去手段と見なすことができる。
復号化装置の機能を以下に説明する。先ず、最初に符号化された情報ワードは
５個以下の連続立上がり’０’および５個以下の連続立下がり’０’を有するも
のとする。この状況は上述した通りである。信号ビットc2は’１’であり、ビッ
ト位置27.1-27.7 および28.8-27.17の内容は変化しないままシフトレジスタ30の
記憶位置に記憶される。ビット位置28.8-27.17のビット値は信号ビットではなく
、元の情報ワードのそれぞれビット位置８および９のビットである。
元の符号化された情報ワードは５個以上の連続立上がり’０’および５個以下
の連続立下がり’０’を有するものとする。信号ビットはパターン(1,0,0)を有
する。上述したように、制御信号Ｘは’低’レベルであり、制御信号Ｙは’高’
レベルである。スイッチS10-S12はスイッチ位置a-c に切換わり、スイッチS13-S14
はスイッチ位置a-b に切換わる。スイッチS15-S17はスイッチ位置a-c のまま
である。これがため、シフトレジスタ30の記憶位置30.1,30.3 および30.4の各々
に’０’ビットが記憶され、記憶位置27.3および27.4の内容は記憶位置30.8およ
び30.9にそれぞれ記憶される。この結果元の情報ワードが再生される。
元の符号化された情報ワードは５個以上の連続立下がり’０’および５個以下
の連続立上がり’０’を有するものとする。信号ビットはパターン(0,0,1)を有
する。上述したように、制御信号Ｘは’高’レベルであり、制御信号Ｙは’低’
レベルである。スイッチS10-S12はスイッチ位置a-b に切換わり、スイッチS13-S14
はスイッチ位置a-d に切換わる。スイッチS15-S17はスイッチ位置a-c に切換
わる。これがため、シフトレジスタ30の記憶位置30.13,30.14 および30.16 の各
々に’０’ビットが記憶され、記憶位置27.15 および27.14 の内容は記憶位置30
.8および30.9にそれぞれ記憶される。この結果元の情報ワードが再生される。
元の符号化された情報ワードは５個以上の連続立上がり’０’および５個以上
の連続立下がり’０’を有するものとする。信号ビットはパターン(1,0,1)を有
する。上述したように、制御信号ＸおよびＹは双方とも’低’レベルである。ス
イッチS10-S12はスイッチ位置a-c に切換わり、スイッチS13-S14はスイッチ位置
a-d に切換わる。スイッチS15-S17はスイッチ位置a-c に切換わる。これがため
、シフトレジスタ30の記憶位置30.1,30.3,30.4,30.13,30.14および30.16 の各々
に’０’ビットが記憶され、記憶位置27.15 および27.14 の内容は記憶位置30.8
および30.9にそれぞれ記憶される。この結果元の情報ワードが再生される。
図１および図２の符号化装置および復号化装置はそれぞれ種々の変形例が可能
である。図１の例では、追加のビット（図２の信号ビットc2）は情報ワードのシ
ーケンス数８および９でビット位置間に、即ち、情報ワードの中央に正確に挿入
された。その理由は情報ワードのビット数が偶数であるからである。これがため
、この位置に’１’ビットを挿入する場合には既にこの挿入された’１’ビット
を含む情報ワードはｋ−制約（ｋ＝８）を満足する。しかし、このｋの値が高く
、例えば９である場合には、シーケンス数７および８または９および10を有する
ビット位置間にこの追加のビットを挿入することができる。ｋが例えば９である
かかる状況の元では、記憶位置7.1 および7.17に記憶された’１’ビットは記憶
位置7.2 および7.16に記憶されるようになる。また、一層一般的な場合には、検
出器４によってシフトレジスタ２の最初のｑ個の記憶位置のビット値を検出する
とともに検出器５によってシフトレジスタ２の最後のｑ個の記憶位置に記憶され
たビット値を検出する。請求項にそれぞれ記載の指定の第１および第２数である
数ｐ−１およびｑ−１はｋの関係を有する。特に、この関係はｋをｐ−１とｑ−
１との和に等しくすることができる。従って、上述した例では３個以上の立上が
り’０’が情報ワードに存在するか否か、および５個以上の立下がり’０’が情
報ワードに存在するか否か検出して判定することができる。
記憶位置7.9 に記憶されたビットが’０’値を有する状況の元で立上がりまた
は立下がり’０’の数がそれぞれｐ−１およびｑ−１以上となるか否かを示す信
号ビットc1およびc3は記憶位置7.6 ，7.7 ，7.11および7.12のような記憶位置7.
8 および7.10以外の記憶位置に記憶することができる。
図３は本発明符号化装置の第２例の構成を示す回路図である。ユニットとして
図３に示す符号化装置45は入力端子51に結合されたに対応する52と、既知のａＴ
プレコーダ56の入力端子に結合された出力端子54とを有し、このプレコーダは値
１または２を有し得る積分器とする。ａＴプレコーダ56の出力側を出力端子58に
結合するとともにＤＳＶ検出器60の入力端子に検出器する。ＤＳＶ検出器60の出
力側をＡＮＤゲート62および64の第１入力端子に結合する。ＡＮＤゲート62およ
び64の出力側を前記ユニット45の入力端子66および68にそれぞれ結合する。ユニ
ット45の他の出力端子70および72はＡＮＤゲート62および64の第２入力端子にそ
れぞれ結合する。
符号化装置のユニット45の一例を図４にさらに示す。図４のユニット45は図１
の符号化装置の例とほぼ同様であるが、その相違点は追加のスイッチS20およびS21
を設けた点である。即ち、本例ではスイッチＳ20およびS21の端子’ａ’を記
憶位置7.2 および7.10の入力側にそれぞれ結合する。スイッチＳ20およびS21の
端子’ｂ’を記憶位置2.2 および2.15の出力側にそれぞれ結合する。スイッチＳ20
およびS21の端子’ｃ’を二進’高’値’１’の端子に結合する。スイッチＳ2 0
およびS21のスイッチ位置は制御信号ＧおよびＨによりそれぞれ制御することが
できる。これら制御信号ＧおよびＨはＡＮＤゲート62,64 および72並びに反転器
74を用いて制御信号ＡおよびＢ並びにＤＳＶ検出器60により発生した制御信号か
ら取出すことができる。図３および４に示す例は、情報ワードがｐ−１個以上の
立上がり’０’および／またはｑ−１個以上の立下がり’０’を具える場合に、
これら立上がり／立下がり’０’の幾らかをａＴプレコーダ56の出力信号のＤＳ
Ｖ(デジタル加算値(デジタルサムバリュー))を制御するために用いること
ができると云う事実を基としたものである。この目的のために、検出器60によっ
てａＴプレコーダ56の出力信号のランニングデジタル和を検出するとともにこの
出力信号が一例として直流のないような制御信号を発生する。
本例では、出力端子58におけるこの無直流出力信号は、制御信号Ａまたは制御
信号Ｂ或は両制御信号ＡＢが’高’レベルにある際、スイッチＳ20およびＳ21の
少なくとも一方の位置を制御することによって得ることができる。
シフトレジスタ２に記憶された情報ワードが５個以下の立上がり’０’および
５個以下の立下がり’０’を有するものとする。これがため、制御ＡおよびＢの
双方は’低’レベルとなる。これがため、ＡＮＤゲート62および64は双方ともブ
ロックされて両制御信号ＧおよびＨが’低’レベルとなる。この結果として、ス
イッチＳ20およびＳ21は位置a-b となり、シフトレジスタ２の内容は前述したよ
うに不変のまま記憶位置7.1-7.8 および7.10-7.17 に記憶されるようになる。
シフトレジスタ２に記憶された情報ワードが５個以上の立上がり’０’および
５個以下の立下がり’０’を有するものとする。立上がり’０’が５個以上とな
る結果として、制御信号Ａが’高’レベル且つ制御信号Ｂが’低’レベルとなる
。これがため、ＡＮＤゲート62はブロックされるが、ＡＮＤゲート64は検出器60
からの制御信号を入力端子68に供給し得るようになる。まず最初、検出器60によ
ってその出力側に’低’制御信号を発生して’低’制御信号ＧをスイッチＳ20に
供給する。これがため、両スイッチＳ20およびＳ21は位置a-b となる。’０’ビ
ットである記憶位置2.2 の内容は記憶位置7.2 に供給され、ここに記憶される。
かくして得たチャネルワード（第１チャネルワードと称する）をａＴプレコーダ
56に供給するとともにプレコードされた（第１）チャネルワードを検出器60に供
給してこの検出器60によってこのプレコードされた（第１）チャネルワードによ
り生じるＤＳＶに変化を生ぜしめることができる。次いで、検出器60によってそ
の出力側に’高’制御信号を発生して制御信号Ｇが’高’レベルとなるようにす
る。これがため、スイッチＳ20は位置a-c に切換わり、記憶位置7.2 に’１’ビ
ットが記憶され、その結果他のチャネルワード（第２チャネルワードと称する）
がシフトレジスタ２に記憶された同一の情報ワードから得られるようになる。か
くして得た（第２）チャネルワードをａＴプレコーダ56に供給するとともにプレ
コードされた（第２）チャネルワードを検出器60に供給してこの検出器60によっ
てこのプレコードされた（第２）チャネルワードにより生じるＤＳＶに変化を生
ぜしめることができる。次いで検出器60によって２つのプレコードされたチャネ
ルワードのうちの何れか一方を決定して無直流出力信号の最良の近似値が得られ
るようにする。最良に整合されたこの（第１または第２）チャネルワードを出力
チャネルワードとして選定する。
シフトレジスタ２に記憶された情報ワードが５個以上の立下がり’０’および
５個以下の立上がり’０’を有するものとする。立上がり’０’が５個以上とな
る結果として、制御信号Ａが’低’レベル且つ制御信号Ｂが’高’レベルとなる
。これがため、ＡＮＤゲート64はブロックされるが、ＡＮＤゲート62は検出器60
からの制御信号を入力端子66に供給し得るようになる。その理由は、ＡＮＤゲー
ト72も’開放’状態となるからである。まず最初、検出器60によってその出力側
に’低’制御信号を発生して’低’制御信号ＨをスイッチＳ21に供給する。これ
がため、両スイッチＳ20およびＳ21は位置a-b となる。’０’ビットである記憶
位置2.15の内容は記憶位置7.16に供給され、ここに記憶される。かくして得たチ
ャネルワード（第１チャネルワードと称する）をａＴプレコーダ56に供給すると
ともにプレコードされた（第１）チャネルワードを検出器60に供給してこの検出
器60によってこのプレコードされた（第１）チャネルワードにより生じるＤＳＶ
に変化を生ぜしめることができる。次いで、検出器60によってその出力側に’高
’制御信号を発生して制御信号Ｈが’高’レベルとなるようにする。これがため
、スイッチＳ21は位置a-c に切換わり、記憶位置7.16に’１’ビットが記憶され
、その結果他のチャネルワード（第２チャネルワードと称する）がシフトレジス
タ２に記憶された同一の情報ワードから得られるようになる。かくして得た（第
２）チャネルワードをａＴプレコーダ56に供給するとともにプレコードされた（
第２）チャネルワードを検出器60に供給してこの検出器60によってこのプレコー
ドされた（第２）チャネルワードにより生じるＤＳＶに変化を生ぜしめることが
できる。次いで検出器60によって２つのプレコードされたチャネルワードのうち
の何れか一方を決定して無直流出力信号の最良の近似値が得られるようにする。
最良に整合されたこの（第１または第２）チャネルワードを出力チャネルワード
として選定する。
シフトレジスタ２に記憶された情報ワードが５個以上の立上がり’０’および
５個以下の立下がり’０’を有するものとする。両制御信号ＡおよびＢは’高’
レベルとなる。これがため、ＡＮＤゲート62および64は’開放’状態となる。し
かし、ＡＮＤゲート72はブロックされ、従って、検出器60からの制御信号を入力
端子68にのみ供給することができる。まず最初、検出器60によってその出力側に
’低’制御信号を発生して’低’制御信号ＧをスイッチＳ20に供給する。この結
果、両スイッチＳ20およびＳ21は位置a-b となる。’０’ビットである記憶位置
2.2 の内容は記憶位置7.2 に供給され、ここに記憶される。かくして得たチャネ
ルワード（第１チャネルワードと称する）をａＴプレコーダ56に供給するととも
にプレコードされた（第１）チャネルワードを検出器60に供給してこの検出器60
によってこのプレコードされた（第１）チャネルワードにより生じるＤＳＶに変
化を生ぜしめることができる。次いで、検出器60によってその出力側に’高’制
御信号を発生して制御信号Ｇが’高’レベルとなるようにする。この結果、スイ
ッチＳ20は位置a-c に切換わり、記憶位置7.2 に’１’ビットが記憶され、その
結果他のチャネルワード（第２チャネルワードと称する）がシフトレジスタ２に
記憶された同一の情報ワードから得られるようになる。かくして得た（第２）チ
ャネルワードをａＴプレコーダ56に供給するとともにプレコードされた（第２）
チャネルワードを検出器60に供給してこの検出器60によってこのプレコードされ
た（第２）チャネルワードにより生じるＤＳＶに変化を生ぜしめることができる
。次いで検出器60によって２つのプレコードされたチャネルワードのうちの何れ
か一方を決定して無直流出力信号の最良の近似値が得られるようにする。最良に
整合されたこの（第１または第２）チャネルワードを出力チャネルワードとして
選定する。
スイッチＳ20は記憶位置7. 5への信号ラインに位置させることができ、スイッ
チＳ21は記憶位置7.13への信号ラインに位置させることができるこは明らかであ
る。また、記憶位置7.2,7.5,7.13および7.14への信号ラインの全てにスイッチを
設け得ることもできる。この場合には、記憶位置7.2 および7.5 への信号ライン
の両スイッチが位置a-b にある際、または両スイッチが位置a-c にある際、ある
いはスイッチＳ20が位置a-b にあり、他のスイッチが位置a-c にある際、或は又
、スイッチＳ20が位置a-c にあり、他のスイッチが位置a-b にある際に得られる
４つの可能なチャネルワード間の選択を行う機会が与えられるようになる。図５
は図３および４に示す符号化装置で得られたチャネルワードを復号化する復号化
装置の一例を示す。本例では、図３の符号化装置できる得られたプレコードされ
たチャネルワードを磁気記録キャリアに記録する際この記録キャリアからの次の
再生によりプレコード前に存在したチャネルワードを得ることができること明ら
かである。これがため、この復号化装置は、２つの追加のスイッチＳ24およびＳ25
が記憶位置30.2および30.15 への信号ラインに存在する点以外は、図２に示す
復号化装置と殆ど同じである。これらスイッチＳ24およびＳ25の端子’ａ’を記
憶位置30.2および30.15 の入力側にそれぞれ結合する。これらスイッチＳ24およ
びＳ25の端子’ｂ’を記憶位置27.2および27.16 の入力側にそれぞれ結合する。
スイッチＳ24およびＳ25の端子’ｃ’を二進’低’値’０’の端子に結合する。
これらスイッチＳ24およびＳ25のスイッチ位置は制御信号ＸおよびＹによってそ
れぞれ制御することができる。
これがため、記憶位置27.9に記憶された信号ビットc2が’１’である際に両ス
イッチＳ24およびＳ25が位置a-b にあり、従って記憶位置27.2および27.16 の内
容は記憶位置30.2および30.15 に転送することができる。従って信号ビット(c1,
c2,c3)が(1,0,0)である場合には、スイッチＳ24は位置a-c に切換わり、従って
記憶位置27.2の内容にかかわらず、記憶位置30.2に’０’ビットを記憶すること
ができる。信号ビット(c1,c2,c3)が(0,0,1)である場合には、スイッチＳ25が位
置a-c に切換わり、従って記憶位置27.16 の内容にかかわらず、記憶位置30.15
に’０’ビットを記憶することができる。信号ビット(c1,c2,c3)が(1,0,1)であ
る場合には、スイッチＳ24およびＳ25が双方とも位置a-c に切換わり、従って記
憶位置27.2および27.16の内容にかかわらず、記憶位置30.2および30.15 に’０
’ビットを記憶することができる。 チャネルワードの復号化を実行するように
受信を行う際、受信したチャネルワードの信号ビットc2が正しくない場合には、
このチャネルワードの復号化後に得られた（ｎ−１）ビット情報ワードが正しく
ないものとなる。図６の符号化装置行う際図７の復号化装置の例では、正しくな
い
信号ビットc2の受信時の影響を少なくとも最小とする対策が講ぜられている。
図６の例は符号化装置の入力部のみを一層詳細に示すものである。この符号化
装置の入力端子１は記憶位置80.1-80.16を有する中間シフトレジスタ80の入力側
に結合する。この中間シフトレジスタ80は16個の記憶位置の各々に対し１個宛で
16個の並列出力端子を有する。このシフトレジスタ80の出力側は記憶位置82.1-8
2.16を有する記憶装置82の対応する入力側に結合する。図６の記憶装置82は、そ
の16個の記憶位置の16個の出力端子が図１のシフトレジスタ２の16個の出力端子
と同一であると云う点で、図１の例のシフトレジスタ２と等価であると見なすこ
とができる。これがため、図６の符号化装置の例を完成させるために、検出器４
および５、シフトレジスタ７およびスイッチＳ1-Ｓ9はブロックで示す記憶装置8
4内に存在するものとする。
図６の例では、８ビットワードのバイトを入力端子１に供給し、ここで２つの
連続バイト（バイト１およびバイト２）をシフトレジスタ80に記憶し得るように
して、バイト１が記憶位置80.1-80.8 に記憶され、バイト２が記憶位置80.9-80.
16に記憶されるようにする。
記憶位置80.1の出力側を記憶位置82.1の入力側に結合する。記憶位置80.2およ
び80.3の出力側を記憶位置82.3および82.4の各入力側にそれぞれ結合する。記憶
位置80.4および80.5の出力側を記憶位置82.8および82.9の入力側にそれぞれ結合
する。記憶位置80.6および80.7の出力側を記憶位置82.13 および82.14 の入力側
にそれぞれ結合する。記憶位置80.8の出力側を記憶位置82.16 の入力側に結合す
る。これがため、記憶位置80.1-80.8 に記憶されたバイト１は符号化時に影響を
受け得る記憶装置82のこれら記憶位置に記憶される。
記憶位置80.9の出力側を記憶位置82.2の入力側に結合する。記憶位置80.10,80
.11 および80.12 の出力側を記憶位置82.5,82.6 および82.7の各入力側にそれぞ
れ結合する。記憶位置80.13,80.14 および80.15 の出力側を記憶位置82.10,82.1
1 および82.12 の入力側にそれぞれ結合する。記憶位置80.16 の出力側を記憶位
置82.15 の入力側に結合する。これがため、記憶位置80.9-80.16に記憶されたバ
イト２は符号化時に影響を受け得ない記憶装置82のこれら記憶位置に記憶される
。
図７に示す関連する復号化装置の例は復号化装置の出力部分のみを詳細に示す
。本例では復号化装置の入力端子25をブロック90の入力側に結合する。このブロ
ックは図２のシフトレジスタ27、検出器29およびスイッチＳ10- Ｓ17を具える。
さらに、本例では、記憶位置94.1-94.16を有する中間シフトレジスタ94を設ける
。この中間シフトレジスタ94は16個の記憶位置の各々に対し一個宛で16個の並列
入力端子と、復号化装置の出力端子32に結合された１つの出力端子とを有する。
このシフトレジスタ94の入力側は記憶位置92.1-92.16を有する記憶位置92の対応
する出力端子に結合する。図７の記憶位置92は、その16個の記憶位置の16個の入
力端子が図２のシフトレジスタ30の16個の入力端子と同一であると云う点で、図
２のシフトレジスタ30と等価であると見なすことができる。
記憶位置92.1の出力側を記憶位置94.1の入力側に結合する。記憶位置92.3およ
び92.4の出力側を記憶位置94.2および94.3の各入力側にそれぞれ結合する。記憶
位置92.8および92.9の出力側を記憶位置94.4および94.5の各入力側にそれぞれ結
合する。記憶位置92.13 および92.14 の出力側を記憶位置94.6および94.7の各入
力側にそれぞれ結合する。記憶位置92.16 の出力側を記憶位置94.8の入力側に結
合する。これがため、図６のシフトレジスタ80の記憶位置80.1-80.8 に最初に記
憶されたバイト１はシフトレジスタ94の記憶位置94.1-94.8 に新たに記憶される
。
さらに、記憶位置94.9-94.16の入力側を記憶装置92のこれら記憶位置の出力側
に記憶することができ、従ってバイト２は記憶位置94.9-94.16に記憶することが
できる。
信号ビットc2は受信中に発生するエラーのために変化するものとする。これが
ため、図２のスイッチＳ10- Ｓ17は誤った位置となり、図７の記憶装置92の記憶
位置92.1,92.3,92.4,92.8,92.9,92.13,92.14および92.16 に誤った値を導き得る
ようになる。これがため、記憶位置94.1-94.8 に記憶されたバイト１は誤った値
となり、記憶位置94.9-94.16に記憶されたバイト２は正しい値となる。
本発明符号化装置の他の例を図８に示す。本例符号化装置によって（ｎ−１）
＝16ビット情報ワードを（ｎ）＝17ビットチャネルワード符号化し、続くチャネ
ルワードのシーケンスが図８の特定の例でｋが（ｎ−１）／２よりも小さいとき
、即ち、ｋ＝６のとき、ｋ−制約を満足し得るようにする。図８の例は図１の例
と殆ど同じである。ｋが６に等しいと云う事実は、情報ワードのビット位置８お
よび９間に’１’ビットを挿入した後でも、得られた17ビットチャネルワードの
前半および後半にｋ−制約の違反が生じ得るようになる。従って、情報ワードの
前半または後半に少なくとも７個の連続’０’のシーケンスが存在するか否かを
さらに検出する必要がある。この目的のために、図８の符号化装置には、それぞ
れ７個の記憶位置2.1-2.7 または2.2-2.8 に７個の連続’０’が記憶されている
か否かを検出する検出器100 および104 と、それぞれ７個の記憶位置2.10-2.16
または2.9-2.16に７個の連続’０’が記憶されているか否かを検出する検出器10
2 および106 をさらに設けるようにする。さらに、図１の例の検出器４および５
を僅かに変更してこれら検出器によって、情報ワードに４個の連続立上がりまた
は立下がり’０’が存在するか否かを検出する必要がある。従って、検出器４′
,100および104 の出力端子をＯＲゲート110 の各入力端子に結合してその出力側
に制御信号Ａを発生させるとともに検出器５′,102および106 の出力端子をＯＲ
ゲート112 の各入力端子に結合してその出力側に制御信号Ｂを発生させるように
する。
さらに、記憶位置2.1 の出力側と記憶位置7.1 の入力側との間の接続部に最初
に挿入されたスイッチＳ1を記憶位置2.1 の出力側と記憶位置7.3 の入力側との
間の接続部に挿入する。記憶位置2.16の出力側と記憶位置7.17の入力側との間の
接続部に最初に挿入されたスイッチＳ9を記憶位置2.14の出力側と記憶位置7.15
の入力側との間の接続部に挿入する。記憶位置2.3 の出力側と記憶位置7.3 の入
力側との間の接続部に最初に挿入されたスイッチＳ2を記憶位置2.2 の出力側と
記憶位置7.2 の入力側との間の接続部に挿入する。記憶位置2.14の出力側と記憶
位置7.15の入力側との間の接続部に最初に挿入されたスイッチＳ8を記憶位置2.1
5の出力側と記憶位置7.17の入力側との間の接続部に挿入する。
制御信号Ｃ，Ｄ，ＥおよびＦは図１の例につき説明した所と同様に発生させる
ことができる。さらに、供給される制御信号に応答してスイッチ位置に関するス
イッチの応答も図１につき説明した所と同様である。
’高’制御信号Ａは、記憶位置2.1-2.4 に４個の’０’、または記憶位置2.1-
2.7 に７個の’０’あるいは記憶位置2.2-2.8 に７個の’０’を発生させること
を示す。これに応答して、記憶位置7.3 に’１’ビットを記憶してｋ−制御の違
反を防止するする。さらに、記憶位置7.8 に’１’ビットを記憶し、記憶位置7.
9 および7.10（制御信号Ｂは’低’レベルにあるものとする）に’０’ビットを
記憶し、従って、記憶位置2.8 および2.9 に記憶されたビット値は記憶位置7.2
および7.4 にそれぞれ記憶されるようになる。’高’制御信号Ｂは、記憶位置2.
13-2.16 に４個の’０’、または記憶位置2.10-2.16 に７個の’０’あるいは記
憶位置2.9-2.15に７個の’０’を発生させることを示す。これに応答して、記憶
位置7.15に’１’ビットを記憶してｋ−制御の違反を防止するする。さらに、記
憶位置7.10に’１’ビットを記憶し、記憶位置7.8および7.9（制御信号Ａは’低
’レベルにあるものとする）に’０’ビットを記憶し、従って、記憶位置2.8 お
よび2.9 に記憶されたビット値は記憶位置7.16および7.14にそれぞれ記憶される
ようになる。’高’制御信号ＡおよびＢは、記憶位置2.1-2.4 に４個の’０’、
または記憶位置2.1-2.7 に７個の’０’あるいは記憶位置2.2-2.8 に７個の’０
’を発生させることを示し、且つ記憶位置2.13-2.16 に４個の’０’、または記
憶位置2.10-2.16 に７個の’０’あるいは記憶位置2.9-2.15に７個の’０’を発
生させることを示す。これに応答して、記憶位置7.3 および7.15に’１’ビット
を記憶してｋ−制御の違反を防止するする。さらに、記憶位置7.8 および7.10に
’１’ビットを記憶し、記憶位置7.9 に’０’ビットを記憶し、従って、記憶位
置2.8 および2.9 に記憶されたビット値が再び記憶位置7.16および7.14にそれぞ
れ記憶されるようになる。
図９は図８の符号化装置によって供給されたチャネルワードのシーケンスを復
号化する復号化装置の位置例を示す。図９の例は図２の復号化装置と殆ど同じで
ある。図２の装置との相違点は、図２のスイッチＳ10およびＳ17の代わりに、図
９の各記憶位置27.2-30.2 および27.16 並びに30.15 間の接続部にこれらスイッ
チを挿入する。さらに、スイッチＳ13の端子’ｂ’を記憶位置27.2の出力側に結
合するとともにこのスイッチのた’ｄ’を記憶位置27.15 の出力側に結合する。
また、図９の例の機能は図２の例の機能と全く同じであるため、その詳細な説明
は省略する。
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【要約の続き】
トを挿入する。この復号化装置は他に前記立上がり’
０’の数が指定の第１数以上となる際に指定の第３ビッ
ト位置（7.1 ）の論理値を’１’値に設定するとともに
前記立下がり’０’の数が指定の第２数以上となる際に
指定の第４ビット位置の論理値を’１’値に設定する設
定手段（S1，S9）を設ける。前記指定の第３ビット位置
は前記情報ワードの立上がりビット位置の指定の第３数
（ｐ）の１つとし、指定の第４ビット位置(7.17)は情報
ワードの立下がりビット位置の指定の第４数（ｑ）の１
つとし、指定の第４数は指定の第２数＋１に等しくし、
ここにｎおよびｋは整数値であり、指定の第１および第
２数はｋに対しある関係を有するようにする。また、関
連する復号化装置も述べる。