JPH0945912A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0945912A JPH0945912A JP7194717A JP19471795A JPH0945912A JP H0945912 A JPH0945912 A JP H0945912A JP 7194717 A JP7194717 A JP 7194717A JP 19471795 A JP19471795 A JP 19471795A JP H0945912 A JPH0945912 A JP H0945912A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/141—VDMOS having built-in components
- H10D84/148—VDMOS having built-in components the built-in components being breakdown diodes, e.g. Zener diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
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- H10D62/112—Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D8/25—Zener diodes
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
-
- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 ゲート保護用のツェナーダイオードを有する
半導体装置において、ゲート・ソース間にリーク電流が
発生するのを防止する。 【解決手段】 ＭＯＳＦＥＴのゲート保護のためにゲー
ト・ソース間に接続したツェナーダイオード１９をＮ+
／Ｐ／Ｐ+／Ｐ／Ｎ+構造とすることにより、Ｐ領域表面
の反転によるリーク電流の発生をＰ+領域によって防止
し、さらに、Ｐ+領域の幅によってツェナー電圧の制御
を容易にする。
半導体装置において、ゲート・ソース間にリーク電流が
発生するのを防止する。 【解決手段】 ＭＯＳＦＥＴのゲート保護のためにゲー
ト・ソース間に接続したツェナーダイオード１９をＮ+
／Ｐ／Ｐ+／Ｐ／Ｎ+構造とすることにより、Ｐ領域表面
の反転によるリーク電流の発生をＰ+領域によって防止
し、さらに、Ｐ+領域の幅によってツェナー電圧の制御
を容易にする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特にＭＯＳ型半導体装置のゲート
保護装置及びその製造方法に関するものである。
その製造方法に関し、特にＭＯＳ型半導体装置のゲート
保護装置及びその製造方法に関するものである。
【０００２】
【従来の技術】ＭＯＳ型半導体装置の中で、比較的高電
圧・大電流のスイッチング素子に用いられるパワーＭＯ
ＳＦＥＴには、過電圧や静電気によって素子が破壊され
るのを防ぐために、そのゲート・ソース間に保護回路を
集積する試みがなされている。
圧・大電流のスイッチング素子に用いられるパワーＭＯ
ＳＦＥＴには、過電圧や静電気によって素子が破壊され
るのを防ぐために、そのゲート・ソース間に保護回路を
集積する試みがなされている。
【０００３】従来のパワーＭＯＳＦＥＴは図６に示すよ
うに、ＮチャネルパワーＭＯＳＦＥＴ１１０のゲートＧ
・ソースＳ間に保護素子としてツェナーダイオード２０
０が接続されていた。その具体的な構造を図７に示す。
図７に示されるようにドレイン電極ＤとなるＮ+型基板
１上にＮ型エピタキシャル層２が積層され、エピタキシ
ャル層２表面の一部にＰ型ベース拡散層１０が形成され
さらにＰ型ベース拡散層１０表面の一部にＮ+型ソース
拡散層１４が形成され、ゲート絶縁膜６を介してゲート
ポリシリコン９が設けられ、ゲートポリシリコン９とは
層間絶縁膜１６によって隔てられたアルミニウム配線１
８をソース電極Ｓとした縦型二重拡散ＭＯＳＦＥＴ（縦
型ＤＭＯＳＦＥＴ）構造となっていた。
うに、ＮチャネルパワーＭＯＳＦＥＴ１１０のゲートＧ
・ソースＳ間に保護素子としてツェナーダイオード２０
０が接続されていた。その具体的な構造を図７に示す。
図７に示されるようにドレイン電極ＤとなるＮ+型基板
１上にＮ型エピタキシャル層２が積層され、エピタキシ
ャル層２表面の一部にＰ型ベース拡散層１０が形成され
さらにＰ型ベース拡散層１０表面の一部にＮ+型ソース
拡散層１４が形成され、ゲート絶縁膜６を介してゲート
ポリシリコン９が設けられ、ゲートポリシリコン９とは
層間絶縁膜１６によって隔てられたアルミニウム配線１
８をソース電極Ｓとした縦型二重拡散ＭＯＳＦＥＴ（縦
型ＤＭＯＳＦＥＴ）構造となっていた。
【０００４】またエピタキシャル層２表面の一部には絶
縁膜３が形成され、絶縁膜３上にはＮ+型ポリシリコン
１５，Ｐ型ポリシリコン１１からなる逆方向直列接続さ
れたポリシリコンツェナーダイオード２０が形成されて
おり、ゲート・ソース間に配置されている。このポリシ
リコンツェナーダイオード２０はゲート絶縁膜６の耐圧
より低い電圧でツェナー降伏するように設計されてい
る。なお、Ｐ型拡散層５はガードリング，１２はＰ+型
拡散層，１７はコンタクトホールである。
縁膜３が形成され、絶縁膜３上にはＮ+型ポリシリコン
１５，Ｐ型ポリシリコン１１からなる逆方向直列接続さ
れたポリシリコンツェナーダイオード２０が形成されて
おり、ゲート・ソース間に配置されている。このポリシ
リコンツェナーダイオード２０はゲート絶縁膜６の耐圧
より低い電圧でツェナー降伏するように設計されてい
る。なお、Ｐ型拡散層５はガードリング，１２はＰ+型
拡散層，１７はコンタクトホールである。
【０００５】また、この種ゲート保護回路については、
特開昭６４−８６７４号公報，特開平５−２１７２１号
公報によっても公知となっている。図８は特開昭６４−
８６７４号公報に開示された縦型のパワーＭＯＳＦＥＴ
を示す断面図である。図８に示された従来の縦型パワー
ＭＯＳＦＥＴは、ドレイン電極ＤとなるＮ+型基板１０
１上にＮ型エピタキシャル層１０２が積層され、エピタ
キシャル層１０２表面の一部にＰ型ベース拡散層１０が
形成され、さらにＰ型ベース拡散層１０表面の一部にＮ
+型ソース拡散層１４が形成され、ゲート絶縁膜６を介
してゲートポリシリコン９が設けられ、ゲートポリシリ
コン９とは層間絶縁膜１６によって隔てられたアルミニ
ウム配線１８がソース電極Ｓとなっている縦型二重拡散
ＭＯＳＦＥＴ（縦型ＤＭＯＳＦＥＴ）構造に構成されて
いる。
特開昭６４−８６７４号公報，特開平５−２１７２１号
公報によっても公知となっている。図８は特開昭６４−
８６７４号公報に開示された縦型のパワーＭＯＳＦＥＴ
を示す断面図である。図８に示された従来の縦型パワー
ＭＯＳＦＥＴは、ドレイン電極ＤとなるＮ+型基板１０
１上にＮ型エピタキシャル層１０２が積層され、エピタ
キシャル層１０２表面の一部にＰ型ベース拡散層１０が
形成され、さらにＰ型ベース拡散層１０表面の一部にＮ
+型ソース拡散層１４が形成され、ゲート絶縁膜６を介
してゲートポリシリコン９が設けられ、ゲートポリシリ
コン９とは層間絶縁膜１６によって隔てられたアルミニ
ウム配線１８がソース電極Ｓとなっている縦型二重拡散
ＭＯＳＦＥＴ（縦型ＤＭＯＳＦＥＴ）構造に構成されて
いる。
【０００６】さらにＰ型ベース拡散層１０と同一プロセ
スにて形成されたＰ型拡散層１０３の表面にはＰ+型拡
散層１０４及びＮ+型拡散層１０５が形成されており、
Ｐ+型拡散層１０４を挾むようにして形成された二つの
Ｎ+型拡散層１０５はそれぞれアルミニウム配線１８に
よってゲート電極Ｇ及びソース電極Ｓに接続されてい
る。ここで、Ｐ型拡散層１０３，Ｐ+型拡散層１０４及
びＮ+型拡散層１０５は逆方向直列接続されたツェナー
ダイオードとなっている。
スにて形成されたＰ型拡散層１０３の表面にはＰ+型拡
散層１０４及びＮ+型拡散層１０５が形成されており、
Ｐ+型拡散層１０４を挾むようにして形成された二つの
Ｎ+型拡散層１０５はそれぞれアルミニウム配線１８に
よってゲート電極Ｇ及びソース電極Ｓに接続されてい
る。ここで、Ｐ型拡散層１０３，Ｐ+型拡散層１０４及
びＮ+型拡散層１０５は逆方向直列接続されたツェナー
ダイオードとなっている。
【０００７】図９は特開平５−２１７２１号公報に開示
された横型パワーＭＯＳＦＥＴを示す断面図である。図
９に示された従来の横型パワーＭＯＳＦＥＴは、Ｎ型基
板２０１の表面の一部にＰ型ベース拡散層１０が形成さ
れ、さらにＰ型ベース拡散層１０表面の一部にＮ+型ソ
ース拡散層１４が形成され、ゲート絶縁膜６を介してゲ
ートポリシリコン９が設けられている。Ｎ型基板２０１
の表面の一部にはＮ+型ドレイン拡散層２０４も形成さ
れている。さらに、ゲートポリシリコン９とは第１層間
絶縁膜２０５によって隔てられた第１アルミニウム配線
２０６がソース電極Ｓ，第１アルミニウム配線２０６と
は第２層間絶縁膜２０７によって隔てられた第２アルミ
ニウム配線２０８がドレイン電極Ｄ，ゲート電極Ｇをな
す、２層配線構造をもつ横型二重拡散ＭＯＳＦＥＴ（横
型ＤＭＯＳＦＥＴ）構造となっている。
された横型パワーＭＯＳＦＥＴを示す断面図である。図
９に示された従来の横型パワーＭＯＳＦＥＴは、Ｎ型基
板２０１の表面の一部にＰ型ベース拡散層１０が形成さ
れ、さらにＰ型ベース拡散層１０表面の一部にＮ+型ソ
ース拡散層１４が形成され、ゲート絶縁膜６を介してゲ
ートポリシリコン９が設けられている。Ｎ型基板２０１
の表面の一部にはＮ+型ドレイン拡散層２０４も形成さ
れている。さらに、ゲートポリシリコン９とは第１層間
絶縁膜２０５によって隔てられた第１アルミニウム配線
２０６がソース電極Ｓ，第１アルミニウム配線２０６と
は第２層間絶縁膜２０７によって隔てられた第２アルミ
ニウム配線２０８がドレイン電極Ｄ，ゲート電極Ｇをな
す、２層配線構造をもつ横型二重拡散ＭＯＳＦＥＴ（横
型ＤＭＯＳＦＥＴ）構造となっている。
【０００８】さらにＮ型基板２０１上の一部に絶縁膜２
０２を隔ててポリシリコンツェナーダイオード２０９が
形成されている。このポリシリコンツェナーダイオード
２０９はＮ+領域の中に多数のセル状のＰ+領域が規則的
に配置された構造となっており、ゲート・ソース間のＰ
ＮＰ型の双方向のツェナーダイオードとして用いる場合
の配線が形成されている。
０２を隔ててポリシリコンツェナーダイオード２０９が
形成されている。このポリシリコンツェナーダイオード
２０９はＮ+領域の中に多数のセル状のＰ+領域が規則的
に配置された構造となっており、ゲート・ソース間のＰ
ＮＰ型の双方向のツェナーダイオードとして用いる場合
の配線が形成されている。
【０００９】
【発明が解決しようとする課題】しかし図７に示された
従来例では、ポリシリコンツェナーダイオード２０にお
けるＰ+型ポリシリコン領域は、ＭＯＳＦＥＴのＰ型ベ
ース拡散層１０と同一プロセスで形成されるため比較的
濃度が低く、ポリシリコンツェナーダイオード形成以降
のプロセス、すなわち層間絶縁膜，配線，カバー膜，モ
ールド樹脂などの形成方法によっては、Ｐ+型ポリシリ
コン領域表面が反転しやすくなり、ゲート・ソース間に
リーク電流が流れるという問題が生じることがあった。
従来例では、ポリシリコンツェナーダイオード２０にお
けるＰ+型ポリシリコン領域は、ＭＯＳＦＥＴのＰ型ベ
ース拡散層１０と同一プロセスで形成されるため比較的
濃度が低く、ポリシリコンツェナーダイオード形成以降
のプロセス、すなわち層間絶縁膜，配線，カバー膜，モ
ールド樹脂などの形成方法によっては、Ｐ+型ポリシリ
コン領域表面が反転しやすくなり、ゲート・ソース間に
リーク電流が流れるという問題が生じることがあった。
【００１０】また図８に示された従来例では、ツェナー
ダイオードが拡散層を用いて形成されているため、Ｐ型
拡散層１０３，Ｎ+型拡散層１０５が順バイアスされた
場合、Ｎ型エピタキシャル層１０２に少数キャリアが注
入されラッチアップや誤動作を引き起こすことがあると
いう問題点が生じる。
ダイオードが拡散層を用いて形成されているため、Ｐ型
拡散層１０３，Ｎ+型拡散層１０５が順バイアスされた
場合、Ｎ型エピタキシャル層１０２に少数キャリアが注
入されラッチアップや誤動作を引き起こすことがあると
いう問題点が生じる。
【００１１】また図９に示された従来例では、ポリシリ
コンツェナーダイオード２０９におけるＮ+，Ｐ+領域の
各不純物濃度については、必要とするツェナー電圧に応
じて選定されなければならず、ＭＯＳＦＥＴ形成のため
のプロセスにツェナーダイオード形成のためのプロセス
を付加する必要があり、製造コストが増大するという問
題点が生じる。
コンツェナーダイオード２０９におけるＮ+，Ｐ+領域の
各不純物濃度については、必要とするツェナー電圧に応
じて選定されなければならず、ＭＯＳＦＥＴ形成のため
のプロセスにツェナーダイオード形成のためのプロセス
を付加する必要があり、製造コストが増大するという問
題点が生じる。
【００１２】ＭＯＳＦＥＴの形成と同一プロセスを用い
て、ポリシリコンツェナーダイオード２０９におけるＮ
+，Ｐ+領域の形成を行うことも可能であるが、その場
合、Ｎ+，Ｐ+領域の各不純物濃度はプロセスにより制約
を受けるため、必要とするツェナー電圧が得られないと
いった問題点が生じる。
て、ポリシリコンツェナーダイオード２０９におけるＮ
+，Ｐ+領域の形成を行うことも可能であるが、その場
合、Ｎ+，Ｐ+領域の各不純物濃度はプロセスにより制約
を受けるため、必要とするツェナー電圧が得られないと
いった問題点が生じる。
【００１３】本発明の目的は、前記ゲート・ソース間の
リーク電流の発生を防止し、さらにツェナー電圧を必要
に応じて制御可能なゲート保護ポリシリコンツェナーダ
イオードを有する半導体装置およびその製造方法を提供
することにある。
リーク電流の発生を防止し、さらにツェナー電圧を必要
に応じて制御可能なゲート保護ポリシリコンツェナーダ
イオードを有する半導体装置およびその製造方法を提供
することにある。
【００１４】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、ツェナーダイオードを
有する半導体装置であって、ツェナーダイオードは、Ｍ
ＯＳ型半導体装置のゲート・ソース間に接続され、該Ｍ
ＯＳ型半導体装置のゲートを保護するものであって、濃
度が異なる半導体の接合構造体からなるものであり、前
記半導体の接合構造体は、チャネルストッパを有してお
り、前記チャネルストッパは、低濃度領域表面の反転に
よるリーク電流の発生を抑制するものである。
め、本発明に係る半導体装置は、ツェナーダイオードを
有する半導体装置であって、ツェナーダイオードは、Ｍ
ＯＳ型半導体装置のゲート・ソース間に接続され、該Ｍ
ＯＳ型半導体装置のゲートを保護するものであって、濃
度が異なる半導体の接合構造体からなるものであり、前
記半導体の接合構造体は、チャネルストッパを有してお
り、前記チャネルストッパは、低濃度領域表面の反転に
よるリーク電流の発生を抑制するものである。
【００１５】また前記チャネルストッパは、高濃度の半
導体からなり、前記半導体の接合構造体のうち低濃度領
域内に設けられ、該低濃度領域を分断するものである。
導体からなり、前記半導体の接合構造体のうち低濃度領
域内に設けられ、該低濃度領域を分断するものである。
【００１６】またＭＯＳ型半導体装置のゲート・ソース
間にツェナーダイオードを接続した半導体装置であっ
て、前記ツェナーダイオードは、チャネルストッパを有
し、濃度の異なる半導体領域を絶縁膜上に接合して構成
されたものであり、前記チャネルストッパは、低濃度の
半導体領域中に設けられ、該領域を分断するものであ
る。
間にツェナーダイオードを接続した半導体装置であっ
て、前記ツェナーダイオードは、チャネルストッパを有
し、濃度の異なる半導体領域を絶縁膜上に接合して構成
されたものであり、前記チャネルストッパは、低濃度の
半導体領域中に設けられ、該領域を分断するものであ
る。
【００１７】また前記ツェナーダイオードのツェナー電
圧は、前記低濃度側半導体領域の不純物濃度により制御
するものである。
圧は、前記低濃度側半導体領域の不純物濃度により制御
するものである。
【００１８】また前記ツェナーダイオードのツェナー電
圧は、前記チャネルストッパの幅寸法により制御するも
のである。
圧は、前記チャネルストッパの幅寸法により制御するも
のである。
【００１９】また前記ツェナーダイオードは、複数段直
列接続されたものである。
列接続されたものである。
【００２０】また本発明に係る半導体装置の製造方法
は、エピ層形成処理と、導電層形成処理と、低濃度半導
体形成処理と、高濃度半導体形成処理と、接合処理とを
行い、ＭＯＳ型半導体装置のゲート・ソース間にツェナ
ーダイオードが接続される半導体装置を製造する半導体
装置の製造方法であって、エピ層形成処理は、ツェナー
ダイオードが形成される領域の半導体基板にエピタキシ
ャル層を形成する処理であり、導電層形成処理は、前記
エピタキシャル層に拡散層を形成し、かつ該拡散層上に
絶縁膜を介して導電層を形成する処理であり、低濃度半
導体形成処理は、前記導電層を低濃度の半導体領域に転
換する処理であり、高濃度半導体形成処理は、前記導電
層内に転換された低濃度半導体領域の一部に高濃度半導
体領域を形成し、該高濃度半導体領域により低濃度半導
体領域を分断する処理であり、接合処理は、前記分断さ
れた低濃度半導体領域に導電型が異なる高濃度半導体領
域を形成して、濃度が異なる半導体の接合構造体を形成
する処理である。
は、エピ層形成処理と、導電層形成処理と、低濃度半導
体形成処理と、高濃度半導体形成処理と、接合処理とを
行い、ＭＯＳ型半導体装置のゲート・ソース間にツェナ
ーダイオードが接続される半導体装置を製造する半導体
装置の製造方法であって、エピ層形成処理は、ツェナー
ダイオードが形成される領域の半導体基板にエピタキシ
ャル層を形成する処理であり、導電層形成処理は、前記
エピタキシャル層に拡散層を形成し、かつ該拡散層上に
絶縁膜を介して導電層を形成する処理であり、低濃度半
導体形成処理は、前記導電層を低濃度の半導体領域に転
換する処理であり、高濃度半導体形成処理は、前記導電
層内に転換された低濃度半導体領域の一部に高濃度半導
体領域を形成し、該高濃度半導体領域により低濃度半導
体領域を分断する処理であり、接合処理は、前記分断さ
れた低濃度半導体領域に導電型が異なる高濃度半導体領
域を形成して、濃度が異なる半導体の接合構造体を形成
する処理である。
【００２１】また前記低濃度半導体形成処理，高濃度半
導体形成処理と、接合処理は、ゲート・ソース間にツェ
ナーダイオードが接続されるＭＯＳ型半導体装置を構成
する重層構造の拡散層を形成する段階毎に行うものであ
る。
導体形成処理と、接合処理は、ゲート・ソース間にツェ
ナーダイオードが接続されるＭＯＳ型半導体装置を構成
する重層構造の拡散層を形成する段階毎に行うものであ
る。
【００２２】以上のようにＭＯＳＦＥＴのゲート保護用
としてゲート・ソース間に接続したツェナーダイオード
をなす濃度の異なる半導体の接合構造体を、具体的には
Ｎ+／Ｐ／Ｐ+／Ｎ構造とすることにより、Ｐ領域表面の
反転によるリーク電流の発生をＰ+領域によって防止
し、さらにＰ+領域の幅によってツェナー電圧の制御を
容易にする。
としてゲート・ソース間に接続したツェナーダイオード
をなす濃度の異なる半導体の接合構造体を、具体的には
Ｎ+／Ｐ／Ｐ+／Ｎ構造とすることにより、Ｐ領域表面の
反転によるリーク電流の発生をＰ+領域によって防止
し、さらにＰ+領域の幅によってツェナー電圧の制御を
容易にする。
【００２３】
【発明の実施の形態】以下、本発明を図面により説明す
る。
る。
【００２４】図において本発明に係る半導体装置は、ツ
ェナーダイオード１９を有する半導体装置を対象とする
ものであり、ツェナーダイオード１９は、ＭＯＳ型半導
体装置のゲート電極Ｇ・ソース電極Ｓ間に接続され、該
ＭＯＳ型半導体装置のゲート電極Ｇを保護するものであ
って、濃度が異なる半導体の接合構造体１１，１５から
なるものであり、半導体の接合構造体１１，１５は、チ
ャネルストッパ１３を有しており、チャネルストッパ１
３は、低濃度領域１１０表面の反転によるリーク電流の
発生を抑制するものであり、ＤはＭＯＳ型半導体装置の
ドレイン電極である。
ェナーダイオード１９を有する半導体装置を対象とする
ものであり、ツェナーダイオード１９は、ＭＯＳ型半導
体装置のゲート電極Ｇ・ソース電極Ｓ間に接続され、該
ＭＯＳ型半導体装置のゲート電極Ｇを保護するものであ
って、濃度が異なる半導体の接合構造体１１，１５から
なるものであり、半導体の接合構造体１１，１５は、チ
ャネルストッパ１３を有しており、チャネルストッパ１
３は、低濃度領域１１０表面の反転によるリーク電流の
発生を抑制するものであり、ＤはＭＯＳ型半導体装置の
ドレイン電極である。
【００２５】チャネルストッパ１３は具体的には高濃度
の半導体１３からなり、半導体の接合構造体１１，１５
のうち低濃度領域１１内に設けられ、低濃度領域１１を
分断するものである。
の半導体１３からなり、半導体の接合構造体１１，１５
のうち低濃度領域１１内に設けられ、低濃度領域１１を
分断するものである。
【００２６】またツェナーダイオード１９は、チャネル
ストッパ１３を有し、濃度の異なる半導体領域１１と１
５を絶縁膜３上に接合して構成されたものであり、ツェ
ナーダイオード１９のツェナー電圧は、低濃度側半導体
領域１１の不純物濃度により制御する、或いはツェナー
ダイオード１９のツェナー電圧は、チャネルストッパ１
３の幅寸法により制御するようになっている。またツェ
ナーダイオード１９は図４に示すように、複数段直列接
続されてツェナーダイオード２０の群をなすようにして
もよい。
ストッパ１３を有し、濃度の異なる半導体領域１１と１
５を絶縁膜３上に接合して構成されたものであり、ツェ
ナーダイオード１９のツェナー電圧は、低濃度側半導体
領域１１の不純物濃度により制御する、或いはツェナー
ダイオード１９のツェナー電圧は、チャネルストッパ１
３の幅寸法により制御するようになっている。またツェ
ナーダイオード１９は図４に示すように、複数段直列接
続されてツェナーダイオード２０の群をなすようにして
もよい。
【００２７】次に本発明に係る半導体装置の製造方法は
エピ層形成処理と、導電層形成処理と、低濃度半導体形
成処理と、高濃度半導体形成処理と、接合処理とを行
い、ＭＯＳ型半導体装置のゲート電極Ｇとソース電極Ｓ
との間にツェナーダイオード１９が接続される半導体装
置を製造するようになっている。
エピ層形成処理と、導電層形成処理と、低濃度半導体形
成処理と、高濃度半導体形成処理と、接合処理とを行
い、ＭＯＳ型半導体装置のゲート電極Ｇとソース電極Ｓ
との間にツェナーダイオード１９が接続される半導体装
置を製造するようになっている。
【００２８】各処理の機能を説明すると、エピ層形成処
理は図２（ａ）に示すように、ツェナーダイオード１９
が形成される領域の半導体基板１にエピタキシャル層２
を形成する処理であり、導電層形成処理は図２（ｃ），
（ｄ）に示すように、前記エピタキシャル層２に拡散層
５を形成し、かつ該拡散層５上に絶縁膜３を介して導電
層７を形成する処理である。
理は図２（ａ）に示すように、ツェナーダイオード１９
が形成される領域の半導体基板１にエピタキシャル層２
を形成する処理であり、導電層形成処理は図２（ｃ），
（ｄ）に示すように、前記エピタキシャル層２に拡散層
５を形成し、かつ該拡散層５上に絶縁膜３を介して導電
層７を形成する処理である。
【００２９】また低濃度半導体形成処理は図３（ｅ）に
示すように、前記導電層７を低濃度の半導体領域１１に
転換する処理であり、高濃度半導体形成処理は図３
（ｆ）に示すように、前記導電層７内に転換された低濃
度の半導体領域（Ｐ）１１の一部に高濃度半導体領域
（Ｐ+）１３を形成し、該高濃度半導体領域（Ｐ+）１３
により低濃度半導体領域（Ｐ）１１を分断する処理であ
り、接合処理は図３（ｇ）に示すように、前記分断され
た低濃度半導体領域（Ｐ）１１に導電型が異なる高濃度
半導体領域（Ｎ+）１５を形成して、濃度が異なる半導
体の接合構造体（Ｎ+／Ｐ／Ｐ+／Ｐ／Ｎ+接合）１１，
１３，１５を形成する処理である。
示すように、前記導電層７を低濃度の半導体領域１１に
転換する処理であり、高濃度半導体形成処理は図３
（ｆ）に示すように、前記導電層７内に転換された低濃
度の半導体領域（Ｐ）１１の一部に高濃度半導体領域
（Ｐ+）１３を形成し、該高濃度半導体領域（Ｐ+）１３
により低濃度半導体領域（Ｐ）１１を分断する処理であ
り、接合処理は図３（ｇ）に示すように、前記分断され
た低濃度半導体領域（Ｐ）１１に導電型が異なる高濃度
半導体領域（Ｎ+）１５を形成して、濃度が異なる半導
体の接合構造体（Ｎ+／Ｐ／Ｐ+／Ｐ／Ｎ+接合）１１，
１３，１５を形成する処理である。
【００３０】また前記低濃度半導体形成処理，高濃度半
導体形成処理と、接合処理は、ゲート電極Ｇとソース電
極Ｓとの間にツェナーダイオード１９が接続されるＭＯ
Ｓ型半導体装置を構成する重層構造の拡散層１０，１
２，１４を形成する段階毎に行うようになっている。
導体形成処理と、接合処理は、ゲート電極Ｇとソース電
極Ｓとの間にツェナーダイオード１９が接続されるＭＯ
Ｓ型半導体装置を構成する重層構造の拡散層１０，１
２，１４を形成する段階毎に行うようになっている。
【００３１】（実施形態１）次に本発明の具体例を図
１，図２に従って説明する。図１は本発明の実施形態１
に係る半導体装置を示す縦断面図、図２及び図３は本発
明に係る製造方法を工程順に示す断面図である。
１，図２に従って説明する。図１は本発明の実施形態１
に係る半導体装置を示す縦断面図、図２及び図３は本発
明に係る製造方法を工程順に示す断面図である。
【００３２】図１に示すように本発明の実施形態１に係
る半導体装置は、ドレイン電極ＤとなるＮ+型基板１上
にＮ型エピタキシャル層２が積層され、エピタキシャル
層２表面の一部にＰ型ベース拡散層１０が形成され、さ
らにＰ型ベース拡散層１０表面の一部にＮ+型ソース拡
散層１２が形成され、ゲート絶縁膜６を介してゲートポ
リシリコン９が設けられ、ゲートポリシリコン９とは層
間絶縁膜１６によって隔てられたアルミニウム配線１８
がソース電極Ｓとなっている縦型二重拡散ＭＯＳＦＥＴ
（縦型ＤＭＯＳＦＥＴ）構造に構成されている。
る半導体装置は、ドレイン電極ＤとなるＮ+型基板１上
にＮ型エピタキシャル層２が積層され、エピタキシャル
層２表面の一部にＰ型ベース拡散層１０が形成され、さ
らにＰ型ベース拡散層１０表面の一部にＮ+型ソース拡
散層１２が形成され、ゲート絶縁膜６を介してゲートポ
リシリコン９が設けられ、ゲートポリシリコン９とは層
間絶縁膜１６によって隔てられたアルミニウム配線１８
がソース電極Ｓとなっている縦型二重拡散ＭＯＳＦＥＴ
（縦型ＤＭＯＳＦＥＴ）構造に構成されている。
【００３３】さらにＰ型ベース拡散層５は、Ｐ型ベース
拡散層１０と同一プロセスにて形成され、Ｐ型拡散層５
上には絶縁膜３を介してＰ型拡散層１１及びＮ+型拡散
層１５，１５が形成されており、Ｐ型拡散層１１，１１
間を分断するようにＰ+型拡散層１３が形成され、二つ
のＮ+型拡散層１５，１５はそれぞれアルミニウム配線
１８によってゲート電極Ｇ及びソース電極Ｓに接続され
ている。ここで、Ｐ型拡散層１１，１１，Ｐ+型拡散層
１３及びＮ+型拡散層１５，１５は逆方向直列接続され
たツェナーダイオードとなっている。
拡散層１０と同一プロセスにて形成され、Ｐ型拡散層５
上には絶縁膜３を介してＰ型拡散層１１及びＮ+型拡散
層１５，１５が形成されており、Ｐ型拡散層１１，１１
間を分断するようにＰ+型拡散層１３が形成され、二つ
のＮ+型拡散層１５，１５はそれぞれアルミニウム配線
１８によってゲート電極Ｇ及びソース電極Ｓに接続され
ている。ここで、Ｐ型拡散層１１，１１，Ｐ+型拡散層
１３及びＮ+型拡散層１５，１５は逆方向直列接続され
たツェナーダイオードとなっている。
【００３４】次に図１に示す本発明に係る半導体装置の
製造方法を図２及び図３に基づいて説明する。例えばア
ンチモンあるいはヒ素が１０18〜１０19ｃｍ-3程度導入
されたＮ+型基板１を用意し、その一主面に例えばリン
が１０14ｃｍ-3〜１０16ｃｍ- 3程度導入されたＮ-型エ
ピタキシャル層２を、後で形成する縦型パワーＭＯＳＦ
ＥＴの要求耐圧に必要な濃度および厚さで形成する。次
いで図２（ａ）に示したように、Ｎ+型基板１上に形成
されたＮ-型エピタキシャル層２の表面に一様に熱酸化
法によるＳｉＯ2などの絶縁膜３を形成し、さらにＣＶ
Ｄ法によるＳｉ3Ｎ4などの絶縁膜４を形成し、絶縁膜４
の一部をフォトリソグラフィ法によりパターニングを行
った後エッチングし除去する。続いて、絶縁膜４をマス
クにしてボロンをイオン注入法により拡散しＰ型拡散層
５を形成する。
製造方法を図２及び図３に基づいて説明する。例えばア
ンチモンあるいはヒ素が１０18〜１０19ｃｍ-3程度導入
されたＮ+型基板１を用意し、その一主面に例えばリン
が１０14ｃｍ-3〜１０16ｃｍ- 3程度導入されたＮ-型エ
ピタキシャル層２を、後で形成する縦型パワーＭＯＳＦ
ＥＴの要求耐圧に必要な濃度および厚さで形成する。次
いで図２（ａ）に示したように、Ｎ+型基板１上に形成
されたＮ-型エピタキシャル層２の表面に一様に熱酸化
法によるＳｉＯ2などの絶縁膜３を形成し、さらにＣＶ
Ｄ法によるＳｉ3Ｎ4などの絶縁膜４を形成し、絶縁膜４
の一部をフォトリソグラフィ法によりパターニングを行
った後エッチングし除去する。続いて、絶縁膜４をマス
クにしてボロンをイオン注入法により拡散しＰ型拡散層
５を形成する。
【００３５】次に図２（ｂ）に示すように、ＬＯＣＯＳ
法により絶縁膜３を１μｍ程度の厚さとし、絶縁膜４お
よび絶縁膜３の薄い部分をエッチングにより除去した
後、熱処理によりＰ型拡散層５を押し込む。
法により絶縁膜３を１μｍ程度の厚さとし、絶縁膜４お
よび絶縁膜３の薄い部分をエッチングにより除去した
後、熱処理によりＰ型拡散層５を押し込む。
【００３６】次に図２（ｃ）に示すように、熱酸化法な
どによりゲート絶縁膜６を一様に形成し、さらにＣＶＤ
方によりポリシリコン７を一様に形成する。続いて、熱
酸化法などにより絶縁膜８を形成しフォトリソグラフィ
法によりパターニングを行い、ポリシリコン７上のポリ
シリコンツェナーダイオード形成領域のみに絶縁膜８を
マスク材として残す。
どによりゲート絶縁膜６を一様に形成し、さらにＣＶＤ
方によりポリシリコン７を一様に形成する。続いて、熱
酸化法などにより絶縁膜８を形成しフォトリソグラフィ
法によりパターニングを行い、ポリシリコン７上のポリ
シリコンツェナーダイオード形成領域のみに絶縁膜８を
マスク材として残す。
【００３７】次に図２（ｄ）に示すように、絶縁膜８を
マスクとして、ポリシリコン７を低抵抗化するためにリ
ンを高濃度に拡散した後、あらためてパターニングを行
いゲートポリシリコン９を形成する。
マスクとして、ポリシリコン７を低抵抗化するためにリ
ンを高濃度に拡散した後、あらためてパターニングを行
いゲートポリシリコン９を形成する。
【００３８】次に図２（ｅ）に示すように、ボロンをイ
オン注入法，熱処理により導入しＰ型ベース拡散層１０
およびＰ型ポリシリコン１１を形成する。
オン注入法，熱処理により導入しＰ型ベース拡散層１０
およびＰ型ポリシリコン１１を形成する。
【００３９】次に図３（ｆ）に示すように、フォトレジ
ストのパターニングを行った後に比較的高いドーズ量に
てボロンを導入し、Ｐ+型拡散層１２およびＰ+型ポリシ
リコン１３を形成する。
ストのパターニングを行った後に比較的高いドーズ量に
てボロンを導入し、Ｐ+型拡散層１２およびＰ+型ポリシ
リコン１３を形成する。
【００４０】次に図３（ｇ）に示すように、フォトレジ
ストのパターニングを行った後に比較的高いドーズ量に
てリンあるいはヒ素を導入し、Ｎ+型拡散層１４および
Ｎ+型ポリシリコン１５を形成する。
ストのパターニングを行った後に比較的高いドーズ量に
てリンあるいはヒ素を導入し、Ｎ+型拡散層１４および
Ｎ+型ポリシリコン１５を形成する。
【００４１】以上のようにして、Ｎチャネル縦型ＤＭＯ
ＳＦＥＴおよびＮ+／Ｐ／Ｐ+／Ｐ／Ｎ+構造のポリシリ
コンツェナーダイオードが形成される。さらに、層間絶
縁膜１６，コンタクトホール１７，配線材としてのアル
ミニウム配線１８を必要なパターニングを行って形成
し、図１に示したようなゲート・ソース間にポリシリコ
ンツェナーダイオード１９が接続されたパワーＭＯＳＦ
ＥＴを得る。
ＳＦＥＴおよびＮ+／Ｐ／Ｐ+／Ｐ／Ｎ+構造のポリシリ
コンツェナーダイオードが形成される。さらに、層間絶
縁膜１６，コンタクトホール１７，配線材としてのアル
ミニウム配線１８を必要なパターニングを行って形成
し、図１に示したようなゲート・ソース間にポリシリコ
ンツェナーダイオード１９が接続されたパワーＭＯＳＦ
ＥＴを得る。
【００４２】（実施形態２）図４は本発明の実施形態２
に係る半導体装置の一部を示す断面図である。図４に示
す半導体装置は、実施形態１と同様に図２および図３に
示す製造工程を経て形成される。
に係る半導体装置の一部を示す断面図である。図４に示
す半導体装置は、実施形態１と同様に図２および図３に
示す製造工程を経て形成される。
【００４３】図４に示す半導体装置はゲート・ソース間
にＮ+／Ｐ／Ｐ+／Ｐ／Ｎ+構造のポリシリコンツェナー
ダイオードが３段に直列接続されている。図４に示す半
導体装置の構成は、１段より２段，２段より３段の方が
ツェナー降伏が急峻であり、より素早い保護動作が行わ
れるという発明者の見知によるものである。
にＮ+／Ｐ／Ｐ+／Ｐ／Ｎ+構造のポリシリコンツェナー
ダイオードが３段に直列接続されている。図４に示す半
導体装置の構成は、１段より２段，２段より３段の方が
ツェナー降伏が急峻であり、より素早い保護動作が行わ
れるという発明者の見知によるものである。
【００４４】
【発明の効果】以上説明したように本発明によれば、ゲ
ート・ソース間の保護用にツェナーダイオードを有する
パワーＭＯＳＦＥＴにおいて、ツェナーダイオードがＮ
+／Ｐ／Ｐ+／Ｐ／Ｎ+構造すなわち低濃度のＰ領域中に
高濃度のＰ+領域を設けた構造にて形成されているた
め、ツェナーダイオード形成以降のプロセスによって低
濃度のＰ領域表面が反転しやすい構成となった場合にお
いてもＰ+領域がチャネルストッパーの役割を果たし、
ゲート・ソース間のリーク電流の発生を防止することが
できる。
ート・ソース間の保護用にツェナーダイオードを有する
パワーＭＯＳＦＥＴにおいて、ツェナーダイオードがＮ
+／Ｐ／Ｐ+／Ｐ／Ｎ+構造すなわち低濃度のＰ領域中に
高濃度のＰ+領域を設けた構造にて形成されているた
め、ツェナーダイオード形成以降のプロセスによって低
濃度のＰ領域表面が反転しやすい構成となった場合にお
いてもＰ+領域がチャネルストッパーの役割を果たし、
ゲート・ソース間のリーク電流の発生を防止することが
できる。
【００４５】さらに、Ｎ+，Ｐ，Ｐ+各領域をＭＯＳＦＥ
Ｔと同一プロセスで形成するため、ＭＯＳＦＥＴの特性
を重視するとツェナー電圧の設計に制限が加わることが
あるが、母体であるＮ+／Ｐ／Ｎ+構造の各領域の大きさ
・濃度を変更することなく、Ｐ+領域の幅のみを変える
ことによってツェナー電圧を必要に応じて制御できる。
具体例を図５に示す。図５はＰ+領域すなわちＰ+型ポリ
シリコン形成の際のマスクパターンの幅とポリシリコン
ツェナーダイオードの降伏電圧との関係の一例を示した
ものである。図５から明らかなようにＰ+領域の幅を０
〜３μｍに変化させることで２０Ｖ以上のツェナー電圧
を制御することができる。
Ｔと同一プロセスで形成するため、ＭＯＳＦＥＴの特性
を重視するとツェナー電圧の設計に制限が加わることが
あるが、母体であるＮ+／Ｐ／Ｎ+構造の各領域の大きさ
・濃度を変更することなく、Ｐ+領域の幅のみを変える
ことによってツェナー電圧を必要に応じて制御できる。
具体例を図５に示す。図５はＰ+領域すなわちＰ+型ポリ
シリコン形成の際のマスクパターンの幅とポリシリコン
ツェナーダイオードの降伏電圧との関係の一例を示した
ものである。図５から明らかなようにＰ+領域の幅を０
〜３μｍに変化させることで２０Ｖ以上のツェナー電圧
を制御することができる。
【図１】本発明の実施形態１に係る半導体装置を示す断
面図である。
面図である。
【図２】本発明の実施形態１に係る半導体装置を製造工
程順に示す断面図である。
程順に示す断面図である。
【図３】本発明の実施形態１に係る半導体装置を製造工
程順に示す断面図である。
程順に示す断面図である。
【図４】本発明の実施形態２に係る半導体装置の一部を
示す断面図である。
示す断面図である。
【図５】本発明の実施形態２におけるＰ+型ポリシリコ
ンの幅とツェナー電圧の関係を示す図である。
ンの幅とツェナー電圧の関係を示す図である。
【図６】ゲート保護回路を有するＭＯＳＦＥＴを示す図
である。
である。
【図７】従来例の半導体装置を示す断面図である。
【図８】従来例の半導体装置を示す断面図である。
【図９】従来例の半導体装置を示す断面図である。
１ Ｎ型基板 ２ Ｎ-型エピタキシャル層 ３ 絶縁膜 ４ 絶縁膜 ５ Ｐ型拡散層 ６ ゲート絶縁膜 ７ ポリシリコン ８ 絶縁膜 ９ ゲートポリシリコン １０ Ｐ型ベース拡散層 １１ Ｐ型ポリシリコン １２ Ｐ+型拡散層 １３ Ｐ+型ポリシリコン １４ Ｎ+型ソース拡散層 １５ Ｎ+型ポリシリコン １６ 層間絶縁膜 １７ コンタクトホール １８ アルミニウム １９ ポリシリコンツェナーダイオード ２０ ポリシリコンツェナーダイオード １００ ＭＯＳＦＥＴ １０１ Ｎ+型基板 １０２ Ｎ型エピタキシャル層 １０３ Ｐ型拡散層 １０４ Ｐ+型拡散層 １０５ Ｎ+型拡散層 １０６ ツェナーダイオード ２００ ツェナーダイオード ２０１ Ｎ型基板 ２０２ 絶縁膜 ２０３ Ｐ型拡散層 ２０４ Ｎ+型ドレイン拡散層 ２０５ 第１層間絶縁膜 ２０６ 第１アルミニウム ２０７ 第２層間絶縁膜 ２０８ 第２アルミニウム ２０９ ポリシリコンツェナーダイオード
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年８月３０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】
【発明が解決しようとする課題】しかし図７に示された
従来例では、ポリシリコンツェナーダイオード２０にお
けるＰ型ポリシリコン１１は、ＭＯＳＦＥＴのＰ型ベー
ス拡散層１０と同一プロセスで形成されるため比較的濃
度が低く、ポリシリコンツェナーダイオード形成以降の
プロセス、すなわち層間絶縁膜，配線，カバー膜，モー
ルド樹脂などの形成方法によっては、Ｐ型ポリシリコン
１１表面が反転しやすくなり、ゲート・ソース間にリー
ク電流が流れるという問題が生じることがあった。
従来例では、ポリシリコンツェナーダイオード２０にお
けるＰ型ポリシリコン１１は、ＭＯＳＦＥＴのＰ型ベー
ス拡散層１０と同一プロセスで形成されるため比較的濃
度が低く、ポリシリコンツェナーダイオード形成以降の
プロセス、すなわち層間絶縁膜，配線，カバー膜，モー
ルド樹脂などの形成方法によっては、Ｐ型ポリシリコン
１１表面が反転しやすくなり、ゲート・ソース間にリー
ク電流が流れるという問題が生じることがあった。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】以上のようにＭＯＳＦＥＴのゲート保護用
としてゲート・ソース間に接続したツェナーダイオード
をなす濃度の異なる半導体の接合構造体を、具体的には
Ｎ+／Ｐ／Ｐ+ ／Ｐ／Ｎ構造とすることにより、Ｐ領域表
面の反転によるリーク電流の発生をＰ+領域によって防
止し、さらにＰ+領域の幅によってツェナー電圧の制御
を容易にする。
としてゲート・ソース間に接続したツェナーダイオード
をなす濃度の異なる半導体の接合構造体を、具体的には
Ｎ+／Ｐ／Ｐ+ ／Ｐ／Ｎ構造とすることにより、Ｐ領域表
面の反転によるリーク電流の発生をＰ+領域によって防
止し、さらにＰ+領域の幅によってツェナー電圧の制御
を容易にする。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
Claims (8)
- 【請求項１】 ツェナーダイオードを有する半導体装置
であって、 ツェナーダイオードは、ＭＯＳ型半導体装置のゲート・
ソース間に接続され、該ＭＯＳ型半導体装置のゲートを
保護するものであって、濃度が異なる半導体の接合構造
体からなるものであり、 前記半導体の接合構造体は、チャネルストッパを有して
おり、 前記チャネルストッパは、低濃度領域表面の反転による
リーク電流の発生を抑制するものであることを特徴とす
る半導体装置。 - 【請求項２】 前記チャネルストッパは、高濃度の半導
体からなり、前記半導体の接合構造体のうち低濃度領域
内に設けられ、該低濃度領域を分断するものであること
を特徴とする請求項１に記載の半導体装置。 - 【請求項３】 ＭＯＳ型半導体装置のゲート・ソース間
にツェナーダイオードを接続した半導体装置であって、 前記ツェナーダイオードは、チャネルストッパを有し、
濃度の異なる半導体領域を絶縁膜上に接合して構成され
たものであり、 前記チャネルストッパは、低濃度の半導体領域中に設け
られ、該領域を分断するものであることを特徴とする請
求項１又は２に記載の半導体装置。 - 【請求項４】 前記ツェナーダイオードのツェナー電圧
は、前記低濃度側半導体領域の不純物濃度により制御す
るものであることを特徴とする請求項１，２又は３に記
載の半導体装置。 - 【請求項５】 前記ツェナーダイオードのツェナー電圧
は、前記チャネルストッパの幅寸法により制御するもの
であることを特徴とする請求項１，２，３又は４に記載
の半導体装置。 - 【請求項６】 前記ツェナーダイオードは、複数段直列
接続されたものであることを特徴とする請求項１，２，
３，４又は５に記載の半導体装置。 - 【請求項７】 エピ層形成処理と、導電層形成処理と、
低濃度半導体形成処理と、高濃度半導体形成処理と、接
合処理とを行い、ＭＯＳ型半導体装置のゲート・ソース
間にツェナーダイオードが接続される半導体装置を製造
する半導体装置の製造方法であって、 エピ層形成処理は、ツェナーダイオードが形成される領
域の半導体基板にエピタキシャル層を形成する処理であ
り、 導電層形成処理は、前記エピタキシャル層に拡散層を形
成し、かつ該拡散層上に絶縁膜を介して導電層を形成す
る処理であり、 低濃度半導体形成処理は、前記導電層を低濃度の半導体
領域に転換する処理であり、 高濃度半導体形成処理は、前記導電層内に転換された低
濃度半導体領域の一部に高濃度半導体領域を形成し、該
高濃度半導体領域により低濃度半導体領域を分断する処
理であり、 接合処理は、前記分断された低濃度半導体領域に導電型
が異なる高濃度半導体領域を形成して、濃度が異なる半
導体の接合構造体を形成する処理であることを特徴とす
る半導体装置の製造方法。 - 【請求項８】 前記低濃度半導体形成処理，高濃度半導
体形成処理と、接合処理は、ゲート・ソース間にツェナ
ーダイオードが接続されるＭＯＳ型半導体装置を構成す
る重層構造の拡散層を形成する段階毎に行うものである
ことを特徴とする請求項７に記載の半導体装置の製造方
法。
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