JPH0945774A - 薄膜半導体装置 - Google Patents
薄膜半導体装置Info
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- JPH0945774A JPH0945774A JP21271795A JP21271795A JPH0945774A JP H0945774 A JPH0945774 A JP H0945774A JP 21271795 A JP21271795 A JP 21271795A JP 21271795 A JP21271795 A JP 21271795A JP H0945774 A JPH0945774 A JP H0945774A
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Landscapes
- Liquid Crystal (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 薄膜半導体装置に形成される配線構造の交差
部における絶縁性を改善する。 【解決手段】 薄膜半導体装置は絶縁基板１上に少なく
とも薄膜トランジスタ２及び配線部３が集積形成されて
いる。配線部３は絶縁基板１にパタニング形成された下
層配線４及び上層配線５と、少なくとも両配線４，５の
交差部に介在する複合絶縁パッド６とを有する。この複
合絶縁パッド６は、少なくとも下側絶縁膜７、中間半導
体薄膜８及び上側絶縁膜９を含む。
部における絶縁性を改善する。 【解決手段】 薄膜半導体装置は絶縁基板１上に少なく
とも薄膜トランジスタ２及び配線部３が集積形成されて
いる。配線部３は絶縁基板１にパタニング形成された下
層配線４及び上層配線５と、少なくとも両配線４，５の
交差部に介在する複合絶縁パッド６とを有する。この複
合絶縁パッド６は、少なくとも下側絶縁膜７、中間半導
体薄膜８及び上側絶縁膜９を含む。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁基板上に少なく
とも薄膜トランジスタ及び配線部が集積形成された薄膜
半導体装置に関する。より詳しくは、配線構造の交差部
における電気的な絶縁構造に関する。
とも薄膜トランジスタ及び配線部が集積形成された薄膜
半導体装置に関する。より詳しくは、配線構造の交差部
における電気的な絶縁構造に関する。
【０００２】
【従来の技術】薄膜半導体装置は、例えば薄膜トランジ
スタをスイッチング素子とするアクティブマトリクス方
式の表示装置の駆動基板等に好適であり、近年盛んに開
発されている。アクティブマトリクス方式の液晶表示装
置はノート型パーソナルコンピュータのディスプレイ
や、テレビジョン、カーナビゲーションディスプレイ等
として急速に普及しつつある。スイッチング素子として
用いられる薄膜トランジスタはボトムゲート型（逆スタ
ガ型）の構造が一般的であり、ゲート絶縁膜に対し基板
側にゲート電極を配する一方反対側に半導体薄膜の活性
層やソース電極、ドレイン電極が配置している。
スタをスイッチング素子とするアクティブマトリクス方
式の表示装置の駆動基板等に好適であり、近年盛んに開
発されている。アクティブマトリクス方式の液晶表示装
置はノート型パーソナルコンピュータのディスプレイ
や、テレビジョン、カーナビゲーションディスプレイ等
として急速に普及しつつある。スイッチング素子として
用いられる薄膜トランジスタはボトムゲート型（逆スタ
ガ型）の構造が一般的であり、ゲート絶縁膜に対し基板
側にゲート電極を配する一方反対側に半導体薄膜の活性
層やソース電極、ドレイン電極が配置している。
【０００３】
【発明が解決しようとする課題】図４を参照して、従来
の薄膜半導体装置の解決すべき課題を簡潔に説明する。
図４の（Ａ）は配線部１０１の交差部を示し、（Ｂ）は
逆スタガ構造の薄膜トランジスタ１０２を示している。
透明な絶縁基板１０３の上に金属ゲート配線１０４及び
その一部となるゲート電極１０５がパタニング形成され
ている。金属ゲート配線１０４の上に重ねてプラズマＣ
ＶＤ等によりゲート絶縁膜１０６及び半導体薄膜１０７
が連続成膜される。半導体薄膜１０７は必要に応じて多
結晶化処理等が施される。さらに、半導体薄膜１０７は
アイランド状にパタニングされ、薄膜トランジスタ１０
２の活性層に加工される。活性層の上には薄膜トランジ
スタ１０２のチャネル領域を保護する為チャネル保護膜
１０８がパタニング形成される。このチャネル保護膜１
０８をマスクとして不純物を高濃度でイオンドーピング
する事により、半導体薄膜１０７中に薄膜トランジスタ
のソース領域Ｓ及びドレイン領域Ｄが形成される。注入
された不純物はレーザアニール等により活性化される。
この後ソース領域Ｓに接続する信号配線１０９がパタニ
ング形成される。又、画素電極１１０もパタニング形成
され、薄膜トランジスタ１０２のドレイン領域Ｄに電気
接続する。
の薄膜半導体装置の解決すべき課題を簡潔に説明する。
図４の（Ａ）は配線部１０１の交差部を示し、（Ｂ）は
逆スタガ構造の薄膜トランジスタ１０２を示している。
透明な絶縁基板１０３の上に金属ゲート配線１０４及び
その一部となるゲート電極１０５がパタニング形成され
ている。金属ゲート配線１０４の上に重ねてプラズマＣ
ＶＤ等によりゲート絶縁膜１０６及び半導体薄膜１０７
が連続成膜される。半導体薄膜１０７は必要に応じて多
結晶化処理等が施される。さらに、半導体薄膜１０７は
アイランド状にパタニングされ、薄膜トランジスタ１０
２の活性層に加工される。活性層の上には薄膜トランジ
スタ１０２のチャネル領域を保護する為チャネル保護膜
１０８がパタニング形成される。このチャネル保護膜１
０８をマスクとして不純物を高濃度でイオンドーピング
する事により、半導体薄膜１０７中に薄膜トランジスタ
のソース領域Ｓ及びドレイン領域Ｄが形成される。注入
された不純物はレーザアニール等により活性化される。
この後ソース領域Ｓに接続する信号配線１０９がパタニ
ング形成される。又、画素電極１１０もパタニング形成
され、薄膜トランジスタ１０２のドレイン領域Ｄに電気
接続する。
【０００４】図４の（Ａ）及び図５に示す様に、下側の
ゲート配線（下層配線）１０４と上側の信号配線（上層
配線）１０９は互いに交差している。しかしながら、両
配線の交差部にはゲート絶縁膜１０６のみが介在するに
過ぎない。交差部において所定の膜厚のゲート配線１０
４が形成された上に存在するゲート絶縁膜１０６は、一
般にゲート配線１０４の断面形状に沿って忠実に堆積す
るわけではなく、段差部にはある程度のくびれを持ちな
がらゲート配線１０４を被覆している。その様な形状の
上を信号配線１０９が横断すると、下層配線と上層配線
の間に駆動時高電圧が印加された場合、電界はゲート絶
縁膜１０６の薄いくびれた部分に集中し、場合によって
は上下の配線間の短絡欠陥に至る事がある。特に、ゲー
ト絶縁膜１０６にピンホール等の欠陥が多い場合、後工
程で弗酸系のエッチング液等によるウエット処理に晒さ
れると、短絡欠陥が起りやすくなる。この様な欠陥が表
示用薄膜半導体装置の画面領域内で発生すると十字状の
画像欠陥を引き起す。又、周辺の駆動回路内に短絡欠陥
が発生すると、信号転送不良を引き起す。
ゲート配線（下層配線）１０４と上側の信号配線（上層
配線）１０９は互いに交差している。しかしながら、両
配線の交差部にはゲート絶縁膜１０６のみが介在するに
過ぎない。交差部において所定の膜厚のゲート配線１０
４が形成された上に存在するゲート絶縁膜１０６は、一
般にゲート配線１０４の断面形状に沿って忠実に堆積す
るわけではなく、段差部にはある程度のくびれを持ちな
がらゲート配線１０４を被覆している。その様な形状の
上を信号配線１０９が横断すると、下層配線と上層配線
の間に駆動時高電圧が印加された場合、電界はゲート絶
縁膜１０６の薄いくびれた部分に集中し、場合によって
は上下の配線間の短絡欠陥に至る事がある。特に、ゲー
ト絶縁膜１０６にピンホール等の欠陥が多い場合、後工
程で弗酸系のエッチング液等によるウエット処理に晒さ
れると、短絡欠陥が起りやすくなる。この様な欠陥が表
示用薄膜半導体装置の画面領域内で発生すると十字状の
画像欠陥を引き起す。又、周辺の駆動回路内に短絡欠陥
が発生すると、信号転送不良を引き起す。
【０００５】
【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明は層間の配線の短絡故障が起り難く信
頼性に優れた薄膜半導体装置を提供する事を目的とす
る。かかる目的を達成する為に以下の手段を講じた。即
ち、本発明にかかる薄膜半導体装置は基本的な構成とし
て絶縁基板上に少なくとも薄膜トランジスタ及び配線部
が集積形成されている。前記配線部は該絶縁基板にパタ
ニング形成された下層配線及び上層配線と、少なくとも
両配線の交差部に介在する複合絶縁パッドとを有する。
この複合絶縁パッドは、少なくとも下側絶縁膜、中間半
導体薄膜及び上側絶縁膜を含む事を特徴とする。
題に鑑み、本発明は層間の配線の短絡故障が起り難く信
頼性に優れた薄膜半導体装置を提供する事を目的とす
る。かかる目的を達成する為に以下の手段を講じた。即
ち、本発明にかかる薄膜半導体装置は基本的な構成とし
て絶縁基板上に少なくとも薄膜トランジスタ及び配線部
が集積形成されている。前記配線部は該絶縁基板にパタ
ニング形成された下層配線及び上層配線と、少なくとも
両配線の交差部に介在する複合絶縁パッドとを有する。
この複合絶縁パッドは、少なくとも下側絶縁膜、中間半
導体薄膜及び上側絶縁膜を含む事を特徴とする。
【０００６】好ましくは、前記下側絶縁膜及び上側絶縁
膜は各々単層構造又は多層構造を有する。又好ましくは
前記下側絶縁膜は各交差部に渡って連続的に形成されて
いる一方、前記中間半導体薄膜及び上側絶縁膜は各交差
部毎に分離してパタニング形成されている。一方、前記
薄膜トランジスタは、該下側配線の一部に含まれるゲー
ト電極、該下側絶縁膜と同層のゲート絶縁膜、該中間半
導体薄膜からなる活性層、及び該上側絶縁膜と同層のチ
ャネル保護膜とを備えたボトムゲート型である。さらに
好ましくは、前記複合絶縁パッドは該上側絶縁膜に重ね
られた追加絶縁膜を有する。この場合、前記薄膜トラン
ジスタは該追加絶縁膜と同層のパシベーション膜で被覆
されている。
膜は各々単層構造又は多層構造を有する。又好ましくは
前記下側絶縁膜は各交差部に渡って連続的に形成されて
いる一方、前記中間半導体薄膜及び上側絶縁膜は各交差
部毎に分離してパタニング形成されている。一方、前記
薄膜トランジスタは、該下側配線の一部に含まれるゲー
ト電極、該下側絶縁膜と同層のゲート絶縁膜、該中間半
導体薄膜からなる活性層、及び該上側絶縁膜と同層のチ
ャネル保護膜とを備えたボトムゲート型である。さらに
好ましくは、前記複合絶縁パッドは該上側絶縁膜に重ね
られた追加絶縁膜を有する。この場合、前記薄膜トラン
ジスタは該追加絶縁膜と同層のパシベーション膜で被覆
されている。
【０００７】本発明はアクティブマトリクス型の表示装
置も包含する。即ち、本発明にかかる表示装置は基本的
に、所定の間隙を介して互いに接合した一対の絶縁基板
と、該間隙に保持された電気光学物質とを備えたパネル
構造を有する。一方の絶縁基板は画素電極、これをスイ
ッチング駆動する薄膜トランジスタ、これを駆動する周
辺回路を構成する薄膜トランジスタ、及び薄膜トランジ
スタを接続する配線部を有する。他方の絶縁基板は対向
電極を有する。前記配線部は該一方の絶縁基板にパタニ
ング形成された下層配線及び上層配線と、少なくとも両
配線の交差部に介在する複合絶縁パッドとを有する。特
徴事項として、前記複合絶縁パッドは少なくとも下側絶
縁膜、中間半導体薄膜及び上側絶縁膜を含む。
置も包含する。即ち、本発明にかかる表示装置は基本的
に、所定の間隙を介して互いに接合した一対の絶縁基板
と、該間隙に保持された電気光学物質とを備えたパネル
構造を有する。一方の絶縁基板は画素電極、これをスイ
ッチング駆動する薄膜トランジスタ、これを駆動する周
辺回路を構成する薄膜トランジスタ、及び薄膜トランジ
スタを接続する配線部を有する。他方の絶縁基板は対向
電極を有する。前記配線部は該一方の絶縁基板にパタニ
ング形成された下層配線及び上層配線と、少なくとも両
配線の交差部に介在する複合絶縁パッドとを有する。特
徴事項として、前記複合絶縁パッドは少なくとも下側絶
縁膜、中間半導体薄膜及び上側絶縁膜を含む。
【０００８】本発明にかかる薄膜半導体装置では下層配
線（ゲート配線）の上に下側絶縁膜（ゲート絶縁膜）及
び中間半導体薄膜を順に成膜する。この中間半導体薄膜
をパタニングして薄膜トランジスタの活性層に加工する
際、同時に配線構造の交差部に下層配線よりも幅広なパ
タンで中間半導体薄膜をアイランド状にパタニングし絶
縁パッドを設ける。さらに、薄膜トランジスタのチャネ
ル保護膜を設ける際にも同時に交差部に上側絶縁膜のパ
ッドを残しておく。さらにパシベーション膜（追加絶縁
膜又は層間絶縁膜）を成膜した後、コンタクトホールを
形成し上側配線（信号配線）を設ける。下側のゲート配
線と上側の信号配線との間に介在する複合絶縁パッドに
含まれる中間半導体薄膜は耐薬品性に優れている為、後
工程で弗酸系の薬品等を用いたウエットエッチング処理
が行なわれても下地のゲート絶縁膜を侵す事がない。さ
らに、複合絶縁パッドは中間半導体薄膜に加えて上側絶
縁膜及び追加絶縁膜を含んでいる為、ゲート配線と信号
配線の電気的な層間耐圧は完全なものになる。
線（ゲート配線）の上に下側絶縁膜（ゲート絶縁膜）及
び中間半導体薄膜を順に成膜する。この中間半導体薄膜
をパタニングして薄膜トランジスタの活性層に加工する
際、同時に配線構造の交差部に下層配線よりも幅広なパ
タンで中間半導体薄膜をアイランド状にパタニングし絶
縁パッドを設ける。さらに、薄膜トランジスタのチャネ
ル保護膜を設ける際にも同時に交差部に上側絶縁膜のパ
ッドを残しておく。さらにパシベーション膜（追加絶縁
膜又は層間絶縁膜）を成膜した後、コンタクトホールを
形成し上側配線（信号配線）を設ける。下側のゲート配
線と上側の信号配線との間に介在する複合絶縁パッドに
含まれる中間半導体薄膜は耐薬品性に優れている為、後
工程で弗酸系の薬品等を用いたウエットエッチング処理
が行なわれても下地のゲート絶縁膜を侵す事がない。さ
らに、複合絶縁パッドは中間半導体薄膜に加えて上側絶
縁膜及び追加絶縁膜を含んでいる為、ゲート配線と信号
配線の電気的な層間耐圧は完全なものになる。
【０００９】
【発明の実施の形態】以下図面を参照して本発明の好適
な実施の形態を詳細に説明する。図１は本発明にかかる
薄膜半導体装置の一実施形態を示す模式的な断面図であ
る。なお、本例にかかる薄膜半導体装置はアクティブマ
トリクス型の表示装置の駆動基板として用いられるもの
である。但し、本発明はこれに限られるものでない事は
言うまでもない。図示する様に、本薄膜半導体装置はガ
ラス等からなる絶縁基板１上に少なくとも薄膜トランジ
スタ２及び配線部３が集積形成されている。（Ａ）は配
線部３の交差部を表わしている。この配線部３は絶縁基
板１にパタニング形成された下層配線（例えばゲート配
線）４及び上層配線（例えば信号配線等）５と、少なく
とも両配線４，５の交差部に介在する複合絶縁パッド６
とを有する。複合絶縁パッド６は少なくとも下側絶縁膜
（ゲート絶縁膜等）７、中間半導体薄膜８及び上側絶縁
膜９を含んでいる。本例では上側絶縁膜９の上にさらに
追加絶縁膜（パシベーション膜等）１０が形成されてい
る。一般に、下側絶縁膜７、上側絶縁膜９、追加絶縁膜
１０は単層構造又は多層構造を有する。下側絶縁膜７は
各交差部に渡って連続的に形成されている。中間半導体
薄膜８は各交差部毎に分離してアイランド状にパタニン
グ形成されている。同様に、上側絶縁膜９も各交差部毎
に分離してアイランド状にパタニング形成されている。
な実施の形態を詳細に説明する。図１は本発明にかかる
薄膜半導体装置の一実施形態を示す模式的な断面図であ
る。なお、本例にかかる薄膜半導体装置はアクティブマ
トリクス型の表示装置の駆動基板として用いられるもの
である。但し、本発明はこれに限られるものでない事は
言うまでもない。図示する様に、本薄膜半導体装置はガ
ラス等からなる絶縁基板１上に少なくとも薄膜トランジ
スタ２及び配線部３が集積形成されている。（Ａ）は配
線部３の交差部を表わしている。この配線部３は絶縁基
板１にパタニング形成された下層配線（例えばゲート配
線）４及び上層配線（例えば信号配線等）５と、少なく
とも両配線４，５の交差部に介在する複合絶縁パッド６
とを有する。複合絶縁パッド６は少なくとも下側絶縁膜
（ゲート絶縁膜等）７、中間半導体薄膜８及び上側絶縁
膜９を含んでいる。本例では上側絶縁膜９の上にさらに
追加絶縁膜（パシベーション膜等）１０が形成されてい
る。一般に、下側絶縁膜７、上側絶縁膜９、追加絶縁膜
１０は単層構造又は多層構造を有する。下側絶縁膜７は
各交差部に渡って連続的に形成されている。中間半導体
薄膜８は各交差部毎に分離してアイランド状にパタニン
グ形成されている。同様に、上側絶縁膜９も各交差部毎
に分離してアイランド状にパタニング形成されている。
【００１０】（Ｂ）に示す様に、薄膜トランジスタ２は
ボトムゲート構造を有しており、下側配線（ゲート配
線）４の一部に含まれるゲート電極１１、下側絶縁膜７
と同層のゲート絶縁膜１２、中間半導体薄膜８からなる
活性層１３、及び上側絶縁膜９と同層のチャネル保護膜
１４とを備えてる。かかる構成を有する薄膜トランジス
タ２は上側絶縁膜９に重ねられた追加絶縁膜１０と同層
のパシベーション膜１５で被覆されている。このパシベ
ーション膜１５にはコンタクトホールが開口しており、
上層配線（信号配線）５がこのコンタクトホールを介し
て薄膜トランジスタ２のソース領域Ｓと電気接続してい
る。さらにＩＴＯ等の透明導電膜からなる画素電極１６
が同じくコンタクトホールを介して薄膜トランジスタ２
のドレイン領域Ｄに電気接続している。
ボトムゲート構造を有しており、下側配線（ゲート配
線）４の一部に含まれるゲート電極１１、下側絶縁膜７
と同層のゲート絶縁膜１２、中間半導体薄膜８からなる
活性層１３、及び上側絶縁膜９と同層のチャネル保護膜
１４とを備えてる。かかる構成を有する薄膜トランジス
タ２は上側絶縁膜９に重ねられた追加絶縁膜１０と同層
のパシベーション膜１５で被覆されている。このパシベ
ーション膜１５にはコンタクトホールが開口しており、
上層配線（信号配線）５がこのコンタクトホールを介し
て薄膜トランジスタ２のソース領域Ｓと電気接続してい
る。さらにＩＴＯ等の透明導電膜からなる画素電極１６
が同じくコンタクトホールを介して薄膜トランジスタ２
のドレイン領域Ｄに電気接続している。
【００１１】引き続き図１を参照して本発明にかかる薄
膜半導体装置の製造方法を詳細に説明する。先ず、ガラ
ス等からなる絶縁基板１の上にスパッタリング法でＭｏ
／Ｔａの合金を３００nmの厚みで成膜する。等方性のケ
ミカルドライエッチングによりこの合金膜をパタニング
して、ゲート配線４及びゲート電極１１に加工する。図
示する様に、ゲート配線４は約３０°の断面テーパ角を
付けられており、段差部の傾斜を緩やかにする事で配線
部の断線故障等を抑制している。次に、プラズマＣＶＤ
法でＳｉＮx 及びＳｉＯx を連続成膜し、下側絶縁膜７
（ゲート絶縁膜１２）を形成した。本例ではＳｉＮx は
２５０nmの厚みで、ＳｉＯx は１００nmの厚みである。
この様に下側絶縁膜７及びゲート絶縁膜１２は多層構造
を有しているが、本発明はこれに限られるものではなく
単層構造を採用しても良い。さらにプラズマＣＶＤ法で
非晶質シリコンからなる中間半導体薄膜８を下側絶縁膜
７及びゲート絶縁膜１２に連続して成膜する。その厚み
は例えば５０nmに設定されている。この後エキシマレー
ザ光等を照射し非晶質シリコンを一旦溶融した後冷却過
程で多結晶シリコンに転換する。次いでプラズマＣＶＤ
法によりＳｉＯx を２００nmの厚みで成膜し上側絶縁膜
９とする。この上側絶縁膜９を配線部３の交差部及び薄
膜トランジスタ２のチャネル部のみに残す様にパタニン
グする。チャネル部に残されたＳｉＯx はチャネル保護
膜１４となり、所望の不純物イオン阻止性を有する。続
いて、中間半導体薄膜８を選択的にパタニングし、配線
部３の交差部に残し、複合絶縁パッド６を形成する。こ
の時同時に中間半導体薄膜８は薄膜トランジスタ２の素
子領域を包含する様にパタニングされ、活性層１３が設
けられる。次に、チャネル保護膜１４をマスクとしてセ
ルフアライメントで燐等の不純物イオンをプラズマドー
ピングし、活性層１３に薄膜トランジスタ２のソース領
域Ｓ及びドレイン領域Ｄを設ける。エキシマレーザ光を
照射してアニーリングによりドーピングされた不純物を
活性化した。さらに、常圧ＣＶＤによりＳｉＯ2 を３０
０nmの厚みで成膜し追加絶縁膜１０及びパシベーション
膜１５とした。この後、パシベーション膜１５にエッチ
ングでコンタクトホールを開口し、その上にアルミニウ
ムを６００nmの厚みで成膜した。このアルミニウムをパ
タニングして上層配線（信号配線）５に加工した。図示
する様に、信号配線５の一部はパシベーション膜１５に
開口したコンタクトホールを介して薄膜トランジスタ２
のソース領域Ｓに電気接続している。最後に、ＩＴＯを
１２０nmの厚みで成膜し、所定の形状にパタニングして
画素電極１６に加工した。この画素電極１６はパシベー
ション膜１５に開口したコンタクトホールを介して薄膜
トランジスタ２のドレイン領域Ｄと電気接続している。
以上により、表示用の薄膜半導体装置が完成する。
膜半導体装置の製造方法を詳細に説明する。先ず、ガラ
ス等からなる絶縁基板１の上にスパッタリング法でＭｏ
／Ｔａの合金を３００nmの厚みで成膜する。等方性のケ
ミカルドライエッチングによりこの合金膜をパタニング
して、ゲート配線４及びゲート電極１１に加工する。図
示する様に、ゲート配線４は約３０°の断面テーパ角を
付けられており、段差部の傾斜を緩やかにする事で配線
部の断線故障等を抑制している。次に、プラズマＣＶＤ
法でＳｉＮx 及びＳｉＯx を連続成膜し、下側絶縁膜７
（ゲート絶縁膜１２）を形成した。本例ではＳｉＮx は
２５０nmの厚みで、ＳｉＯx は１００nmの厚みである。
この様に下側絶縁膜７及びゲート絶縁膜１２は多層構造
を有しているが、本発明はこれに限られるものではなく
単層構造を採用しても良い。さらにプラズマＣＶＤ法で
非晶質シリコンからなる中間半導体薄膜８を下側絶縁膜
７及びゲート絶縁膜１２に連続して成膜する。その厚み
は例えば５０nmに設定されている。この後エキシマレー
ザ光等を照射し非晶質シリコンを一旦溶融した後冷却過
程で多結晶シリコンに転換する。次いでプラズマＣＶＤ
法によりＳｉＯx を２００nmの厚みで成膜し上側絶縁膜
９とする。この上側絶縁膜９を配線部３の交差部及び薄
膜トランジスタ２のチャネル部のみに残す様にパタニン
グする。チャネル部に残されたＳｉＯx はチャネル保護
膜１４となり、所望の不純物イオン阻止性を有する。続
いて、中間半導体薄膜８を選択的にパタニングし、配線
部３の交差部に残し、複合絶縁パッド６を形成する。こ
の時同時に中間半導体薄膜８は薄膜トランジスタ２の素
子領域を包含する様にパタニングされ、活性層１３が設
けられる。次に、チャネル保護膜１４をマスクとしてセ
ルフアライメントで燐等の不純物イオンをプラズマドー
ピングし、活性層１３に薄膜トランジスタ２のソース領
域Ｓ及びドレイン領域Ｄを設ける。エキシマレーザ光を
照射してアニーリングによりドーピングされた不純物を
活性化した。さらに、常圧ＣＶＤによりＳｉＯ2 を３０
０nmの厚みで成膜し追加絶縁膜１０及びパシベーション
膜１５とした。この後、パシベーション膜１５にエッチ
ングでコンタクトホールを開口し、その上にアルミニウ
ムを６００nmの厚みで成膜した。このアルミニウムをパ
タニングして上層配線（信号配線）５に加工した。図示
する様に、信号配線５の一部はパシベーション膜１５に
開口したコンタクトホールを介して薄膜トランジスタ２
のソース領域Ｓに電気接続している。最後に、ＩＴＯを
１２０nmの厚みで成膜し、所定の形状にパタニングして
画素電極１６に加工した。この画素電極１６はパシベー
ション膜１５に開口したコンタクトホールを介して薄膜
トランジスタ２のドレイン領域Ｄと電気接続している。
以上により、表示用の薄膜半導体装置が完成する。
【００１２】図２は、図１の（Ａ）に示した配線構造の
交差部の平面パタンを表わしている。図示する様に下側
のゲート配線４と上側の信号配線５の間には複合絶縁パ
ッド６が介在している。このパッド６はゲート配線４よ
り幅広にパタニングされたアイランド状の中間半導体薄
膜８及び上側絶縁膜９を含んでいる。交差部に配された
中間半導体薄膜８は耐薬品性に優れており、例えば後工
程で弗酸系の薬品を用いたウエットエッチング処理が行
なわれる場合でも、下地のゲート絶縁膜を弗酸系の薬品
から有効に保護できる。さらに、中間半導体薄膜８に重
ねられる上側絶縁膜９及び追加絶縁膜により、複合絶縁
パッド６の電気的な層間耐圧は完全なものになる。
交差部の平面パタンを表わしている。図示する様に下側
のゲート配線４と上側の信号配線５の間には複合絶縁パ
ッド６が介在している。このパッド６はゲート配線４よ
り幅広にパタニングされたアイランド状の中間半導体薄
膜８及び上側絶縁膜９を含んでいる。交差部に配された
中間半導体薄膜８は耐薬品性に優れており、例えば後工
程で弗酸系の薬品を用いたウエットエッチング処理が行
なわれる場合でも、下地のゲート絶縁膜を弗酸系の薬品
から有効に保護できる。さらに、中間半導体薄膜８に重
ねられる上側絶縁膜９及び追加絶縁膜により、複合絶縁
パッド６の電気的な層間耐圧は完全なものになる。
【００１３】図３は、図１に示した表示用薄膜半導体装
置を用いて組み立てられたアクティブマトリクス型表示
装置の一例を示す模式的な斜視図である。図示する様
に、本表示装置は一対の透明基板１０１，１０２と両者
の間に保持された液晶１０３とを備えたパネル構造を有
する。下側の透明基板１０１には画面部１０４と周辺部
とが集積形成されている。周辺部は垂直駆動回路１０５
と水平駆動回路１０６とを含んでいる。又、透明基板１
０１の周辺部上端には外部接続用の端子部１０７が形成
されている。端子部１０７は配線１０８を介して垂直駆
動回路１０５及び水平駆動回路１０６に接続している。
画面部１０４は行列状に交差したゲート配線１０９及び
信号配線１１０を含んでいる。各交差部には画素電極１
１１とこれをスイッチング駆動する薄膜トランジスタ１
１２が形成されている。ゲート配線１０９は垂直駆動回
路１０５に接続し、信号配線１１０は水平駆動回路１０
６に接続している。薄膜トランジスタ１１２のドレイン
領域は対応する画素電極１１１に接続し、ソース領域は
対応する信号配線１１０に接続し、ゲート電極は対応す
るゲート配線１０９に連続している。この様に、一方の
絶縁基板１０１には画素電極１１１、これをスイッチン
グ駆動する薄膜トランジスタ１１２、これを駆動する周
辺回路を構成する薄膜トランジスタ、及び薄膜トランジ
スタを接続する配線部が形成されている。他方の絶縁基
板１０２には対向電極が形成されている。一対の絶縁基
板１０１，１０２の間隙には液晶１０３等の電気光学物
質が保持されている。配線部は絶縁基板１０１にパタニ
ング形成されたゲート配線１０９及び信号配線１１０
と、少なくとも両配線の交差部に介在する複合絶縁パッ
ドとを有する。この複合絶縁パッドは少なくとも下側絶
縁膜、中間半導体薄膜及び上側絶縁膜を含む事を特徴と
する。
置を用いて組み立てられたアクティブマトリクス型表示
装置の一例を示す模式的な斜視図である。図示する様
に、本表示装置は一対の透明基板１０１，１０２と両者
の間に保持された液晶１０３とを備えたパネル構造を有
する。下側の透明基板１０１には画面部１０４と周辺部
とが集積形成されている。周辺部は垂直駆動回路１０５
と水平駆動回路１０６とを含んでいる。又、透明基板１
０１の周辺部上端には外部接続用の端子部１０７が形成
されている。端子部１０７は配線１０８を介して垂直駆
動回路１０５及び水平駆動回路１０６に接続している。
画面部１０４は行列状に交差したゲート配線１０９及び
信号配線１１０を含んでいる。各交差部には画素電極１
１１とこれをスイッチング駆動する薄膜トランジスタ１
１２が形成されている。ゲート配線１０９は垂直駆動回
路１０５に接続し、信号配線１１０は水平駆動回路１０
６に接続している。薄膜トランジスタ１１２のドレイン
領域は対応する画素電極１１１に接続し、ソース領域は
対応する信号配線１１０に接続し、ゲート電極は対応す
るゲート配線１０９に連続している。この様に、一方の
絶縁基板１０１には画素電極１１１、これをスイッチン
グ駆動する薄膜トランジスタ１１２、これを駆動する周
辺回路を構成する薄膜トランジスタ、及び薄膜トランジ
スタを接続する配線部が形成されている。他方の絶縁基
板１０２には対向電極が形成されている。一対の絶縁基
板１０１，１０２の間隙には液晶１０３等の電気光学物
質が保持されている。配線部は絶縁基板１０１にパタニ
ング形成されたゲート配線１０９及び信号配線１１０
と、少なくとも両配線の交差部に介在する複合絶縁パッ
ドとを有する。この複合絶縁パッドは少なくとも下側絶
縁膜、中間半導体薄膜及び上側絶縁膜を含む事を特徴と
する。
【００１４】配線構造の交差部における短絡欠陥防止能
力を評価する為、図２に示した発明品サンプル及び図５
に示した従来品サンプルを作成した。発明品サンプルは
配線の交差部に中間半導体薄膜、上側絶縁膜及び追加絶
縁膜からなる複合絶縁パッドを有している。一方、従来
品サンプルは下側配線と上側配線の間にゲート絶縁膜の
みが介在している。各サンプルについて上側配線（信号
配線）をパタニング形成する前の段階で希弗酸液に浸漬
した。夫々、希弗酸浸漬処理時間を１分、５分、１５分
としたサンプルを用意し、図３に示したアクティブマト
リクス型の液晶表示パネルに組み立て、実際に駆動して
画像品質を比較した。処理時間１分では発明品サンプル
と従来品サンプルの間で差は見られなかった。処理時間
５分では、従来品サンプルに１箇所の十字状線欠陥が見
られた。処理時間が１５分では４箇所に十字状の線欠陥
が発生した。これに対し発明品サンプルでは浸漬時間の
如何に関わらず線欠陥は全く認められなかった。又、浸
漬時間１分のサンプルについて、直接下側配線と上側配
線にプローブを当て、リーク電流を測定した。従来品サ
ンプルでは印加電圧２０Ｖでブレークダウンが起った
が、発明品サンプルでは印加電圧８０Ｖで電流が１桁上
昇したにすぎなかった。この様に、耐薬品性及び絶縁耐
圧性の両方で、本発明が極めて優れた効果を有している
事が分かる。
力を評価する為、図２に示した発明品サンプル及び図５
に示した従来品サンプルを作成した。発明品サンプルは
配線の交差部に中間半導体薄膜、上側絶縁膜及び追加絶
縁膜からなる複合絶縁パッドを有している。一方、従来
品サンプルは下側配線と上側配線の間にゲート絶縁膜の
みが介在している。各サンプルについて上側配線（信号
配線）をパタニング形成する前の段階で希弗酸液に浸漬
した。夫々、希弗酸浸漬処理時間を１分、５分、１５分
としたサンプルを用意し、図３に示したアクティブマト
リクス型の液晶表示パネルに組み立て、実際に駆動して
画像品質を比較した。処理時間１分では発明品サンプル
と従来品サンプルの間で差は見られなかった。処理時間
５分では、従来品サンプルに１箇所の十字状線欠陥が見
られた。処理時間が１５分では４箇所に十字状の線欠陥
が発生した。これに対し発明品サンプルでは浸漬時間の
如何に関わらず線欠陥は全く認められなかった。又、浸
漬時間１分のサンプルについて、直接下側配線と上側配
線にプローブを当て、リーク電流を測定した。従来品サ
ンプルでは印加電圧２０Ｖでブレークダウンが起った
が、発明品サンプルでは印加電圧８０Ｖで電流が１桁上
昇したにすぎなかった。この様に、耐薬品性及び絶縁耐
圧性の両方で、本発明が極めて優れた効果を有している
事が分かる。
【００１５】
【発明の効果】本発明によれば下層配線の上にゲート絶
縁膜、中間半導体薄膜、上側絶縁膜、追加絶縁膜を介在
させて複合絶縁パッドを設けている。このパッドの上に
上層配線を設ける事により、配線の交差部の耐薬品性及
び絶縁耐圧性を顕著に高める事ができ、欠陥の発生が抑
制された信頼性の高い表示用の薄膜半導体装置を提供す
る。
縁膜、中間半導体薄膜、上側絶縁膜、追加絶縁膜を介在
させて複合絶縁パッドを設けている。このパッドの上に
上層配線を設ける事により、配線の交差部の耐薬品性及
び絶縁耐圧性を顕著に高める事ができ、欠陥の発生が抑
制された信頼性の高い表示用の薄膜半導体装置を提供す
る。
【図１】本発明にかかる薄膜半導体装置の実施形態を示
す模式的な断面図である。
す模式的な断面図である。
【図２】図１に示した薄膜半導体装置に形成された配線
の交差部を示す模式的な平面図である。
の交差部を示す模式的な平面図である。
【図３】図１に示した薄膜半導体装置を用いて組み立て
られたアクティブマトリクス型表示装置の一例を示す斜
視図である。
られたアクティブマトリクス型表示装置の一例を示す斜
視図である。
【図４】従来の薄膜半導体装置の一例を示す断面図であ
る。
る。
【図５】図４に示した従来の薄膜半導体装置に形成され
た配線の交差部を示す平面図である。
た配線の交差部を示す平面図である。
１ 絶縁基板 ２ 薄膜トランジスタ ３ 配線部 ４ 下層配線（ゲート配線） ５ 上層配線（信号配線） ６ 複合絶縁パッド ７ 下側絶縁膜 ８ 中間半導体薄膜 ９ 上側絶縁膜 １０ 追加絶縁膜 １１ ゲート電極 １２ ゲート絶縁膜 １３ 活性層 １４ チャネル保護膜 １５ パシベーション膜 １６ 画素電極
Claims (6)
- 【請求項１】 絶縁基板上に少なくとも薄膜トランジス
タ及び配線部が集積形成された薄膜半導体装置であっ
て、 前記配線部は、該絶縁基板にパタニング形成された下層
配線及び上層配線と、少なくとも両配線の交差部に介在
する複合絶縁パッドとを有し、 前記複合絶縁パッドは、少なくとも下側絶縁膜、中間半
導体薄膜及び上側絶縁膜を含む事を特徴とする薄膜半導
体装置。 - 【請求項２】 前記下側絶縁膜及び上側絶縁膜は各々単
層構造又は多層構造を有する事を特徴とする請求項１記
載の薄膜半導体装置。 - 【請求項３】 前記下側絶縁膜は各交差部に渡って連続
的に形成されている一方、前記中間半導体薄膜及び上側
絶縁膜は各交差部毎に分離してパタニング形成されてい
る事を特徴とする請求項１記載の薄膜半導体装置。 - 【請求項４】 前記薄膜トランジスタは、該下側配線の
一部に含まれるゲート電極、該下側絶縁膜と同層のゲー
ト絶縁膜、該中間半導体薄膜からなる活性層、及び該上
側絶縁膜と同層のチャネル保護膜とを備えたボトムゲー
ト型である事を特徴とする請求項１記載の薄膜半導体装
置。 - 【請求項５】 前記複合絶縁パッドは該上側絶縁膜に重
ねられた追加絶縁膜を有し、前記薄膜トランジスタは該
追加絶縁膜と同層のパシベーション膜で被覆されている
事を特徴とする請求項４記載の薄膜半導体装置。 - 【請求項６】 所定の間隙を介して互いに接合した一対
の絶縁基板と、該間隙に保持された電気光学物質とを備
えたパネル構造を有し、 一方の絶縁基板は画素電極、これをスイッチング駆動す
る薄膜トランジスタ、これを駆動する周辺回路を構成す
る薄膜トランジスタ、及び薄膜トランジスタを接続する
配線部を有し、他方の絶縁基板は対向電極を有する表示
装置であって、 前記配線部は、該一方の絶縁基板にパタニング形成され
た下層配線及び上層配線と、少なくとも両配線の交差部
に介在する複合絶縁パッドとを有し、 前記複合絶縁パッドは、少なくとも下側絶縁膜、中間半
導体薄膜及び上側絶縁膜を含む事を特徴とする表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21271795A JPH0945774A (ja) | 1995-07-28 | 1995-07-28 | 薄膜半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21271795A JPH0945774A (ja) | 1995-07-28 | 1995-07-28 | 薄膜半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0945774A true JPH0945774A (ja) | 1997-02-14 |
Family
ID=16627271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21271795A Pending JPH0945774A (ja) | 1995-07-28 | 1995-07-28 | 薄膜半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0945774A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001053287A (ja) * | 1999-06-02 | 2001-02-23 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2001100663A (ja) * | 1999-09-29 | 2001-04-13 | Sanyo Electric Co Ltd | Ｅｌ表示装置 |
| EP1801640A1 (en) | 2005-12-20 | 2007-06-27 | Future Vision Inc. | Liquid crystal display device and method for manufacturing the same |
| JP2012074596A (ja) * | 2010-09-29 | 2012-04-12 | Toppan Printing Co Ltd | 薄膜トランジスタ、薄膜トランジスタを備える画像表示装置、薄膜トランジスタの製造方法、画像表示装置の製造方法 |
| WO2012133157A1 (ja) * | 2011-03-30 | 2012-10-04 | シャープ株式会社 | 液晶パネル用アレイ基板および液晶パネル |
-
1995
- 1995-07-28 JP JP21271795A patent/JPH0945774A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001053287A (ja) * | 1999-06-02 | 2001-02-23 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP4651777B2 (ja) * | 1999-06-02 | 2011-03-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2001100663A (ja) * | 1999-09-29 | 2001-04-13 | Sanyo Electric Co Ltd | Ｅｌ表示装置 |
| JP4530450B2 (ja) * | 1999-09-29 | 2010-08-25 | 三洋電機株式会社 | Ｅｌ表示装置 |
| EP1801640A1 (en) | 2005-12-20 | 2007-06-27 | Future Vision Inc. | Liquid crystal display device and method for manufacturing the same |
| US7816158B2 (en) | 2005-12-20 | 2010-10-19 | Future Vision Inc. | Liquid crystal display device and method for manufacturing the same |
| JP2012074596A (ja) * | 2010-09-29 | 2012-04-12 | Toppan Printing Co Ltd | 薄膜トランジスタ、薄膜トランジスタを備える画像表示装置、薄膜トランジスタの製造方法、画像表示装置の製造方法 |
| WO2012133157A1 (ja) * | 2011-03-30 | 2012-10-04 | シャープ株式会社 | 液晶パネル用アレイ基板および液晶パネル |
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