JPH0936844A - データ伝送装置 - Google Patents

Abstract

(57)【要約】 【目的】 ノイズによるデータ誤りによる影響が少な
く、受信側装置の増加に対しても容易に対応することが
可能なデータ伝送装置を得る。 【構成】 送信側装置から各受信側装置へのデータ伝送
を制御する制御部１１より送信メモリ１２に格納された
データを、アドレス発生部１３がフレーム基準信号に基
づいて受信側装置の数に合わせて繰り返し発生するメモ
リアドレスに従って読み出して、有効情報発生部１５よ
り各受信側装置対応に発生する有効情報をそのデータに
付加して送信し、受信側装置では有効情報比較部１７に
おいて、受信したデータの有効情報の解析を行い、有効
と判定された場合にそのデータを内部レジスタ１９に取
り込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、伝送誤りに対して、
影響を受けにくいデータ伝送装置に関するものである。

【０００２】

【従来の技術】図８は例えば、特開平５−１４５５２６
号公報に示された、従来のデータ伝送装置を示すブロッ
ク図である。図において、１ａ〜１ｃは被測定対象ごと
に設けられた測定回路であり、２はこれら各測定回路１
ａ〜１ｃの測定データをシリアル通信用のデータに変換
し、それを２回連続して送出する出力回路である。３は
この出力回路２より送出されたデータが伝送される伝送
路であり、４は伝送路３を伝送されてきたデータをパラ
レルデータに変換するインタフェース回路（以下Ｉ／Ｆ
回路という）である。５は１回目に受信したデータと２
回目に受信したデータが一致しているか否かを判定する
判定回路であり、６はこの判定回路５が前記両データの
一致を検出した場合に出力するデータに従って動作する
処理回路である。また、判定回路５内において、５ａは
１回目に受信したデータを保持する保持回路、５ｂは２
回目に受信したデータと保持回路５ａに保持されている
１回目のデータとを比較する比較回路であり、５ｃは２
回目に受信したデータをラッチして、比較回路５ｂにお
いて両者の一致が検出された場合に、ラッチしていたデ
ータを処理回路６に出力するラッチ回路である。

【０００３】次に動作について説明する。送信側の装置
では、各測定回路１ａ〜１ｃがそれぞれ対応する被測定
対象についての測定を行い、その測定データを出力回路
２に送る。出力回路２はこれら各測定回路１ａ〜１ｃか
らの測定データを受け取ると、それをシリアル通信用の
データに変換して、それぞれ２回ずつ連続して伝送路３
を介して受信側装置に送出する。受信側装置では、この
伝送路３を介して送られてきたデータをＩ／Ｆ回路４で
受信し、それをパラレルデータに変換して判定回路５に
入力する。判定回路５では、連続して２回送られてくる
データ中の、１回目に受信したデータをまず保持回路５
ａに保持させる。次に２回目のデータを受信すると、そ
れをラッチ回路５ｃにラッチさせるとともに、比較回路
５ｂにおいて、この２回目に受信したデータと保持回路
５ａに保持されている１回目のデータとを比較する。こ
の比較回路５ｂによって両者の一致が検出された場合に
は、ラッチ回路５ｃに信号を出力して、ラッチしている
データを処理回路６に出力させる。一方、比較回路５ｂ
によって両者の不一致が検出された場合には、１回目ま
たは２回目に受信したデータの伝送過程において、ノイ
ズ等の影響があったものとみなして当該データを無効と
し、それを処理回路６に出力することを禁止する。

【０００４】なお、このような従来のデータ伝送装置に
関連した技術が記載されている文献としては、その他に
も、例えば特開平６−１４０１２号公報、特開平５−２
２７１３４号公報、特開平４−１０４５４５号公報など
がある。

【０００５】

【発明が解決しようとする課題】従来のデータ伝送装置
は以上のように構成されているので、受信側装置へ伝送
するデータ量が増加すると、データを比較するために必
要な保持回路５ａ、ラッチ回路５ｃ、および比較回路５
ｂなどを大きくする必要が生じ、また、受信側装置が複
数である場合には、その数の増加に伴って送信側装置の
負担が増加してゆくため、データ量の増加や受信側装置
の数の増加に対して、簡単な回路変更で対応することが
困難であるなどの問題点があった。

【０００６】この発明は上記のような問題点を解消する
ためになされたもので、ノイズに対する影響や誤動作が
少なく、受信側装置の数の増加に対しても容易に対応す
ることのできるデータ伝送装置を得ることを目的とす
る。

【０００７】

【課題を解決するための手段】請求項１に記載の発明に
係るデータ伝送装置は、送信側装置から複数の受信側装
置へのデータの伝送を統括的に制御する制御部より、各
受信側装置に伝送すべきデータを送信メモリに格納して
おき、アドレス発生部がフレーム基準信号に基づいて受
信側装置の数に合わせて繰り返し発生するメモリアドレ
スに従ってその送信メモリより読み出したデータに、有
効情報発生部の発生する、受信側装置を個別に識別する
ための有効情報を付加して送信し、受信側装置では、受
信したデータの有効情報の解析を有効情報比較部で行っ
て、有効と判定された場合にそのデータを内部レジスタ
に取り込むようにしたものである。

【０００８】また、請求項２に記載の発明に係るデータ
伝送装置は、特定の受信側装置に対して、発生している
メモリアドレスの繰り返しの間隔を短くする再送回路
を、アドレス発生部に持たせたものである。

【０００９】また、請求項３に記載の発明に係るデータ
伝送装置は、データを一括して送出するための補助メモ
リを、送信側装置から受信側装置へ伝送するデータを格
納しておく送信メモリと制御部との間に配置したもので
ある。

【００１０】また、請求項４に記載の発明に係るデータ
伝送装置は、伝送されたデータを受信側装置より送信側
装置に折り返して、その折り返しデータと伝送データと
を比較部で比較し、不一致が検出された場合に、制御部
はその受信側装置に対してデータの再送要求を行い、そ
の再送要求に基づいて再送回路の作成した当該データ再
送のためのパターンに従って、アドレス発生部より送信
メモリのメモリアドレスを発生するようにしたものであ
る。

【００１１】また、請求項５に記載の発明に係るデータ
伝送装置は、比較部による比較の結果を直接再送回路に
入力し、その比較結果が不一致であった場合に再送回路
の作成したデータ再送のためのパターンに従って、アド
レス発生部より送信メモリのメモリアドレスを発生する
ようにしたものである。

【００１２】また、請求項６に記載の発明に係るデータ
伝送装置は、同じ受信側装置に対するデータ再送の要求
が制御部より繰り返して発生している場合に、アドレス
発生部よりその受信側装置に対して異常の発生を通知
し、その通知を受けた受信側装置では、初期設定データ
発生部において初期設定データを作成し、それを内部レ
ジスタに設定するとともに、警報通知部より警報の発生
を通知するようにしたものである。

【００１３】

【作用】請求項１に記載の発明におけるデータ伝送装置
は、制御部が送信メモリに格納した、各受信側装置に伝
送すべきデータを読み出すためのメモリアドレスを、ア
ドレス発生部よりフレーム基準信号に基づいて、受信側
装置の数に合わせて順番に繰り返し発生させ、有効情報
発生部の生成する受信側装置を個別に識別するための有
効情報を、そのメモリアドレスに従って読み出したデー
タに付加して、各受信側装置にそれぞれ周期的に繰り返
して送信することにより、伝送路上のノイズなどの要因
でデータに誤りが発生した場合でもその影響を少なくす
ることを可能とし、受信側装置の数の増加に対しても有
効情報のパターンを増やすだけで容易に対応できるよう
にする。

【００１４】また、請求項２に記載の発明における再送
回路は、アドレス発生部の発生しているメモリアドレス
の繰り返しの間隔を、特定の受信側装置に対して短くす
ることにより、システムに及ぼす影響の大きな受信側装
置に対して、より短い周期でデータを伝送することを可
能にする。

【００１５】また、請求項３に記載の発明における補助
メモリは、一度に複数の受信側装置に送りたいデータが
制御部によって書き込まれ、それを送信メモリに転送す
ることにより、当該データの各受信側装置への送出を一
定周期内に終了させることを可能とする。

【００１６】また、請求項４に記載の発明における制御
部は、受信側装置によって折り返されたデータと伝送デ
ータとを比較した比較部によって不一致が検出される
と、その受信側装置に対するデータの再送要求をアドレ
ス発生部に対して行い、アドレス発生部はその再送要求
に基づいて再送回路が作成したパターンに従って、送信
メモリのメモリアドレスを生成することにより、ノイズ
による伝送誤りの発生した受信側装置に対しては、早急
にそのデータを再送する。

【００１７】また、請求項５に記載の発明におけるアド
レス発生部は、受信側装置によって折り返されたデータ
と伝送データとを比較した比較部によって不一致が検出
されたとき、再送回路が作成したその受信側装置に対す
るデータの再送のためのパターンに従って、送信メモリ
のメモリアドレスを生成することにより、ノイズによる
伝送誤りの発生した受信側装置に対して、制御部の負荷
を増大させることなく早急にそのデータの再送を行うこ
とを可能とする。

【００１８】また、請求項６に記載の発明における初期
設定データ発生部は、同一受信側装置に対するデータ再
送の要求が、制御部より繰り返して発生している場合
に、アドレス発生部が発生した異常の発生の通知を受け
ると、初期設定データを作成して内部レジスタに設定す
ることにより、異常時に周辺回路に対して不用意な制御
がかかるのを防止し、また警報通知部はその通知を受け
ると警報の発生を通知することにより、受信側において
その異常状態の発生を確認できるようにする。

【００１９】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１はこの発明の実施例１によるデータ伝送装置
を示すブロック図である。図において、１１は送信側装
置内に配置され、送信側装置から複数の受信側装置
（Ａ、Ｂ、・・・・、Ｎ）へのデータの伝送を統括的に
制御する制御部であり、１２はこの制御部１１によっ
て、送信側装置から各受信側装置のそれぞれに伝送する
データ（制御情報）が格納される送信メモリとしての２
ポートメモリである。１３はこの２ポートメモリ１２の
各受信側装置のそれぞれに対応付けられたメモリアドレ
スを、基準フレーム信号に従って順番に繰り返し発生さ
せるアドレス発生部であり、１４は２ポートメモリ１２
から読み出されたデータをパラレルデータからシリアル
データに変換するためのパラレル／シリアルデータ変換
部、１５は受信側装置に送信されるデータに付加され、
各受信側装置の各々を個別に識別するための有効情報
を、アドレス発生部１３の発生するメモリアドレスに対
応させて発生している有効情報発生部である。

【００２０】１６は送信側装置から伝送されてきたデー
タをシリアルデータからパラレルデータに変換するため
のシリアル／パラレルデータ変換部であり、１７は送信
側装置から伝送されてきたデータ（制御情報）に付加さ
れている有効情報と自受信側装置に割り当てられた有効
情報との比較を行って、当該データを取り込むか否かの
判断を行う有効情報比較部である。１８はこの有効情報
比較部１７における有効情報を比較するためのタイミン
グを発生するタイミング発生部である。１９は有効情報
比較部１７において有効情報が有効と判定された場合
に、シリアル／パラレルデータ変換部１６で変換された
データの中の制御情報の部分を取り込むための内部レジ
スタであり、２０はこの内部レジスタ２０に取り込まれ
た制御情報によって制御される周辺回路である。

【００２１】２１は当該データ伝送装置内の基準となる
信号を発生させる装置内基準信号発生部であり、２２は
この装置内基準信号発生部２１から送信側装置と各受信
側装置とに供給される、シリアルデータの伝送基準とな
るフレーム基準信号、２３は同じくシリアルデータを伝
送するときの同期用となるシリアル同期クロック信号で
ある。２４は送信側装置と各受信側装置を接続している
伝送路を介して送信側装置から各受信側装置に伝送され
るシリアル伝送データである。

【００２２】次に動作について説明する。送信側装置内
に配された制御部１１は、各受信側装置の周辺回路２０
を制御するためのデータ（制御情報）を２ポートメモリ
１２に逐次設定する。アドレス発生部１３では、この２
ポートメモリ１２に格納された受信側装置へ伝送するデ
ータのメモリアドレスを、基準フレーム信号に従って順
番に繰り返し発生させ、２ポートメモリ１２にはそのア
ドレスが設定される。２ポートメモリ１２からはその設
定されたアドレスよりデータが読み出され、それがパラ
レル／シリアルデータ変換部１４に送られる。

【００２３】ここで、図２はこの発明によるデータ伝送
装置における各信号の時間関係を示すタイミングチャー
トであり、同図（ａ）は装置内基準信号発生部２１の発
生するフレーム基準信号２２、同図（ｂ）は同じくシリ
アル同期クロック信号２３、同図（ｃ）は送信側装置よ
り各受信側装置に伝送されるシリアル伝送データ２４を
それぞれ示している。なお、この図２では簡略化のた
め、Ａ〜Ｃの３つの受信側装置へのシリアル伝送データ
についてのみ示し、そのほかのＤ〜Ｎの受信側装置への
シリアル伝送データについてはその表記を省略してい
る。以下、この図２のタイミングチャートを用いて、ア
ドレス発生部１３におけるアドレスの発生について説明
する。

【００２４】アドレス発生部１３では、装置内基準信号
発生部２１から送られてくるフレーム基準信号２２とシ
リアル同期用クロック信号２３を用いて、受信側装置に
伝送するデータの送出タイミングを発生させる。そのと
き、送信側装置から複数の各受信側装置に対して伝送す
るデータを時分割多重化するために、フレーム基準信号
２２の変化（例えばパルスの前縁）をカウントして、そ
のデータを伝送する受信側装置の時間位相を決める。そ
して、アドレス発生部１３はその時間位相に対応して決
められている２ポートメモリ１２のメモリアドレスを順
番に繰り返して発生する。このアドレス発生部１３より
発生されたメモリアドレスに従って２ポートメモリ１２
がアクセスされ、当該アドレスに格納されているデータ
（制御情報）がパラレル／シリアルデータ変換部１４に
入力される。

【００２５】一方、有効情報発生部１５では装置内基準
信号発生部２１からのフレーム基準信号２２に同期し
て、各受信側装置の各々に割り当てられた有効情報を順
番に繰り返して発生し、それをパラレル／シリアルデー
タ変換部１４に送る。そのとき有効情報発生部１５の発
生する有効情報としては、前記アドレス発生部１３の発
生したメモリアドレスに対応して、２ポートメモリ１２
の当該アドレスに格納されているデータを伝送すべき受
信側装置に割り当てられたものとなる。パラレル／シリ
アルデータ変換部１４では、前記２ポートメモリ１２か
ら読み出された制御情報に、この有効情報発生部１５の
発生した有効情報を付加してそれらをシリアルデータに
変換する。従って、装置内基準信号発生部２１からフレ
ーム基準信号２２が発生する度に、２ポートメモリ１２
からはＡ、Ｂ、Ｃ、・・・・の各受信側装置へのデータ
が順番に読み出され、その各々に有効情報発生部１５の
発生するＡ、Ｂ、Ｃ、・・・・の各受信側装置を識別す
るための対応する有効情報が付加され、パラレル／シリ
アルデータ変換部１４より図２（ｃ）に示すようなシリ
アル伝送データ２４として伝送路上に送出される。

【００２６】各受信側装置ではこの伝送路上を伝送され
てきたシリアル伝送データ２４をシリアル／パラレルデ
ータ変換部１６でデータ変換し、その制御情報の部分を
内部レジスタ１９に送り、有効情報の部分を有効情報比
較部１７に送る。一方、タイミング発生部１８はこの有
効情報比較部１７における有効情報を比較するタイミン
グを、装置内基準信号発生部２１より与えられるフレー
ム基準信号２２に同期させて発生している。有効情報比
較部１７はこのタイミング発生部１８の発生したタイミ
ングで、シリアル／パラレルデータ変換部１６からの有
効情報を自受信側装置に割り当てられている有効情報と
比較する。その結果、両者が一致している場合には有効
情報比較部１７は内部レジスタ１９に信号を送り、シリ
アル／パラレルデータ変換部１６からの制御情報の取り
込みを行わせる。この内部レジスタ１９によって取り込
まれた制御情報は周辺回路２０に設定され、周辺回路２
０はそれに基づいて所定の制御動作を実行する。

【００２７】すなわち、最初のフレーム基準信号２２に
従って、アドレス発生部１３が受信側装置Ａに対応する
メモリアドレスを発生し、２ポートメモリ１２の当該ア
ドレスから読み出されたデータに、当該受信側装置Ａの
有効情報を付加して各受信側装置に送り、その有効情報
が有効と判断される受信側装置、すなわち受信側装置Ａ
においてのみそのデータの取り込みが行われる。次のフ
レーム基準信号２２が発生すると、アドレス発生部１３
はカウンタを進めて受信側装置Ｂに対応するメモリアド
レスを発生し、２ポートメモリ１２の当該アドレスから
読み出されたデータに、当該受信側装置Ｂの有効情報を
付加して各受信側装置に送り、その有効情報が有効と判
断される受信側装置Ｂにおいてのみそのデータの取り込
みが行われる。以下、同様の手順で受信側装置Ｃ、Ｄ、
・・・・についてもデータの取り込みが行われる。従っ
て、受信側装置の数が増加した場合でも、この有効情報
のパターンをそれにあわせて増やしてやれば、大幅な回
路変更などを伴うことなく容易に対応することが可能と
なる。

【００２８】また、アドレス発生部１３では、受信側装
置の数だけフレーム基準信号のカウントが進むとその計
数値を初期値にリセットすることにより、各受信側装置
に対応したメモリアドレスを順番に繰り返して発生する
ことができる。そのため、制御部１１より同一のデータ
をいちいち設定しなくとも、２ポートメモリ１２からは
所定の周期で同一データが読み出され、それぞれの受信
側装置に再送される。従って、外来のノイズ等によって
シリアル伝送データ２４の一部に変化が生じた場合で
も、フレーム基準信号２２が受信側装置の数だけ一巡す
ると、再び正しいシリアル伝送データ２４が送出される
ため、ノイズによるデータ誤りに対する影響を少なくす
ることができる。なお、制御部１１は新たなデータ（制
御情報）を受信側装置に送る必要が生じた場合には、そ
の都度、２ポートメモリ１２の当該受信側装置に対応し
たアドレスにその送りたいデータを設定すればよい。

【００２９】実施例２．図３はこの発明の実施例２によ
るデータ伝送装置を示すブロック図である。図におい
て、１１は制御部、１２は送信メモリとしての２ポート
メモリ、１４はパラレル／シリアルデータ変換部、１６
はシリアル／パラレルデータ変換部、１７は有効情報比
較部、１８はタイミング発生部、１９は内部レジスタ、
２０は周辺回路、２１は装置内基準信号発生部、２２は
フレーム基準信号、２３はシリアル同期クロック信号、
２４はシリアル伝送データであり、これらは図１に同一
符号を付した実施例１のものと同一、もしくは相当部分
であるためその詳細な説明は省略する。

【００３０】また、２５は特定の受信側装置に対応する
ものに対して、繰り返し発生しているメモリアドレスの
繰り返しの間隔を、他の通常の受信側回路の間隔よりも
短くする再送回路であり、２６はこの再送回路２５を含
んでいる点で、図１に符号１３を付した実施例１のもの
とは異なるアドレス発生部である。２７は各受信側装置
を識別するための有効情報をメモリアドレスに対応させ
て発生する有効情報発生部であるが、この場合、アドレ
ス発生部２６は再送回路２５の制御に従って特定の受信
側装置に対応するメモリアドレスを短い周期で発生して
いるため、この有効情報発生部２７も再送回路２５から
の信号を受けて、当該受信側装置の有効情報をそれにあ
わせて発生するものとなっている。

【００３１】次に動作について説明する。再送回路２５
はメモリアドレス発生の繰り返し間隔が、他の受信側装
置よりも短く設定されている特定の受信側装置に対応す
るメモリアドレスの発生間隔を監視しており、当該間隔
ごとにその特定の受信側装置対応のメモリアドレスの発
生をアドレス発生部２６に指示し、アドレス発生部２６
はその指示に応じたメモリアドレスの発生を行う。この
メモリアドレスの発生は、例えば次のようにして行われ
る。すなわち、アドレス発生部２６は通常、フレーム基
準信号２２をカウントしており、その計数値を他の一般
的な受信側装置のそれぞれに対応させ、それら各受信側
装置に対応付けられたメモリアドレスを順番に繰り返し
て発生させている。再送回路２５は特定の受信側装置に
与えられた短い繰り返し間隔が経過したことを検出する
と、アドレス発生部２６に対し、前記フレーム基準信号
２２のカウントを停止させて、当該特定の受信側装置に
対応付けられたメモリアドレスの発生を行わせる。その
後、アドレス発生部２６は通常の処理に戻ってフレーム
基準信号２２のカウントを再開し、他の受信側装置に対
するメモリアドレスの発生を継続する。

【００３２】また、有効情報発生部２７もアドレス発生
部２６と同様に、通常は前記他の受信側装置のそれぞれ
に対応付けられた有効情報を順番に繰り返して発生して
おり、特定の受信側装置に与えられた短い繰り返し間隔
が経過したとき、それを検出した再送回路２５が送って
くる信号を受け取ると、前記他の受信側装置に対応付け
られた有効情報の発生を一旦停止し、当該特定の受信側
装置に対応付けられた有効情報を発生する。その後は停
止していた他の受信側装置の有効信号の発生を再開す
る。なお、その他の動作については、実施例１の場合と
同様であるためその説明は省略する。

【００３３】これによって、特定の受信側装置に対して
は、他の通常の受信側装置よりも短い間隔でデータを送
ることが可能となり、このデータ伝送装置のシステムに
大きな影響を及ぼす可能性の高い受信側装置に対してこ
の実施例２を適用することにより、外来ノイズからの影
響をより確実に抑えることが可能となる。

【００３４】実施例３．図４はこの発明の実施例３によ
るデータ伝送装置を示すブロック図で、相当部分には図
３と同一符号を付してその説明を省略する。図におい
て、２８は上記各実施例における制御部１１に相当する
制御部３０と、送信メモリとしての２ポートメモリ１２
との間に配置され、制御部３０より設定されたデータを
一括して送出するための補助メモリとしての２ポートメ
モリである。２９はこの２ポートメモリ２８に格納され
たデータを２ポートメモリ１２に送出する際のメモリア
ドレスも発生する機能を有している点で、図３に符号２
６を付したものとは異なるアドレス発生部であり、前記
制御部３０はこのアドレス発生部２９に２ポートメモリ
２８に格納されたデータの２ポートメモリ１２への送出
を制御する機能を備えている点で、前記制御部１１とは
異なっている。

【００３５】次に動作について説明する。図４に示すよ
うに、制御部３０と２ポートメモリ１２の間にさらに２
ポートメモリ２８を設けることで、制御部３０は一度に
複数の受信側装置に伝送したい同一のデータ（制御情
報）をまとめて書き込むことが可能となる。すなわち、
制御部３０は２ポートメモリ２８へのデータの設定が終
了すると、アドレス発生部２９を制御して２ポートメモ
リ２８に設定されたデータの２ポートメモリ１２への送
出を指示する。これによって、複数の受信側装置に伝送
される同一のデータは、２ポートメモリ１２の該当する
アドレスのそれぞれに設定される。このようにして、２
ポートメモリ１２にデータが設定された後の動作は、上
記各実施例の場合と同様に進行するため、その説明は省
略する。

【００３６】このように、制御部３０より２ポートメモ
リ２８に書き込まれたデータを一括して２ポートメモリ
１２に設定することにより、複数の受信側装置が互いに
影響を及ぼしあう制御に対して、制御部３０は伝送する
タイミングを１つずつ考慮しなくても、２ポートメモリ
２８へのデータの設定が終了した時点で、アドレス発生
部２９に送出制御の指示を行えば、フレーム基準信号が
一巡する間に、所望の受信側装置のすべてに同一データ
の設定が完了する。従って、制御設定の状態が変化する
際の余分な状態が発生するのを防止でき、設定変更時に
おける当該データ伝送装置の安定性を向上させることが
可能となる。

【００３７】実施例４．図５はこの発明の実施例４によ
るデータ伝送装置を示すブロック図で、相当部分には図
４と同一符号を付してその説明を省略する。図におい
て、３１は内部レジスタ１９に設定されたデータを送信
側装置に返送するために折り返す機能を備えている点
で、図４に符号２０を付したものとは異なる周辺回路で
あり、３２はその返送するデータを格納するための返送
レジスタ、３３はこの返送レジスタ３２に格納されたデ
ータの送信タイミングを発生する機能も備えている点
で、図４に符号１８を付したものとは異なるタイミング
発生部である。３４はこの返送レジスタ３２より出力さ
れたデータをパラレルデータからシリアルデータに変換
するパラレル／シリアルデータ変換部、３５は受信側装
置から返送されてきたデータをシリアルデータからパラ
レルデータに変換するシリアル／パラレルデータ変換部
である。

【００３８】３６は受信側装置に伝送されるデータを保
持しておき、当該データとこのシリアル／パラレルデー
タ変換部３５でデータ変換された、受信側装置より返送
されてくるデータとの比較を行う比較部であり、３７は
この比較部３６における比較の結果、不一致が検出され
た場合に、その受信側装置に対してデータの再送を要求
する機能を備えている点で、図４に符号３０を付したも
のとは異なる制御部である。３８はこの制御部３７から
のデータ再送の要求に従って、当該受信側装置へデータ
を再送するためのパターンを作成する機能を有する点
で、図４に符号２５を付したものとは異なる再送回路で
あり、３９はこの再送回路３８の作成したパターンに従
って２ポートメモリ１２のメモリアドレスを生成する機
能を有する点で、図４に符号２９を付したものとは異な
るアドレス発生部である。

【００３９】４０は送信側装置と各受信側装置を接続し
ている伝送路を介して受信側装置から送信側装置に返送
されるシリアル返送データであり、４１はこのシリアル
返送データ４０に多重化して受信側装置より送信側装置
に送られてきた、受信側装置の故障情報などが書き込ま
れ、それらのデータが制御部３７によって取り込まれる
２ポートメモリである。

【００４０】次に動作について説明する。送信側装置か
ら受信側装置へのシリアル伝送データ２４が、受信側装
置の内部レジスタ１９に設定されるまでの動作は上記各
実施例の場合と同様である。その後、周辺回路３１はこ
の内部レジスタ１９に設定された制御情報を取り込んで
制御動作を開始するとともに、その制御信号を返送レジ
スタ３２に送出する。一方、タイミング発生部３３はこ
の返送レジスタ３２における設定データの送出タイミン
グを、装置内基準信号発生部２１より与えられるフレー
ム基準信号２２に同期させて発生している。返送レジス
タ３２はこのタイミング発生部３３より生成されたタイ
ミングに合わせてパラレル／シリアルデータ変換部３４
にデータを送出する。パラレル／シリアルデータ変換部
３４はこの返送レジスタ３２からのデータをシリアルデ
ータに変換し、シリアル返送データ４０として伝送路上
に送出する。

【００４１】このシリアル伝送データ４０は伝送路上を
送信側装置に伝送されて送信側装置のシリアル／パラレ
ルデータ変換部３５に入力される。シリアル／パラレル
データ変換部３５ではそのデータをパラレルデータに変
換した後、比較部３６に入力する。比較部３６では、受
信側装置に伝送するために２ポートメモリ１２より読み
出されてパラレル／シリアルデータ変換部１４に送られ
たデータを保持しておき、当該データと受信側装置より
返送されてきてこのシリアル／パラレルデータ変換部３
５にてデータ変換されたデータとを比較する。比較の結
果、両者が一致していれば、受信側装置の内部レジスタ
１９に設定されているデータには誤りがないものと判定
して、以降、そのデータについての何等の処理も行わな
い。しかしながら、両者が一致していなければ、受信側
装置の内部レジスタ１９の設定データに誤りが発生した
旨を制御部３７に通知する。

【００４２】制御部３７は伝送データの誤りが発生した
受信側装置に対して早急にデータを再送すべく、アドレ
ス発生部３９に対して当該受信側装置へのデータの再送
要求を制御する。このデータ再送の要求を受けたアドレ
ス発生部３９の再送回路３８は、実施例２で実施してい
たカウンタの繰り返しを、データ再送を行う受信側装置
のアドレスにセットし直して送出する処理を行い、当該
受信側装置への再送の処理が終了した後に通常の繰り返
し処理に復帰する。なお、その後再びエラーが発生して
いるならば、次のフレームにてデータの再送を行うこと
になり、順次繰り返し再送できる。この時、受信側装置
の順番を決めていくカウンタを再送の処理を行うための
カウンタの値と交互にカウンタセットする処理を行うこ
とで、データを再送する受信側装置と次の受信側装置に
対して伝送データを相互に送出できる。このように、上
記構成をとることにより、ノイズなどによる伝送誤りが
発生した受信側装置に対しては、早急にデータが再送さ
れるので、ノイズに対する誤動作を最小限に抑えること
が可能になる。

【００４３】また、上記実施例４では、受信側装置内に
返送レジスタ３２を設けているものについて説明した
が、内部レジスタ１９から周辺回路３１への制御情報を
パラレル／シリアルデータ変換部３４に折り返し出力す
ることによって、内部レジスタ１９と返送レジスタ３２
を兼用することが可能となり、返送レジスタ３２を省略
しても上記実施例と同様の効果を得ることができる。

【００４４】さらに、上記実施例４では２ポートメモリ
４１を有するものを示したが、この２ポートメモリ４１
は当該発明の動作上では、必ずしもなくてはならないも
のではない。すなわち、通常、データ伝送装置内の受信
側装置より制御情報以外のデータ、例えば受信側装置の
故障情報などがシリアル返送データ４０に多重化して伝
送されてくることがある。この実施例４では２ポートメ
モリ４１を設けることにより、そのような情報を制御部
３７で取り込むことができるようにしている。

【００４５】実施例５．図６はこの発明の実施例５によ
るデータ伝送装置を示すブロック図で、相当部分には図
５と同一符号を付してその説明を省略する。図におい
て、４２は受信側装置に伝送されたデータと、受信側装
置で折り返して返送されてきたデータとを比較した比較
部３６において不一致が検出されたとき、その受信側装
置に対して当該データの再送を行うためのパターンを作
成する再送回路であり、４３はそのような再送回路４２
の作成したパターンに従って２ポートメモリ１２のメモ
リアドレスを生成する機能を有する点で、図５に符号３
９を付したものとは異なるアドレス発生部である。な
お、この実施例５では、比較部３６の比較結果は上記実
施例４の場合とは異なって、アドレス発生部４３の再送
回路４２に直接与えられるているため、ここでは制御部
として、図４に示した実施例３の場合と同等の制御部３
０が用いられている。

【００４６】次に動作について説明する。なお、送信側
装置から受信側装置へのシリアル伝送データ２４が、受
信側装置の内部レジスタ１９に設定されて周辺回路３１
に取り込まれ、そのデータが返送レジスタ３４に設定さ
れてシリアル返送データ４０として送信側装置に返送さ
れ、比較部３６で受信側装置に伝送したデータと比較さ
れるまでの動作は上記実施例４の場合と同様である。比
較部３６における比較の結果、両者が一致していれば、
受信側装置の内部レジスタ１９に設定されているデータ
には誤りがないものと判定して、以降、そのデータにつ
いての何等の処理も行わない。しかしながら、両者が一
致していなければ、アドレス発生部４３の再送回路４２
に、受信側装置の内部レジスタ１９の設定データに誤り
が発生した旨を通知する。この比較部３６からの通知を
受けたアドレス発生部４３の再送回路４２は、実施例２
で実施していたカウンタの繰り返しを、データ再送を行
う受信側装置のアドレスにセットし直して送出する処理
を行い、以降、実施例４の場合と同様に動作する。この
ように構成をとることにより、制御部３０の処理負荷を
増加させることなく、ノイズなどによる伝送誤りが発生
した受信側装置に対して、データを早急に再送すること
が可能となる。

【００４７】実施例６．図７はこの発明の実施例６によ
るデータ伝送装置を示すブロック図で、相当部分には図
５と同一符号を付してその説明を省略する。図におい
て、４４は制御部３７より同一の受信側装置に対するデ
ータ再送の要求が繰り返して発生した場合に、その受信
側装置に対して異常状態の発生を通知するための機能を
備えている点で、図５に符号３９で示したものとは異な
るアドレス発生部である。４５はこのアドレス発生部４
４からの異常通知信号を受けると初期設定データの作成
を行い、作成した初期設定データを後述する内部レジス
タに設定する初期設定データ発生部であり、４６はこの
初期設定データ発生部４５による初期設定データの設定
が可能となっている点で、図５に符号１９で示したもの
とは異なる内部レジスタである。４７はアドレス発生部
４４の発生した異常通知信号を受けて警報の通知を発生
する警報通知部であり、４８は送信側装置のアドレス発
生部４４から、各送信側装置の初期設定データ発生部４
５および警報通知部４７に送られる異常通知信号であ
る。

【００４８】次に動作について説明する。なお、受信側
装置から折り返して返送されてきたデータと、当該受信
側装置に伝送したデータを比較部３６で比較し、不一致
が検出された場合には、制御部３７よりアドレス発生部
４４に対してその受信側装置へのデータの再送要求を制
御するまでの動作は、上記実施例４の場合と同様である
ためその説明は省略する。アドレス発生部４４は制御部
３７が比較部３６の比較結果に基づいて発生するデータ
の再送要求が、何らかの要因で特定の受信側装置につい
て連続して繰り返し発生した場合、伝送路上の故障、あ
るいは受信側装置の異常と判断して異常状態の発生を通
知するための異常通知信号４８を発生し、それをその受
信側装置に対して送出する。この異常通知信号４８を受
け取った受信側装置では、初期設定データ発生部４５に
おいて初期設定データを発生してそれを内部レジスタ４
６に設定する。これにより、当該受信側装置では送信側
装置からのデータ（制御情報）が正常に受信できない場
合であっても、周辺回路３１はこの初期設定データを取
り込んで動作するため、周辺回路３１に対して不用意な
制御がかかるようなことがなくなる。また、当該受信側
装置では前記異常通知信号４８を受け取ると警報通知部
４７が作動して、ランプの点灯やブザーの鳴動などとい
った警報を発生する。これによって、受信側では異常状
態の発生を速やかに認識することができる。

【００４９】

【発明の効果】以上のように、請求項１に記載の発明に
よれば、送信側装置から各受信側装置へのデータの伝送
を制御する制御部によって送信メモリに格納された、各
受信側装置に伝送すべきデータを、アドレス発生部がフ
レーム基準信号に基づいて受信側装置の数に合わせて繰
り返し発生するメモリアドレスに従って読み出し、有効
情報発生部よりその受信側装置に割り当てられた有効情
報を発生して、それをその送信メモリより読み出したデ
ータに付加して送信し、受信側装置では有効情報比較部
において受信したデータの有効情報の解析を行って、有
効と判定された場合にのみそのデータを内部レジスタに
取り込むように構成したので、制御部より同一のデータ
をいちいち設定しなくとも、送信メモリからは所定の周
期で同一データが読み出され、それぞれの受信側装置に
再送されるため、外来のノイズ等によってシリアル伝送
データの一部に変化が生じた場合でも、フレーム基準信
号が受信側装置の数だけ一巡すると、再び正しいシリア
ル伝送データが送出されるようになり、ノイズによるデ
ータ誤りに対する影響を最小限に抑えることができるば
かりか、受信側装置の数が増加した場合でも、この有効
情報のパターンをそれにあわせて増やしてやれば、大幅
な回路変更などを伴うことなく容易に対応することが可
能なデータ伝送装置が得られる効果がある。

【００５０】また、請求項２に記載の発明によれば、発
生しているメモリアドレスの繰り返しの間隔を、特定の
受信側装置に対して短くする再送回路をアドレス発生部
に持たせるように構成したので、特定の受信側装置に対
して他の通常の受信側装置よりも短い間隔でデータを送
ることが可能となり、このデータ伝送装置のシステムに
大きな影響を及ぼす可能性の高い受信側装置に対してデ
ータの送信間隔を短くすれば、当該受信側装置に対する
外来ノイズの影響をより抑えることが可能となって、さ
らに信頼性の高いデータ伝送装置が実現できる効果があ
る。

【００５１】また、請求項３に記載の発明によれば、制
御部と送信側装置から受信側装置へ伝送するデータを格
納しておく送信メモリの間に、データを一括して送出す
るための補助メモリを配置するように構成したので、複
数の受信側装置が互いに影響を及ぼしあう制御に対して
も、制御部は伝送するタイミングを１つずつ考慮しなく
ても、フレーム基準信号が一巡する間に所望の受信側装
置のすべてに同一データの設定が完了するため、制御設
定の状態が変化する際の余分な状態の発生を抑制するこ
とができ、設定変更時におけるデータ伝送装置の安定性
を向上させることが可能となる効果がある。

【００５２】また、請求項４に記載の発明によれば、伝
送したデータと、受信側装置で折り返されて返送されて
きたデータとを比較部で比較し、制御部はその比較結果
が不一致になった受信側装置に対してデータ再送の要求
を行い、アドレス発生部が、その再送要求に基づいて再
送回路の作成した当該データ再送のためのパターンに従
って、送信メモリのメモリアドレスを生成するように構
成したので、ノイズなどによる伝送誤りが発生した受信
側装置に対しては、早急にデータの再送が行われるよう
になり、ノイズに対する誤動作を最小限に抑えることが
可能になる効果がある。

【００５３】また、請求項５に記載の発明によれば、比
較部による比較の結果を直接アドレス発生部の再送回路
に入力して、その比較結果が不一致であった場合に再送
回路の作成したデータ再送のためのパターンに従って、
アドレス発生部より送信メモリのメモリアドレスを発生
するように構成したので、ノイズなどによる伝送誤りが
発生した受信側装置に対して、制御部の処理負荷を増加
させることなく早急にデータの再送を行うことが可能な
データ伝送装置が得られる効果がある。

【００５４】また、請求項６に記載の発明によれば、同
一の受信側装置に対するデータの再送要求が制御部から
繰り返し発生している場合に、アドレス発生部よりその
受信側装置に対して異常の発生を通知し、それを受けた
受信側装置においては、初期設定データ発生部より初期
設定データを作成して内部レジスタに設定するととも
に、警報通知部より警報の発生を通知するように構成し
たので、送信側装置からのデータの正常な受信ができな
い受信側装置であっても、周辺回路がこの初期設定デー
タを取り込んで動作するため、周辺回路に対して不用意
な制御がかかるようなことがなくなり、受信側において
異常状態の発生を速やかに認識することが可能となる効
果がある。

【図面の簡単な説明】

【図１】 この発明の実施例１によるデータ伝送装置を
示すブロック図である。

【図２】 上記実施例における各信号の時間関係を示す
タイミングチャートである。

【図３】 この発明の実施例２によるデータ伝送装置を
示すブロック図である。

【図４】 この発明の実施例３によるデータ伝送装置を
示すブロック図である。

【図５】 この発明の実施例４によるデータ伝送装置を
示すブロック図である。

【図６】 この発明の実施例５によるデータ伝送装置を
示すブロック図である。

【図７】 この発明の実施例６によるデータ伝送装置を
示すブロック図である。

【図８】 従来のデータ伝送装置を示すブロック図であ
る。

【符号の説明】

１１，３０，３７ 制御部、１２ ２ポートメモリ（送
信メモリ）、１３，２６，２９，３９，４３，４４ ア
ドレス発生部、１５，２７ 有効情報発生部、１７ 有
効情報比較部、１８，３３ タイミング発生部、１９，
４６ 内部レジスタ、２２ フレーム基準信号、２５，
３８，４２ 再送回路、２８ ２ポートメモリ（補助メ
モリ）、３６ 比較部、４７ 警報通知部。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 送信側装置から各受信側装置のそれぞれ
   に伝送するデータを格納しておく送信メモリと、前記受
   信側装置にそれぞれ対応付けられた前記送信メモリのメ
   モリアドレスを、フレーム基準信号に従って順番に繰り
   返し発生させるアドレス発生部と、送信される前記デー
   タに付加される、前記受信側装置を個別に識別するため
   の有効情報を、前記メモリアドレスに対応させて発生す
   る有効情報発生部と、受信した前記データに付加されて
   いる前記有効情報を解析して、当該データを取り込むか
   否かの判断を行う有効情報比較部と、前記有効情報比較
   部におけるデータ比較のタイミングを発生するタイミン
   グ発生部と、前記有効情報比較部で有効と判定されたデ
   ータを取り込むための内部レジスタと、前記送信側装置
   から前記各受信側装置へのデータの伝送を統括的に制御
   する制御部とを備えたデータ伝送装置。
2. 【請求項２】 前記アドレス発生部が、繰り返し発生し
   ているメモリアドレスの繰り返しの間隔を、特定の受信
   側装置に対応するものについては短くする再送回路を備
   えていることを特徴とする請求項１に記載のデータ伝送
   装置。
3. 【請求項３】 前記制御部と前記送信側装置から受信側
   装置へ伝送するデータを格納しておく前記送信メモリと
   の間に、前記データを一括して送出するための補助メモ
   リを設けたことを特徴とする請求項１または請求項２に
   記載のデータ伝送装置。
4. 【請求項４】 前記受信側装置が受け取ったデータに基
   づいて返送してくるデータと、当該受信側装置に伝送し
   たデータとを比較する比較部を設け、前記制御部が、前
   記比較部で不一致が検出された受信側装置に対して、前
   記データの再送を要求する機能を備え、前記アドレス発
   生部が、前記制御部からの要求に基づいて当該再送のた
   めのパターンを作成する再送回路を有して、その再送回
   路の作成したパターンに従ってメモリアドレスを生成す
   るものであることを特徴とする請求項１から請求項３の
   うちいずれか１項記載のデータ伝送装置。
5. 【請求項５】 前記受信側装置が受け取ったデータに基
   づいて返送してくるデータと、当該受信側装置に伝送し
   たデータとを比較する比較部を設け、前記アドレス発生
   部が、前記比較部で不一致が検出された受信側装置に対
   して、前記データを再送するためのパターンを作成する
   再送回路を有し、その再送回路の作成したパターンに従
   ってメモリアドレスを生成するものであることを特徴と
   する請求項１から請求項３のうちいずれか１項記載のデ
   ータ伝送装置。
6. 【請求項６】 前記アドレス発生部が、前記制御部より
   同一の受信側装置に対するデータ再送の要求が繰り返し
   て発生したとき、当該受信側装置に対して異常の発生を
   通知するための機能を備え、前記異常の発生の通知を受
   けて初期設定データを作成し、それを前記内部レジスタ
   に設定する初期設定データ発生部と、前記異常の発生の
   通知を受けて警報の発生を通知する警報通知部を設けた
   ことを特徴とする請求項４または請求項５に記載のデー
   タ伝送装置。