JPH0936385A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0936385A JPH0936385A JP7189425A JP18942595A JPH0936385A JP H0936385 A JPH0936385 A JP H0936385A JP 7189425 A JP7189425 A JP 7189425A JP 18942595 A JP18942595 A JP 18942595A JP H0936385 A JPH0936385 A JP H0936385A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 232
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 105
- 239000000758 substrate Substances 0.000 claims abstract description 130
- 238000005530 etching Methods 0.000 claims abstract description 87
- 238000000034 method Methods 0.000 claims description 61
- 238000009792 diffusion process Methods 0.000 claims description 53
- 239000012535 impurity Substances 0.000 claims description 10
- 238000001312 dry etching Methods 0.000 claims description 8
- 230000003287 optical effect Effects 0.000 claims description 8
- 238000001039 wet etching Methods 0.000 claims description 4
- 230000002265 prevention Effects 0.000 abstract description 13
- 230000003628 erosive effect Effects 0.000 abstract description 4
- 239000007788 liquid Substances 0.000 abstract description 2
- 238000003754 machining Methods 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 48
- 229910052710 silicon Inorganic materials 0.000 description 48
- 239000010703 silicon Substances 0.000 description 48
- 230000000694 effects Effects 0.000 description 29
- 239000010408 film Substances 0.000 description 23
- 238000000866 electrolytic etching Methods 0.000 description 20
- 230000002093 peripheral effect Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 238000002955 isolation Methods 0.000 description 8
- 239000000243 solution Substances 0.000 description 6
- 230000001133 acceleration Effects 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 3
- 239000012670 alkaline solution Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000003825 pressing Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000003513 alkali Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008595 infiltration Effects 0.000 description 1
- 238000001764 infiltration Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
- B81C1/00777—Preserve existing structures from alteration, e.g. temporary protection during manufacturing
- B81C1/00785—Avoid chemical alteration, e.g. contamination, oxidation or unwanted etching
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01L—MEASURING FORCE, STRESS, TORQUE, WORK, MECHANICAL POWER, MECHANICAL EFFICIENCY, OR FLUID PRESSURE
- G01L9/00—Measuring steady of quasi-steady pressure of fluid or fluent solid material by electric or magnetic pressure-sensitive elements; Transmitting or indicating the displacement of mechanical pressure-sensitive elements, used to measure the steady or quasi-steady pressure of a fluid or fluent solid material, by electric or magnetic means
- G01L9/0041—Transmitting or indicating the displacement of flexible diaphragms
- G01L9/0042—Constructional details associated with semiconductive diaphragm sensors, e.g. etching, or constructional details of non-semiconductive diaphragms
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
- B81B2201/00—Specific applications of microelectromechanical systems
- B81B2201/02—Sensors
- B81B2201/0264—Pressure sensors
-
- B—PERFORMING OPERATIONS; TRANSPORTING
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- B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
- B81B2203/00—Basic microelectromechanical structures
- B81B2203/01—Suspended structures, i.e. structures allowing a movement
- B81B2203/0127—Diaphragms, i.e. structures separating two media that can control the passage from one medium to another; Membranes, i.e. diaphragms with filtering function
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- B—PERFORMING OPERATIONS; TRANSPORTING
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- B81C2201/00—Manufacture or treatment of microstructural devices or systems
- B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
- B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
- B81C2201/0128—Processes for removing material
- B81C2201/013—Etching
- B81C2201/0135—Controlling etch progression
- B81C2201/0136—Controlling etch progression by doping limited material regions
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S438/977—Thinning or removal of substrate
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- Chemical & Material Sciences (AREA)
- Analytical Chemistry (AREA)
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Abstract
(57)【要約】
【課題】半導体基板上に素子領域と、基板裏面にダイヤ
フラム領域を有する半導体装置の製造方法において、基
板表面のエッチング防止膜と酸化膜との間にエッチング
液の浸入による素子領域の破壊の抑止し、または形状が
異なる複数の開口部を有する半導体装置の製造方法にお
いて、複数の開口部のエッチングレートをほぼ同じに制
御してエッチャントの回り込みによる開口周辺部の電子
回路の浸食を抑止し、品質の向上と製造歩留まりの向上
を図る。 【解決手段】半導体基板の一主面上に素子領域を有し、
基板の裏面に第１のダイヤフラム領域を設け、このダイ
ヤフラム領域の全部もしくは一部に開口部を設ける半導
体装置の製造方法において、第１のダイヤフラム領域の
一部に、第１のダイヤフラム領域よりも薄い、第２のダ
イヤフラム領域を形成する工程と、第２のダイヤフラム
領域の全部もしくは一部を除去して開口部を形成する工
程を含む。
フラム領域を有する半導体装置の製造方法において、基
板表面のエッチング防止膜と酸化膜との間にエッチング
液の浸入による素子領域の破壊の抑止し、または形状が
異なる複数の開口部を有する半導体装置の製造方法にお
いて、複数の開口部のエッチングレートをほぼ同じに制
御してエッチャントの回り込みによる開口周辺部の電子
回路の浸食を抑止し、品質の向上と製造歩留まりの向上
を図る。 【解決手段】半導体基板の一主面上に素子領域を有し、
基板の裏面に第１のダイヤフラム領域を設け、このダイ
ヤフラム領域の全部もしくは一部に開口部を設ける半導
体装置の製造方法において、第１のダイヤフラム領域の
一部に、第１のダイヤフラム領域よりも薄い、第２のダ
イヤフラム領域を形成する工程と、第２のダイヤフラム
領域の全部もしくは一部を除去して開口部を形成する工
程を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板の一主
面上に素子領域が形成され、半導体基板の裏面からの凹
型加工により基板の一主面近傍にダイヤフラム領域を形
成し、該ダイヤフラム領域の一部に開口部を有する半導
体装置、または基板の一主面上に電子回路が形成され、
該基板内に複数の開口部を有する半導体装置、例えば、
圧力センサや加速度センサ等の半導体装置の製造方法に
関する。
面上に素子領域が形成され、半導体基板の裏面からの凹
型加工により基板の一主面近傍にダイヤフラム領域を形
成し、該ダイヤフラム領域の一部に開口部を有する半導
体装置、または基板の一主面上に電子回路が形成され、
該基板内に複数の開口部を有する半導体装置、例えば、
圧力センサや加速度センサ等の半導体装置の製造方法に
関する。
【０００２】
【従来の技術】従来の半導体装置の製造方法としては、
例えば、図１１（ａ）〜（ｃ）に示すようなフローに従
い、電解エッチング法により圧力センサや加速度センサ
等の半導体装置を製造する方法がある〔Horinouchiらの
論文、Technical Digest of The 9th Sensor Symposiu
m,（1990）,pp.19〜22〕。図１１（ａ）において、１は
ｐ型シリコン基板、２は酸化膜、３は、シリコン基板１
上に形成されたｎ型エピタキシャル層、４は、ｎ型エピ
タキシャル層３上の所定の位置に形成された高濃度ｎ型
拡散層、５は高濃度ｐ型領域、６はｐ型領域用配線層、
７はｎ型領域用配線層で、ｎ型領域はｎ型領域用配線層
７、ｐ型領域はｐ型領域用配線層６で、それぞれ電気的
に接続されている。高濃度ｐ型領域５は、上記ｎ型エピ
タキシャル層３を独立した島に分割する高濃度ｐ型領域
（アイソレーション領域）であり、また、ｐ型領域用配
線層６により、ｐ型シリコン基板１の電位を調整可能と
している。８は基板表面のエッチング防止膜である。上
記構成の半導体装置を凹型加工するために、電解エッチ
ングによりｐ層とｎ層の界面におけるエッチング特性の
変化を利用する、所謂ストップエッチングを行う。すな
わち、ｎ型エピタキシャル層３を、高濃度ｎ型拡散層４
およびｎ型領域用配線層７を介して、アルカリエッチン
グ液に浸潰された基準電極に対して正の電圧を印加しな
がらエッチングを行い、所定のダイヤフラム領域１８
〔図１１（ｂ）〕、およびダイヤフラム領域１８の一部
に開口部３０を形成する〔図１１（ｃ）〕。また、従来
の半導体装置として、上記の他に、例えば図１２
（ａ）、（ｂ）および図１３（ａ）、（ｂ）に示される
ような半導体装置が挙げられる。なお、図１２（ｂ）
は、図１２（ａ）のＡ−Ａ断面図で、図１３（ｂ）は、
図１３（ａ）のＡ−Ａ断面図である。図１２（ａ）、
（ｂ）において、２１はＰ型シリコン基板、２２は、シ
リコン基板２１上に形成されたｎ型エピタキシャル層で
ある。ｐ型高濃度拡散層２３、開口される領域２４は、
ｎ型エピタキシャル層２２上に形成された高濃度ｐ型拡
散層であり、上記ｐ型シリコン基板２１と電気的に接続
されている。また、上記高濃度ｐ型拡散層領域は、例え
ば、電解エッチング等により開口が可能であることか
ら、上記ｐ型シリコン基板２１上の開口されるべき領域
に高濃度ｐ型拡散層が形成される。図１３（ａ）、
（ｂ）は、図１２（ａ）、（ｂ）に示す半導体装置を、
電解エッチング等の手段により開口した後の形状を示す
模式図である。 開口部２５、２６は、図１２（ａ）、
（ｂ）に示すｐ型高濃度拡散層２３、ｐ型高濃度拡散層
からなる開口される領域２４の部分である。上記電解エ
ッチング等を行う場合は、シリコン基板２１上のｎ型エ
ピタキシャル層２２が形成された側の一主面全体を、シ
リコン樹脂等で保護する。その後、シリコン基板２１を
アルカリ溶液中に浸漬し、上記ｎ型エピタキシャル層２
２に、所定の電圧を印加しながら、電解エッチングを行
う。
例えば、図１１（ａ）〜（ｃ）に示すようなフローに従
い、電解エッチング法により圧力センサや加速度センサ
等の半導体装置を製造する方法がある〔Horinouchiらの
論文、Technical Digest of The 9th Sensor Symposiu
m,（1990）,pp.19〜22〕。図１１（ａ）において、１は
ｐ型シリコン基板、２は酸化膜、３は、シリコン基板１
上に形成されたｎ型エピタキシャル層、４は、ｎ型エピ
タキシャル層３上の所定の位置に形成された高濃度ｎ型
拡散層、５は高濃度ｐ型領域、６はｐ型領域用配線層、
７はｎ型領域用配線層で、ｎ型領域はｎ型領域用配線層
７、ｐ型領域はｐ型領域用配線層６で、それぞれ電気的
に接続されている。高濃度ｐ型領域５は、上記ｎ型エピ
タキシャル層３を独立した島に分割する高濃度ｐ型領域
（アイソレーション領域）であり、また、ｐ型領域用配
線層６により、ｐ型シリコン基板１の電位を調整可能と
している。８は基板表面のエッチング防止膜である。上
記構成の半導体装置を凹型加工するために、電解エッチ
ングによりｐ層とｎ層の界面におけるエッチング特性の
変化を利用する、所謂ストップエッチングを行う。すな
わち、ｎ型エピタキシャル層３を、高濃度ｎ型拡散層４
およびｎ型領域用配線層７を介して、アルカリエッチン
グ液に浸潰された基準電極に対して正の電圧を印加しな
がらエッチングを行い、所定のダイヤフラム領域１８
〔図１１（ｂ）〕、およびダイヤフラム領域１８の一部
に開口部３０を形成する〔図１１（ｃ）〕。また、従来
の半導体装置として、上記の他に、例えば図１２
（ａ）、（ｂ）および図１３（ａ）、（ｂ）に示される
ような半導体装置が挙げられる。なお、図１２（ｂ）
は、図１２（ａ）のＡ−Ａ断面図で、図１３（ｂ）は、
図１３（ａ）のＡ−Ａ断面図である。図１２（ａ）、
（ｂ）において、２１はＰ型シリコン基板、２２は、シ
リコン基板２１上に形成されたｎ型エピタキシャル層で
ある。ｐ型高濃度拡散層２３、開口される領域２４は、
ｎ型エピタキシャル層２２上に形成された高濃度ｐ型拡
散層であり、上記ｐ型シリコン基板２１と電気的に接続
されている。また、上記高濃度ｐ型拡散層領域は、例え
ば、電解エッチング等により開口が可能であることか
ら、上記ｐ型シリコン基板２１上の開口されるべき領域
に高濃度ｐ型拡散層が形成される。図１３（ａ）、
（ｂ）は、図１２（ａ）、（ｂ）に示す半導体装置を、
電解エッチング等の手段により開口した後の形状を示す
模式図である。 開口部２５、２６は、図１２（ａ）、
（ｂ）に示すｐ型高濃度拡散層２３、ｐ型高濃度拡散層
からなる開口される領域２４の部分である。上記電解エ
ッチング等を行う場合は、シリコン基板２１上のｎ型エ
ピタキシャル層２２が形成された側の一主面全体を、シ
リコン樹脂等で保護する。その後、シリコン基板２１を
アルカリ溶液中に浸漬し、上記ｎ型エピタキシャル層２
２に、所定の電圧を印加しながら、電解エッチングを行
う。
【０００３】
【発明が解決しようとする課題】上述した図１１（ａ）
〜（ｃ）に示す従来の半導体装置の製造方法において、
ダイヤフラム領域の一部に開口部３０が形成されると、
基板表面にエッチャントが回り込み、基板表面エッチン
グ防止膜８と基板表面の酸化膜２との間にエッチング液
が浸入して、半導体基板表面の素子領域が破壊されると
いう問題があった。また、図１２（ａ）、（ｂ）および
図１３（ａ）、（ｂ）に示す従来の半導体装置において
は、ｎ型エピタキシャル層２２上に構成される電子回路
等の設計上の制約、あるいは半導体装置の構造上の制約
などから、開口される領域であるｐ型高濃度拡散層２
３、開口される領域２４等の形状が著しく異なってく
る。例えば、幅３０μｍ程度のスリット状直方体（ｐ型
高濃度拡散層２３）と、１５０×１５０μｍ程度の正方
形に近い直方体（開口される領域２４）の場合には、各
領域におけるエッチャントの対流（流動）状況が異なっ
てくるのでエッチングレートが各領域において異なると
いう現象が生じ、エッチングレートの大きい上記幅の大
きい直方体の開口部（開口される領域２４）では、エッ
チングが速く進み開口が速く完了するので、上記開口部
からエッチャントが基板表面部に回り込み、上記スリッ
ト状の直方体（ｐ型高濃度拡散層２３）の開口が完了す
るまで、エッチャントが開口部周辺に設けられている電
子回路等に浸入し損傷を与えるという問題があった。本
発明の目的は、上記従来技術における問題点を解消する
ものであって、半導体基板の一主面上に素子領域が形成
され、半導体基板の裏面からの凹型加工により基板の一
主面近傍にダイヤフラム領域が構成され、該ダイヤフラ
ム領域の一部に開口部を有する半導体装置の製造方法に
おいて、基板表面のエッチング防止膜と酸化膜との間に
エッチング液の浸入による基板表面の素子領域を破壊す
ることなく、また複数の開口部の断面形状が異なってい
ても、エッチングレートがほぼ同じとなるように調整し
て、エッチャントの回り込みによる開口部周辺の電子回
路の浸食を抑止することができる半導体装置の製造方法
を提供することにある。
〜（ｃ）に示す従来の半導体装置の製造方法において、
ダイヤフラム領域の一部に開口部３０が形成されると、
基板表面にエッチャントが回り込み、基板表面エッチン
グ防止膜８と基板表面の酸化膜２との間にエッチング液
が浸入して、半導体基板表面の素子領域が破壊されると
いう問題があった。また、図１２（ａ）、（ｂ）および
図１３（ａ）、（ｂ）に示す従来の半導体装置において
は、ｎ型エピタキシャル層２２上に構成される電子回路
等の設計上の制約、あるいは半導体装置の構造上の制約
などから、開口される領域であるｐ型高濃度拡散層２
３、開口される領域２４等の形状が著しく異なってく
る。例えば、幅３０μｍ程度のスリット状直方体（ｐ型
高濃度拡散層２３）と、１５０×１５０μｍ程度の正方
形に近い直方体（開口される領域２４）の場合には、各
領域におけるエッチャントの対流（流動）状況が異なっ
てくるのでエッチングレートが各領域において異なると
いう現象が生じ、エッチングレートの大きい上記幅の大
きい直方体の開口部（開口される領域２４）では、エッ
チングが速く進み開口が速く完了するので、上記開口部
からエッチャントが基板表面部に回り込み、上記スリッ
ト状の直方体（ｐ型高濃度拡散層２３）の開口が完了す
るまで、エッチャントが開口部周辺に設けられている電
子回路等に浸入し損傷を与えるという問題があった。本
発明の目的は、上記従来技術における問題点を解消する
ものであって、半導体基板の一主面上に素子領域が形成
され、半導体基板の裏面からの凹型加工により基板の一
主面近傍にダイヤフラム領域が構成され、該ダイヤフラ
ム領域の一部に開口部を有する半導体装置の製造方法に
おいて、基板表面のエッチング防止膜と酸化膜との間に
エッチング液の浸入による基板表面の素子領域を破壊す
ることなく、また複数の開口部の断面形状が異なってい
ても、エッチングレートがほぼ同じとなるように調整し
て、エッチャントの回り込みによる開口部周辺の電子回
路の浸食を抑止することができる半導体装置の製造方法
を提供することにある。
【０００４】
【課題を解決するための手段】上記本発明の目的を達成
するために、本発明は特許請求の範囲に記載のような構
成とするものである。すなわち、本発明は請求項１に記
載のように、半導体基板の一主面上に素子領域を形成
し、上記半導体基板の裏面から凹型加工を行って、上記
基板の一主面近傍に第１のダイヤフラム領域を形成し、
該第１のダイヤフラム領域の全部もしくは一部に開口部
を形成する工程を少なくとも含む半導体装置の製造方法
において、上記第１のダイヤフラム領域の一部に、該第
１のダイヤフラム領域よりも薄い第２のダイヤフラム領
域を形成する工程と、該第２のダイヤフラム領域の全部
もしくは一部を除去することにより開口部を形成する工
程を少なくとも含む半導体装置の製造方法とするもので
ある。また、本発明は請求項２に記載のように、請求項
１に記載の半導体装置の製造方法において、第１の導電
型の半導体基板上に、第２導電型の第１の半導体領域を
形成する工程と、第１の半導体領域上に、素子領域を形
成すると共に、第１の半導体領域全体にバイアス印加可
能な配線領域を形成する工程と第１の半導体領域の表面
から半導体基板に至る第１の導電型の第２の半導体領域
を形成する工程と、第２の半導体領域上を覆うように、
該第２の半導体領域より不純物濃度が高く、かつ不純物
拡散深さの浅い第２の導電型の第３の半導体領域を形成
する工程と、上記半導体基板の裏面にエッチングマスク
を形成する工程と、半導体基板表面の素子領域を保護す
るエッチングマスクを形成する工程と、上記第１の半導
体領域および第３の半導体領域に、上記配線領域を介し
てバイアスを印加しながら半導体基板裏面より凹型加工
を行い、第１の導電型の半導体領域と第２の導電型の半
導体領域の界面でエッチングを停止する工程と、上記第
３の半導体領域表面の全部もしくは一部の上記素子領域
を保護するエッチングマスクを除去する工程、もしくは
上記素子領域を保護するエッチングマスクの全部を除去
し開口部を形成する上記第３の半導体領域の基板表面を
保護しないエッチングマスクを形成する工程と、上記第
３の半導体領域の全部もしくは一部を除去する工程を、
少なくとも含む半導体装置の製造方法とするものであ
る。また、本発明は請求項３に記載のように、請求項１
において、第１のダイヤフラム領域よりも薄い第２のダ
イヤフラム領域を機械的手段によって除去する半導体装
置の製造方法とするものである。また、本発明は請求項
４に記載のように、請求項１において、第１のダイヤフ
ラム領域よりも薄い第２のダイヤフラム領域を光学的手
段によって除去する半導体装置の製造方法とするもので
ある。また、本発明は請求項５に記載のように、請求項
１において、第１のダイヤフラム領域よりも薄い第２の
ダイヤフラム領域をドライエッチング法により除去する
半導体装置の製造方法とするものである。また、本発明
は請求項６に記載のように、請求項１において、第１の
ダイヤフラム領域よりも薄い第２のダイヤフラム領域を
ウエットエッチング法により除去する半導体装置の製造
方法とするものである。また、本発明は請求項７に記載
のように、半導体基板上の一主面上に電子回路が形成さ
れ、上記基板内に、開口形状の異なる複数の開口部を有
する半導体装置の製造方法において、上記開口部のうち
の少なくとも一つ以上の開口部の周辺を開口するように
すると共に、上記複数の開口部の幅を調整してエッチン
グレートが実質的にほぼ同じとなるように制御して開口
を行う工程を少なくとも含む半導体装置の製造方法とす
るものである。また、本発明は請求項８に記載のよう
に、請求項７に記載の半導体装置の製造方法において、
開口部の周辺の開口は、すべてエッチング法により行う
半導体装置の製造方法とするものである。また、本発明
は請求項９に記載のように、請求項７に記載の半導体装
置の製造方法において、開口部の周辺の開口のうちの少
なくとも一部は、エッチング法以外の方法により行う半
導体装置の製造方法とするものである。また、本発明は
請求項１０記載のように、請求項９に記載の半導体装置
の製造方法において、エッチング法以外の方法は光学的
手段による半導体装置の製造方法とするものである。ま
た、本発明は請求項１１に記載のように、請求項９に記
載の半導体装置の製造方法において、エッチング法以外
の方法は、半導体基板を個々の半導体装置に分割する際
のダイシングによる半導体装置の製造方法とするもので
ある。
するために、本発明は特許請求の範囲に記載のような構
成とするものである。すなわち、本発明は請求項１に記
載のように、半導体基板の一主面上に素子領域を形成
し、上記半導体基板の裏面から凹型加工を行って、上記
基板の一主面近傍に第１のダイヤフラム領域を形成し、
該第１のダイヤフラム領域の全部もしくは一部に開口部
を形成する工程を少なくとも含む半導体装置の製造方法
において、上記第１のダイヤフラム領域の一部に、該第
１のダイヤフラム領域よりも薄い第２のダイヤフラム領
域を形成する工程と、該第２のダイヤフラム領域の全部
もしくは一部を除去することにより開口部を形成する工
程を少なくとも含む半導体装置の製造方法とするもので
ある。また、本発明は請求項２に記載のように、請求項
１に記載の半導体装置の製造方法において、第１の導電
型の半導体基板上に、第２導電型の第１の半導体領域を
形成する工程と、第１の半導体領域上に、素子領域を形
成すると共に、第１の半導体領域全体にバイアス印加可
能な配線領域を形成する工程と第１の半導体領域の表面
から半導体基板に至る第１の導電型の第２の半導体領域
を形成する工程と、第２の半導体領域上を覆うように、
該第２の半導体領域より不純物濃度が高く、かつ不純物
拡散深さの浅い第２の導電型の第３の半導体領域を形成
する工程と、上記半導体基板の裏面にエッチングマスク
を形成する工程と、半導体基板表面の素子領域を保護す
るエッチングマスクを形成する工程と、上記第１の半導
体領域および第３の半導体領域に、上記配線領域を介し
てバイアスを印加しながら半導体基板裏面より凹型加工
を行い、第１の導電型の半導体領域と第２の導電型の半
導体領域の界面でエッチングを停止する工程と、上記第
３の半導体領域表面の全部もしくは一部の上記素子領域
を保護するエッチングマスクを除去する工程、もしくは
上記素子領域を保護するエッチングマスクの全部を除去
し開口部を形成する上記第３の半導体領域の基板表面を
保護しないエッチングマスクを形成する工程と、上記第
３の半導体領域の全部もしくは一部を除去する工程を、
少なくとも含む半導体装置の製造方法とするものであ
る。また、本発明は請求項３に記載のように、請求項１
において、第１のダイヤフラム領域よりも薄い第２のダ
イヤフラム領域を機械的手段によって除去する半導体装
置の製造方法とするものである。また、本発明は請求項
４に記載のように、請求項１において、第１のダイヤフ
ラム領域よりも薄い第２のダイヤフラム領域を光学的手
段によって除去する半導体装置の製造方法とするもので
ある。また、本発明は請求項５に記載のように、請求項
１において、第１のダイヤフラム領域よりも薄い第２の
ダイヤフラム領域をドライエッチング法により除去する
半導体装置の製造方法とするものである。また、本発明
は請求項６に記載のように、請求項１において、第１の
ダイヤフラム領域よりも薄い第２のダイヤフラム領域を
ウエットエッチング法により除去する半導体装置の製造
方法とするものである。また、本発明は請求項７に記載
のように、半導体基板上の一主面上に電子回路が形成さ
れ、上記基板内に、開口形状の異なる複数の開口部を有
する半導体装置の製造方法において、上記開口部のうち
の少なくとも一つ以上の開口部の周辺を開口するように
すると共に、上記複数の開口部の幅を調整してエッチン
グレートが実質的にほぼ同じとなるように制御して開口
を行う工程を少なくとも含む半導体装置の製造方法とす
るものである。また、本発明は請求項８に記載のよう
に、請求項７に記載の半導体装置の製造方法において、
開口部の周辺の開口は、すべてエッチング法により行う
半導体装置の製造方法とするものである。また、本発明
は請求項９に記載のように、請求項７に記載の半導体装
置の製造方法において、開口部の周辺の開口のうちの少
なくとも一部は、エッチング法以外の方法により行う半
導体装置の製造方法とするものである。また、本発明は
請求項１０記載のように、請求項９に記載の半導体装置
の製造方法において、エッチング法以外の方法は光学的
手段による半導体装置の製造方法とするものである。ま
た、本発明は請求項１１に記載のように、請求項９に記
載の半導体装置の製造方法において、エッチング法以外
の方法は、半導体基板を個々の半導体装置に分割する際
のダイシングによる半導体装置の製造方法とするもので
ある。
【０００５】次に、本発明の半導体装置の製造方法につ
いて、請求項別に作用ならびに効果について説明する。
本発明は請求項１に記載のように、半導体基板の一主面
上に素子領域を形成し、上記半導体基板の裏面から凹型
加工を行って、上記基板の一主面近傍に第１のダイヤフ
ラム領域を形成し、該第１のダイヤフラム領域の全部も
しくは一部に開口部を形成する工程を少なくとも含む半
導体装置の製造方法において、上記第１のダイヤフラム
領域の一部に、該第１のダイヤフラム領域よりも薄い第
２のダイヤフラム領域を形成する工程と、該第２のダイ
ヤフラム領域の全部もしくは一部を除去することにより
開口部を形成する工程を少なくとも含む半導体装置の製
造方法とするものである。このように、ダイヤフラム領
域の一部に開口部を形成する前に、ダイヤフラム領域の
一部に、薄い第２のダイヤフラム領域を形成して、エッ
チング液が基板表面に回り込み、基板表面に設けられて
いるエッチング防止膜と酸化膜との間に浸入しないよう
にしているので、基板表面の素子領域が破壊されること
なく、高品質の半導体装置を歩留まり良く製造すること
ができ、信頼性の高い半導体装置を実現することができ
る効果がある。また、本発明は請求項２に記載のよう
に、請求項１に記載の半導体装置の製造方法において、
第１の導電型の半導体基板上に、第２導電型の第１の半
導体領域を形成する工程と、第１の半導体領域上に、素
子領域を形成すると共に、第１の半導体領域全体にバイ
アス印加可能な配線領域を形成する工程と第１の半導体
領域の表面から半導体基板に至る第１の導電型の第２の
半導体領域を形成する工程と、第２の半導体領域上を覆
うように、該第２の半導体領域より不純物濃度が高く、
かつ不純物拡散深さの浅い第２の導電型の第３の半導体
領域を形成する工程と、上記半導体基板の裏面にエッチ
ングマスクを形成する工程と、半導体基板表面の素子領
域を保護するエッチングマスクを形成する工程と、上記
第１の半導体領域および第３の半導体領域に、上記配線
領域を介してバイアスを印加しながら半導体基板裏面よ
り凹型加工を行い、第１の導電型の半導体領域と第２の
導電型の半導体領域の界面でエッチングを停止する工程
と、上記第３の半導体領域表面の全部もしくは一部の上
記素子領域を保護するエッチングマスクを除去する工
程、もしくは上記素子領域を保護するエッチングマスク
の全部を除去し開口部を形成する上記第３の半導体領域
の基板表面を保護しないエッチングマスクを形成する工
程と、上記第３の半導体領域の全部もしくは一部を除去
する工程を、少なくとも含む半導体装置の製造方法とす
るものである。このような具体的な製造工程を用いるこ
とにより、上記請求項１に記載の共通の効果に加えて、
例えば、半導体圧力センサや加速度センサ等の半導体装
置の品質の向上が図られると共に、製造歩留まりをいっ
そう向上させることができ、信頼性の高い半導体装置を
実現できる効果がある。また、本発明は請求項３に記載
のように、請求項１において、第１のダイヤフラム領域
よりも薄い第２のダイヤフラム領域を機械的手段、例え
ば、押し圧などによる加圧手段によって第２のダイヤフ
ラム領域を除去し、容易に開口部を形成するすることが
できるので、上記請求項１に記載の共通の効果に加え
て、生産性向上の効果がある。また、本発明は請求項４
に記載のように、請求項１において、第１のダイヤフラ
ム領域よりも薄い第２のダイヤフラム領域を光学的手
段、例えば、ホトエッチング等の光蝕刻法（ホトリソグ
ラフィ）によって除去することも可能であり、上記機械
的手段と比較して異物の発生による製造歩留まりの低下
を抑制することができ、請求項１に記載の共通の効果に
加えて、高品質の半導体装置を製造歩留まり良く実現で
きる効果がある。また、本発明は請求項５に記載のよう
に、請求項１において、第１のダイヤフラム領域よりも
薄い第２のダイヤフラム領域をドライエッチング法によ
り除去することもでき、薄いダイヤフラム領域を除去し
開口する時に生じ易い異物の発生を抑制することがで
き、素子の製造歩留まりをさらに向上できる効果があ
る。また、本発明は請求項６に記載のように、請求項１
において、第１のダイヤフラム領域よりも薄い第２のダ
イヤフラム領域をウエットエッチング法により除去する
ことができ、ドライエッチング法と同様に異物の発生を
抑制することができると共に、高精度のエッチング加工
が行えるので、高品質の素子の製造歩留まりを、さらに
向上できる効果がある。また、本発明は請求項７に記載
のように、半導体基板上の一主面上に電子回路が形成さ
れ、上記基板内に、開口形状（または面積）の異なる複
数の開口部を有する半導体装置の製造方法において、上
記開口部のうちの少なくとも一つ以上の開口部の周辺を
開口するようにすると共に、上記複数の開口部の幅を調
整してエッチングレートが実質的にほぼ同じとなるよう
に制御して開口を行う工程を少なくとも含む半導体装置
の製造方法とするものである。このような製造方法とす
ることにより、基板内に複数の開口部を有する半導体装
置であっても、複数の開口部を、例えば、スリット状の
幅の寸法をほぼ同じに調整することにより、エッチング
レートをほぼ同等に制御することができるので、複数の
開口部はほぼ同時に開口され、半導体装置上の開口部周
辺の電子回路へのエッチャントの回り込みによる浸食を
抑制することができ、高品質の半導体装置を歩留まり良
く製造できる効果がある。また、本発明は請求項８に記
載のように、請求項７に記載の半導体装置の製造方法に
おいて、開口部の周辺の開口は、すべてエッチング法に
より行う半導体装置の製造方法とするものである。この
ような製造方法とすることにより、例えば、機械的手段
による開口の時に生じ易い異物の発生を抑止することが
でき、上記請求項７の共通の効果に加え、素子の製造歩
留まりがいっそう向上できると共に、信頼性の高い半導
体装置を実現できる効果がある。また、本発明は請求項
９に記載のように、請求項７に記載の半導体装置の製造
方法において、開口部の周辺の開口のうちの少なくとも
一部は、エッチング法以外の方法を用い、請求項１０に
記載のように光学的手段（例えばホトリソグラフィ等）
により行うことにより、半導体装置の製造方法とするも
のである。このような製造方法とすることにより、加工
精度が高く、かつ開口時に生じ易い異物の発生を抑止す
ることができるので、上記請求項７の共通の効果に加
え、高品質で信頼性の高い半導体装置を、歩留まり良く
実現できる効果がある。また、本発明は請求項１１に記
載のように、請求項９に記載の半導体装置の製造方法に
おいて、エッチング法以外の方法は、半導体基板を個々
の半導体装置に分割する際のダイシングによる半導体装
置の製造方法とするものである。このような製造方法と
することにより、上記請求項７の共通の効果に加え、特
別な工程の追加なしに開口を完成させることができ、高
品質の半導体装置を効率良く製造できる効果がある。
いて、請求項別に作用ならびに効果について説明する。
本発明は請求項１に記載のように、半導体基板の一主面
上に素子領域を形成し、上記半導体基板の裏面から凹型
加工を行って、上記基板の一主面近傍に第１のダイヤフ
ラム領域を形成し、該第１のダイヤフラム領域の全部も
しくは一部に開口部を形成する工程を少なくとも含む半
導体装置の製造方法において、上記第１のダイヤフラム
領域の一部に、該第１のダイヤフラム領域よりも薄い第
２のダイヤフラム領域を形成する工程と、該第２のダイ
ヤフラム領域の全部もしくは一部を除去することにより
開口部を形成する工程を少なくとも含む半導体装置の製
造方法とするものである。このように、ダイヤフラム領
域の一部に開口部を形成する前に、ダイヤフラム領域の
一部に、薄い第２のダイヤフラム領域を形成して、エッ
チング液が基板表面に回り込み、基板表面に設けられて
いるエッチング防止膜と酸化膜との間に浸入しないよう
にしているので、基板表面の素子領域が破壊されること
なく、高品質の半導体装置を歩留まり良く製造すること
ができ、信頼性の高い半導体装置を実現することができ
る効果がある。また、本発明は請求項２に記載のよう
に、請求項１に記載の半導体装置の製造方法において、
第１の導電型の半導体基板上に、第２導電型の第１の半
導体領域を形成する工程と、第１の半導体領域上に、素
子領域を形成すると共に、第１の半導体領域全体にバイ
アス印加可能な配線領域を形成する工程と第１の半導体
領域の表面から半導体基板に至る第１の導電型の第２の
半導体領域を形成する工程と、第２の半導体領域上を覆
うように、該第２の半導体領域より不純物濃度が高く、
かつ不純物拡散深さの浅い第２の導電型の第３の半導体
領域を形成する工程と、上記半導体基板の裏面にエッチ
ングマスクを形成する工程と、半導体基板表面の素子領
域を保護するエッチングマスクを形成する工程と、上記
第１の半導体領域および第３の半導体領域に、上記配線
領域を介してバイアスを印加しながら半導体基板裏面よ
り凹型加工を行い、第１の導電型の半導体領域と第２の
導電型の半導体領域の界面でエッチングを停止する工程
と、上記第３の半導体領域表面の全部もしくは一部の上
記素子領域を保護するエッチングマスクを除去する工
程、もしくは上記素子領域を保護するエッチングマスク
の全部を除去し開口部を形成する上記第３の半導体領域
の基板表面を保護しないエッチングマスクを形成する工
程と、上記第３の半導体領域の全部もしくは一部を除去
する工程を、少なくとも含む半導体装置の製造方法とす
るものである。このような具体的な製造工程を用いるこ
とにより、上記請求項１に記載の共通の効果に加えて、
例えば、半導体圧力センサや加速度センサ等の半導体装
置の品質の向上が図られると共に、製造歩留まりをいっ
そう向上させることができ、信頼性の高い半導体装置を
実現できる効果がある。また、本発明は請求項３に記載
のように、請求項１において、第１のダイヤフラム領域
よりも薄い第２のダイヤフラム領域を機械的手段、例え
ば、押し圧などによる加圧手段によって第２のダイヤフ
ラム領域を除去し、容易に開口部を形成するすることが
できるので、上記請求項１に記載の共通の効果に加え
て、生産性向上の効果がある。また、本発明は請求項４
に記載のように、請求項１において、第１のダイヤフラ
ム領域よりも薄い第２のダイヤフラム領域を光学的手
段、例えば、ホトエッチング等の光蝕刻法（ホトリソグ
ラフィ）によって除去することも可能であり、上記機械
的手段と比較して異物の発生による製造歩留まりの低下
を抑制することができ、請求項１に記載の共通の効果に
加えて、高品質の半導体装置を製造歩留まり良く実現で
きる効果がある。また、本発明は請求項５に記載のよう
に、請求項１において、第１のダイヤフラム領域よりも
薄い第２のダイヤフラム領域をドライエッチング法によ
り除去することもでき、薄いダイヤフラム領域を除去し
開口する時に生じ易い異物の発生を抑制することがで
き、素子の製造歩留まりをさらに向上できる効果があ
る。また、本発明は請求項６に記載のように、請求項１
において、第１のダイヤフラム領域よりも薄い第２のダ
イヤフラム領域をウエットエッチング法により除去する
ことができ、ドライエッチング法と同様に異物の発生を
抑制することができると共に、高精度のエッチング加工
が行えるので、高品質の素子の製造歩留まりを、さらに
向上できる効果がある。また、本発明は請求項７に記載
のように、半導体基板上の一主面上に電子回路が形成さ
れ、上記基板内に、開口形状（または面積）の異なる複
数の開口部を有する半導体装置の製造方法において、上
記開口部のうちの少なくとも一つ以上の開口部の周辺を
開口するようにすると共に、上記複数の開口部の幅を調
整してエッチングレートが実質的にほぼ同じとなるよう
に制御して開口を行う工程を少なくとも含む半導体装置
の製造方法とするものである。このような製造方法とす
ることにより、基板内に複数の開口部を有する半導体装
置であっても、複数の開口部を、例えば、スリット状の
幅の寸法をほぼ同じに調整することにより、エッチング
レートをほぼ同等に制御することができるので、複数の
開口部はほぼ同時に開口され、半導体装置上の開口部周
辺の電子回路へのエッチャントの回り込みによる浸食を
抑制することができ、高品質の半導体装置を歩留まり良
く製造できる効果がある。また、本発明は請求項８に記
載のように、請求項７に記載の半導体装置の製造方法に
おいて、開口部の周辺の開口は、すべてエッチング法に
より行う半導体装置の製造方法とするものである。この
ような製造方法とすることにより、例えば、機械的手段
による開口の時に生じ易い異物の発生を抑止することが
でき、上記請求項７の共通の効果に加え、素子の製造歩
留まりがいっそう向上できると共に、信頼性の高い半導
体装置を実現できる効果がある。また、本発明は請求項
９に記載のように、請求項７に記載の半導体装置の製造
方法において、開口部の周辺の開口のうちの少なくとも
一部は、エッチング法以外の方法を用い、請求項１０に
記載のように光学的手段（例えばホトリソグラフィ等）
により行うことにより、半導体装置の製造方法とするも
のである。このような製造方法とすることにより、加工
精度が高く、かつ開口時に生じ易い異物の発生を抑止す
ることができるので、上記請求項７の共通の効果に加
え、高品質で信頼性の高い半導体装置を、歩留まり良く
実現できる効果がある。また、本発明は請求項１１に記
載のように、請求項９に記載の半導体装置の製造方法に
おいて、エッチング法以外の方法は、半導体基板を個々
の半導体装置に分割する際のダイシングによる半導体装
置の製造方法とするものである。このような製造方法と
することにより、上記請求項７の共通の効果に加え、特
別な工程の追加なしに開口を完成させることができ、高
品質の半導体装置を効率良く製造できる効果がある。
【０００６】
【発明の実施の形態】以下に本発明の実施の形態を挙
げ、図面を用いてさらに詳細に説明する。 〈実施の形態１〉図１（ａ）〜（ｄ）および図２（ｅ）
〜（ｈ）は、本実施の形態で例示する半導体装置の製造
過程を示す工程図である。図１（ａ）において、９はｐ
型シリコン基板、１０は酸化膜、１１は、ｐ型シリコン
基板上に形成されたｎ型エピタキシャル層、１２は、ｎ
型エピタキシャル層１１上の所定の位置に形成された高
濃度ｎ型拡散層であり、高濃度ｎ型拡散層１２は、ｎ型
領域用配線層１５によって電気的に接続されている。１
３は、ｎ型エピタキシャル層１１を独立した島に分割す
る高濃度ｐ型領域（アイソレーション領域）であり、ｐ
型領域用配線層１４により、ｐ型シリコン基板９の電位
を調整可能としている。１６は基板表面エッチング防止
膜で、１７は、開口部を形成する領域の一部に形成され
た高濃度ｐ型領域１３であるｐ型アイソレーション領域
よりも拡散深さが浅く、不純物濃度の高い高濃度ｎ型拡
散層である。図１（ａ）〜（ｄ）、図２（ｅ）〜（ｈ）
に示したようなフローに従い、半導体装置のダイヤフラ
ム領域およびダイヤフラム領域の一部に開口部を形成す
るための薄いダイヤフラム領域の形成は、電解エッチン
グにより、ｐ層とｎ層の界面でのエッチング特性の変化
を利用する、いわゆるストップエッチング法を用いる。
すなわち、ｎ型エピタキシャル層１１を、高濃度ｎ型拡
散層１２およびｎ型領域用配線層１５を介して、アルカ
リエッチング液に浸漬された基準電極に対して正のバイ
アスを印加しながらエッチングを行う。この時、ｐ型シ
リコン基板９には、バイアスが掛からないのでエッチン
グが進行する〔図１（ｂ）〕。さらに、エッチングが進
行しバイアスが印加されているｎ型エピタキシャル層１
１が露出するとエッチングが停止する〔図１（ｃ）〕。
これが第１のダイヤフラム領域１９となる。 しかし、
ｐ型アイソレーション領域（高濃度ｐ型領域）１３はバ
イアスが印加されていないことから、 このｐ型アイソ
レーション領域１３は、さらにエッチングが進行する
〔図１（ｄ）〕。さらに、エッチングが進行し、バイア
スの印加がなく、開口部を形成する領域の一部に形成さ
れたｐ型アイソレーション領域よりも拡散深さが浅く
不純物濃度の高い高濃度ｎ型拡散層１７が露出するとエ
ッチングが停止する。これが、後の図２（ｆ）に示す第
２のダイヤフラム領域２０となる。この時には、いまだ
開口部が形成されていないことから、基板表面にエッチ
ング液が回り込むことなく所定のダイヤフラム形状が形
成されている〔図２（ｅ）〕。以上のような電解エッチ
ングを行った後、開口部を形成する第２のダイヤフラム
領域２０の基板表面エッチング防止膜１６を一部除去す
るか、または全部を除去した後、レジスト等によりパタ
ーニングを行うことにより、開口部を形成する領域の基
板表面エッチング防止膜１６を除去する〔図２
（ｆ）〕。その後、露出した第２のダイヤフラム領域２
０の全部、またはその一部を機械的圧力により除去し、
ダイヤフラム開口部を形成する〔図２（ｇ）〕。これに
より、基板表面エッチング防止膜１６と基板表面の酸化
膜１０の間にエッチング液が侵入することが無くなり、
基板表面の素子領域が破壊されることなく、所定のダイ
ヤフラム領域およびダイヤフラム領域の一部に開口部を
形成することができる〔図２（ｈ）〕。本実施の形態に
よる半導体装置の製造方法によれば、半導体基板の一主
面上に素子領域を形成し、該半導体基板の裏面より凹加
工を行って、半導体基板の一主面近傍に第１のダイヤフ
ラム領域１９を形成し、該第１のダイヤフラム領域１９
の一部に開口部を形成する前に、上記第１のダイヤフラ
ム領域１９よりも薄い第２のダイヤフラム領域２０を形
成し、その後、第２のダイヤフラム領域２０の全部もし
くは一部を除去する操作を行うため、基板表面のエッチ
ング防止膜１６と基板表面の酸化膜１０の間にエッチン
グ液が回り込み浸入して素子領域を破壊することがなく
なるので、品質の良好な半導体素子を歩留まり良く作製
できる効果がある。
げ、図面を用いてさらに詳細に説明する。 〈実施の形態１〉図１（ａ）〜（ｄ）および図２（ｅ）
〜（ｈ）は、本実施の形態で例示する半導体装置の製造
過程を示す工程図である。図１（ａ）において、９はｐ
型シリコン基板、１０は酸化膜、１１は、ｐ型シリコン
基板上に形成されたｎ型エピタキシャル層、１２は、ｎ
型エピタキシャル層１１上の所定の位置に形成された高
濃度ｎ型拡散層であり、高濃度ｎ型拡散層１２は、ｎ型
領域用配線層１５によって電気的に接続されている。１
３は、ｎ型エピタキシャル層１１を独立した島に分割す
る高濃度ｐ型領域（アイソレーション領域）であり、ｐ
型領域用配線層１４により、ｐ型シリコン基板９の電位
を調整可能としている。１６は基板表面エッチング防止
膜で、１７は、開口部を形成する領域の一部に形成され
た高濃度ｐ型領域１３であるｐ型アイソレーション領域
よりも拡散深さが浅く、不純物濃度の高い高濃度ｎ型拡
散層である。図１（ａ）〜（ｄ）、図２（ｅ）〜（ｈ）
に示したようなフローに従い、半導体装置のダイヤフラ
ム領域およびダイヤフラム領域の一部に開口部を形成す
るための薄いダイヤフラム領域の形成は、電解エッチン
グにより、ｐ層とｎ層の界面でのエッチング特性の変化
を利用する、いわゆるストップエッチング法を用いる。
すなわち、ｎ型エピタキシャル層１１を、高濃度ｎ型拡
散層１２およびｎ型領域用配線層１５を介して、アルカ
リエッチング液に浸漬された基準電極に対して正のバイ
アスを印加しながらエッチングを行う。この時、ｐ型シ
リコン基板９には、バイアスが掛からないのでエッチン
グが進行する〔図１（ｂ）〕。さらに、エッチングが進
行しバイアスが印加されているｎ型エピタキシャル層１
１が露出するとエッチングが停止する〔図１（ｃ）〕。
これが第１のダイヤフラム領域１９となる。 しかし、
ｐ型アイソレーション領域（高濃度ｐ型領域）１３はバ
イアスが印加されていないことから、 このｐ型アイソ
レーション領域１３は、さらにエッチングが進行する
〔図１（ｄ）〕。さらに、エッチングが進行し、バイア
スの印加がなく、開口部を形成する領域の一部に形成さ
れたｐ型アイソレーション領域よりも拡散深さが浅く
不純物濃度の高い高濃度ｎ型拡散層１７が露出するとエ
ッチングが停止する。これが、後の図２（ｆ）に示す第
２のダイヤフラム領域２０となる。この時には、いまだ
開口部が形成されていないことから、基板表面にエッチ
ング液が回り込むことなく所定のダイヤフラム形状が形
成されている〔図２（ｅ）〕。以上のような電解エッチ
ングを行った後、開口部を形成する第２のダイヤフラム
領域２０の基板表面エッチング防止膜１６を一部除去す
るか、または全部を除去した後、レジスト等によりパタ
ーニングを行うことにより、開口部を形成する領域の基
板表面エッチング防止膜１６を除去する〔図２
（ｆ）〕。その後、露出した第２のダイヤフラム領域２
０の全部、またはその一部を機械的圧力により除去し、
ダイヤフラム開口部を形成する〔図２（ｇ）〕。これに
より、基板表面エッチング防止膜１６と基板表面の酸化
膜１０の間にエッチング液が侵入することが無くなり、
基板表面の素子領域が破壊されることなく、所定のダイ
ヤフラム領域およびダイヤフラム領域の一部に開口部を
形成することができる〔図２（ｈ）〕。本実施の形態に
よる半導体装置の製造方法によれば、半導体基板の一主
面上に素子領域を形成し、該半導体基板の裏面より凹加
工を行って、半導体基板の一主面近傍に第１のダイヤフ
ラム領域１９を形成し、該第１のダイヤフラム領域１９
の一部に開口部を形成する前に、上記第１のダイヤフラ
ム領域１９よりも薄い第２のダイヤフラム領域２０を形
成し、その後、第２のダイヤフラム領域２０の全部もし
くは一部を除去する操作を行うため、基板表面のエッチ
ング防止膜１６と基板表面の酸化膜１０の間にエッチン
グ液が回り込み浸入して素子領域を破壊することがなく
なるので、品質の良好な半導体素子を歩留まり良く作製
できる効果がある。
【０００７】〈実施の形態２〉実施例１において形成し
た薄い第２ダイヤフラム領域をドライエッチングにより
除去し、ダイヤフラム開口部を形成した。本実施例にお
いては、上記実施例１に加えて、次のような作用効果が
ある。機械的な圧力により薄いダイヤフラムを破り開口
部を形成する場合は、発生する異物により製品歩留まり
を低下させることがあるが、薄いダイヤフラム領域の除
去をドライエッチングにより行うことにより、異物の発
生をほぼ完全に抑止して、精度の高いダイヤフラム開口
部を形成することができるので、製造歩留まりがいっそ
う向上する効果がある。
た薄い第２ダイヤフラム領域をドライエッチングにより
除去し、ダイヤフラム開口部を形成した。本実施例にお
いては、上記実施例１に加えて、次のような作用効果が
ある。機械的な圧力により薄いダイヤフラムを破り開口
部を形成する場合は、発生する異物により製品歩留まり
を低下させることがあるが、薄いダイヤフラム領域の除
去をドライエッチングにより行うことにより、異物の発
生をほぼ完全に抑止して、精度の高いダイヤフラム開口
部を形成することができるので、製造歩留まりがいっそ
う向上する効果がある。
【０００８】〈実施の形態３〉図３（ａ）、（ｂ）およ
び図４（ａ）、（ｂ）は、本実施の形態で例示する半導
体装置の製造過程を示す模式図である。図において、２
１はｐ型シリコン基板、２２は、ｐ型シリコン基板２１
上に形成されたｎ型エピタキシャル層、２３は、ｎ型エ
ピタキシャル層２２上に形成されたｐ型高濃度拡散層で
あり、ｐ型シリコン基板２１と電気的に接続されてい
る。また、ｐ型高濃度拡散層２３の領域は、例えば、電
解エッチング等により開口が可能であることから、上記
ｐ型シリコン基板２１上の開口されるべき領域にｐ型高
濃度拡散層は形成される。２４は設計上、開口される領
域であり、２７は、開口される領域２４の辺上に形成さ
れ、かつ上記ｐ型高濃度拡散層２３と幅の寸法が同じに
形成されたｐ型高濃度拡散層である。また、開口される
領域２４の辺上（周辺部）に形成されたｐ型高濃度拡散
層２３もｐ型シリコン基板２１と電気的に接続されてい
るため、電解エッチング等により開口が可能である。な
お、図４（ａ）（ｂ）は、図３（ａ）（ｂ）を電解エッ
チング等により開口した後の形状を示す模式図であり、
開口部２５は、図３のｐ型高濃度拡散層２３が開口され
た部分を示し、また、開口部２６は開口される領域２４
の周辺部を開口することにより得られた開口部である。
図３に示したような半導体装置を電解エッチングにより
開口部を形成する場合、上記した従来例と同様に、ｐ型
シリコン基板２１上のｎ型エピタキシャル層２２が形成
されている側の基板の一主面全体を、シリコン樹脂等の
保護膜を形成し保護する。その後、ｐ型シリコン基板２
１をアルカリ溶液中に浸漬し、ｎ型エピタキシャル層２
２に所定の電圧を印加しながらエッチングを行うわけで
あるが、ｐ型シリコン基板２１上に形成されたｐ型高濃
度拡散層２３、２４が、各々スリット状であり、かつス
リットの幅もほぼ同一としているので、各開口部２５、
２６におけるエッチングレートにはほとんど差が生じな
い。したがって、各開口部２５、２６はほぼ同時に開口
されることになり、ｐ型シリコン基板２１の表面の開口
部周辺へエッチャントが回り込むことがなく、すべての
開口部の周辺の電子回路等を破壊することなく開口でき
るので製品の歩留まりが向上する。
び図４（ａ）、（ｂ）は、本実施の形態で例示する半導
体装置の製造過程を示す模式図である。図において、２
１はｐ型シリコン基板、２２は、ｐ型シリコン基板２１
上に形成されたｎ型エピタキシャル層、２３は、ｎ型エ
ピタキシャル層２２上に形成されたｐ型高濃度拡散層で
あり、ｐ型シリコン基板２１と電気的に接続されてい
る。また、ｐ型高濃度拡散層２３の領域は、例えば、電
解エッチング等により開口が可能であることから、上記
ｐ型シリコン基板２１上の開口されるべき領域にｐ型高
濃度拡散層は形成される。２４は設計上、開口される領
域であり、２７は、開口される領域２４の辺上に形成さ
れ、かつ上記ｐ型高濃度拡散層２３と幅の寸法が同じに
形成されたｐ型高濃度拡散層である。また、開口される
領域２４の辺上（周辺部）に形成されたｐ型高濃度拡散
層２３もｐ型シリコン基板２１と電気的に接続されてい
るため、電解エッチング等により開口が可能である。な
お、図４（ａ）（ｂ）は、図３（ａ）（ｂ）を電解エッ
チング等により開口した後の形状を示す模式図であり、
開口部２５は、図３のｐ型高濃度拡散層２３が開口され
た部分を示し、また、開口部２６は開口される領域２４
の周辺部を開口することにより得られた開口部である。
図３に示したような半導体装置を電解エッチングにより
開口部を形成する場合、上記した従来例と同様に、ｐ型
シリコン基板２１上のｎ型エピタキシャル層２２が形成
されている側の基板の一主面全体を、シリコン樹脂等の
保護膜を形成し保護する。その後、ｐ型シリコン基板２
１をアルカリ溶液中に浸漬し、ｎ型エピタキシャル層２
２に所定の電圧を印加しながらエッチングを行うわけで
あるが、ｐ型シリコン基板２１上に形成されたｐ型高濃
度拡散層２３、２４が、各々スリット状であり、かつス
リットの幅もほぼ同一としているので、各開口部２５、
２６におけるエッチングレートにはほとんど差が生じな
い。したがって、各開口部２５、２６はほぼ同時に開口
されることになり、ｐ型シリコン基板２１の表面の開口
部周辺へエッチャントが回り込むことがなく、すべての
開口部の周辺の電子回路等を破壊することなく開口でき
るので製品の歩留まりが向上する。
【０００９】〈実施の形態４〉図５（ａ）、（ｂ）、図
６（ａ）、（ｂ）、図７（ａ）、（ｂ）は、本実施の形
態で例示する半導体装置の製作過程を示す模式図であ
る。なお、図５（ｂ）、図６（ｂ）、図７（ｂ）は、図
５（ａ）、図６（ａ）、図７（ａ）のそれぞれのＡ−Ａ
断面構造を示す模式図である。図において、２１はｐ型
シリコン基板、２２は、ｐ型シリコン基板２１上に形成
されたｎ型エピタキシャル層、２３は、ｎ型エピタキシ
ャル層２２上に形成されたｐ型高濃度拡散層であり、上
記ｐ型シリコン基板２１と電気的に接続されている。ま
た、ｐ型高濃度拡散層領域は、例えば、電解エッチング
等により開口が可能であることから、ｐ型シリコン基板
２１上の開口されるべき領域にｐ型高濃度拡散層が形成
される。２４は、素子の設計上開口される領域であり、
２７は、開口される領域２４の辺上（周辺部）に形成さ
れ、かつｐ型高濃度拡散層２３と幅の寸法をほぼ同じに
形成されたｐ型高濃度拡散層である。また、開口される
領域２４の周辺部に形成されたｐ型高濃度拡散層もｐ型
シリコン基板２１と電気的に接続されているため、電解
エッチング等により開口することが可能である。また、
開口される領域２４の周辺部のうちの一部分にはｐ型高
濃度拡散領域が形成されていない。なお、図６は、図５
に示した半導体装置を電解エッチング等でエッチングを
行った後の形状を示す模式図であり、２５は電解エッチ
ング等により開口された開口部を示す。また、図７は、
機械的な外力により開口される部分に残ったシリコン片
２８を取り除いた形状を示す模式図である。上記の機械
的外力によりシリコン片２８を取り除く方法としては、
例えば、シリコン片２８上にテープを貼り、それを剥が
すことによってシリコン片２８の除去が可能である。本
実施の形態においては、開口される領域のうち、その周
辺部を開口することにより開口される領域の、周辺部の
一部が開口されないようにするものであって、エッチン
グ時には開口される領域２４にシリコン片２８が残留す
る。したがって、エッチャント内へのシリコン片２８の
流出がなくなり、エッチャント内への異物の混入による
半導体装置へのダメージの低減をはかることができる。
６（ａ）、（ｂ）、図７（ａ）、（ｂ）は、本実施の形
態で例示する半導体装置の製作過程を示す模式図であ
る。なお、図５（ｂ）、図６（ｂ）、図７（ｂ）は、図
５（ａ）、図６（ａ）、図７（ａ）のそれぞれのＡ−Ａ
断面構造を示す模式図である。図において、２１はｐ型
シリコン基板、２２は、ｐ型シリコン基板２１上に形成
されたｎ型エピタキシャル層、２３は、ｎ型エピタキシ
ャル層２２上に形成されたｐ型高濃度拡散層であり、上
記ｐ型シリコン基板２１と電気的に接続されている。ま
た、ｐ型高濃度拡散層領域は、例えば、電解エッチング
等により開口が可能であることから、ｐ型シリコン基板
２１上の開口されるべき領域にｐ型高濃度拡散層が形成
される。２４は、素子の設計上開口される領域であり、
２７は、開口される領域２４の辺上（周辺部）に形成さ
れ、かつｐ型高濃度拡散層２３と幅の寸法をほぼ同じに
形成されたｐ型高濃度拡散層である。また、開口される
領域２４の周辺部に形成されたｐ型高濃度拡散層もｐ型
シリコン基板２１と電気的に接続されているため、電解
エッチング等により開口することが可能である。また、
開口される領域２４の周辺部のうちの一部分にはｐ型高
濃度拡散領域が形成されていない。なお、図６は、図５
に示した半導体装置を電解エッチング等でエッチングを
行った後の形状を示す模式図であり、２５は電解エッチ
ング等により開口された開口部を示す。また、図７は、
機械的な外力により開口される部分に残ったシリコン片
２８を取り除いた形状を示す模式図である。上記の機械
的外力によりシリコン片２８を取り除く方法としては、
例えば、シリコン片２８上にテープを貼り、それを剥が
すことによってシリコン片２８の除去が可能である。本
実施の形態においては、開口される領域のうち、その周
辺部を開口することにより開口される領域の、周辺部の
一部が開口されないようにするものであって、エッチン
グ時には開口される領域２４にシリコン片２８が残留す
る。したがって、エッチャント内へのシリコン片２８の
流出がなくなり、エッチャント内への異物の混入による
半導体装置へのダメージの低減をはかることができる。
【００１０】〈実施の形態５〉図８（ａ）、（ｂ）、図
９（ａ）、（ｂ）、図１０（ａ）、（ｂ）に本実施の形
態で例示する半導体装置の製作過程を示す模式図であ
る。なお、図８（ｂ）、図９（ｂ）、図１０（ｂ）は、
図８（ａ）、図９（ａ）、図１０（ａ）のそれぞれのＡ
−Ａ断面構造を示す模式図である。図において、２１は
ｐ型シリコン基板、２は、ｐ型シリコン基板２１上に形
成されたｎ型エピタキシャル層、２３は、ｎ型エピタキ
シャル層２２上に形成されたｐ型高濃度拡散層であり、
ｐ型シリコン基板２１と電気的に接続されている。ま
た、ｐ型高濃度拡散層領域は、例えば、電解エッチング
等により開口が可能であることから、ｐ型シリコン基板
２１上において開口されるべき領域にはｐ型高濃度拡散
層は形成される。２４は、設計上開口されるべき領域で
あり、ｐ型高濃度拡散層２７は開口される領域２４の辺
上（周辺部）に形成され、かつｐ型高濃度拡散層２３と
幅の寸法を同じに形成されたｐ型高濃度拡散層である。
また、この開口される領域２４の周辺部に形成されたｐ
型高濃度拡散層もｐ型シリコン基板２１と電気的に接続
されているため、電解エッチング等により容易に開口が
可能である。また、開口される領域２４の周辺部のうち
の一部にはｐ型高濃度拡散領域が形成されておらず、か
つｐ型高濃度拡散領域はｐ型シリコン基板２１を個々の
半導体装置に分割する際の切断領域（スクライブライン
と言う）上に形成されている。図９（ａ）、（ｂ）は、
図８（ａ）、（ｂ）に示した半導体装置を電解エッチン
グ等でエッチングを行った後の形状を示す模式図であ
る。２５は電解エッチング等により開口された開口部を
示し、２８は、開口される領域に残留したシリコン片で
ある。また、図１０（ａ）、（ｂ）は、シリコン片２８
を取り除いた場合を示す模式図である。本実施の形態に
おいては、開口される領域２４のうち、その周辺部を開
口することにより開口される領域の周辺部の開口されな
い部分が、スクライブライン２９上に形成されているた
め、エッチング時に開口される領域に残ったシリコン片
２８を、特殊な工程を追加することなく、ｐ型半導体基
板を個々の半導体装置に分割する際に、同時に取り除く
ことができるという利点がある。
９（ａ）、（ｂ）、図１０（ａ）、（ｂ）に本実施の形
態で例示する半導体装置の製作過程を示す模式図であ
る。なお、図８（ｂ）、図９（ｂ）、図１０（ｂ）は、
図８（ａ）、図９（ａ）、図１０（ａ）のそれぞれのＡ
−Ａ断面構造を示す模式図である。図において、２１は
ｐ型シリコン基板、２は、ｐ型シリコン基板２１上に形
成されたｎ型エピタキシャル層、２３は、ｎ型エピタキ
シャル層２２上に形成されたｐ型高濃度拡散層であり、
ｐ型シリコン基板２１と電気的に接続されている。ま
た、ｐ型高濃度拡散層領域は、例えば、電解エッチング
等により開口が可能であることから、ｐ型シリコン基板
２１上において開口されるべき領域にはｐ型高濃度拡散
層は形成される。２４は、設計上開口されるべき領域で
あり、ｐ型高濃度拡散層２７は開口される領域２４の辺
上（周辺部）に形成され、かつｐ型高濃度拡散層２３と
幅の寸法を同じに形成されたｐ型高濃度拡散層である。
また、この開口される領域２４の周辺部に形成されたｐ
型高濃度拡散層もｐ型シリコン基板２１と電気的に接続
されているため、電解エッチング等により容易に開口が
可能である。また、開口される領域２４の周辺部のうち
の一部にはｐ型高濃度拡散領域が形成されておらず、か
つｐ型高濃度拡散領域はｐ型シリコン基板２１を個々の
半導体装置に分割する際の切断領域（スクライブライン
と言う）上に形成されている。図９（ａ）、（ｂ）は、
図８（ａ）、（ｂ）に示した半導体装置を電解エッチン
グ等でエッチングを行った後の形状を示す模式図であ
る。２５は電解エッチング等により開口された開口部を
示し、２８は、開口される領域に残留したシリコン片で
ある。また、図１０（ａ）、（ｂ）は、シリコン片２８
を取り除いた場合を示す模式図である。本実施の形態に
おいては、開口される領域２４のうち、その周辺部を開
口することにより開口される領域の周辺部の開口されな
い部分が、スクライブライン２９上に形成されているた
め、エッチング時に開口される領域に残ったシリコン片
２８を、特殊な工程を追加することなく、ｐ型半導体基
板を個々の半導体装置に分割する際に、同時に取り除く
ことができるという利点がある。
【００１１】
【発明の効果】以上詳細に説明したように、本発明の半
導体装置の製造方法は、以下に示す効果がある。
導体装置の製造方法は、以下に示す効果がある。
【００１２】本発明は請求項１に記載のように、半導体
基板の一主面上に素子領域を形成し、上記半導体基板の
裏面から凹型加工を行って、上記基板の一主面近傍に第
１のダイヤフラム領域を形成し、該第１のダイヤフラム
領域の全部もしくは一部に開口部を形成する工程を少な
くとも含む半導体装置の製造方法において、上記第１の
ダイヤフラム領域の一部に、該第１のダイヤフラム領域
よりも薄い第２のダイヤフラム領域を形成する工程と、
該第２のダイヤフラム領域の全部もしくは一部を除去す
ることにより開口部を形成する工程を少なくとも含む半
導体装置の製造方法とするものである。このように、ダ
イヤフラム領域の一部に開口部を形成する前に、ダイヤ
フラム領域の一部に、薄い第２のダイヤフラム領域を形
成して、エッチング液が基板表面に回り込み、基板表面
に設けられているエッチング防止膜と酸化膜との間に浸
入しないようにしているので、基板表面の素子領域が破
壊されることなく、高品質の半導体装置を歩留まり良く
製造することができ、信頼性の高い半導体装置を実現す
ることができる効果がある。また、本発明は請求項２に
記載のように、請求項１に記載の半導体装置の製造方法
において、第１の導電型の半導体基板上に、第２導電型
の第１の半導体領域を形成する工程と、第１の半導体領
域上に、素子領域を形成すると共に、第１の半導体領域
全体にバイアス印加可能な配線領域を形成する工程と第
１の半導体領域の表面から半導体基板に至る第１の導電
型の第２の半導体領域を形成する工程と、第２の半導体
領域上を覆うように、該第２の半導体領域より不純物濃
度が高く、かつ不純物拡散深さの浅い第２の導電型の第
３の半導体領域を形成する工程と、上記半導体基板の裏
面にエッチングマスクを形成する工程と、半導体基板表
面の素子領域を保護するエッチングマスクを形成する工
程と、上記第１の半導体領域および第３の半導体領域
に、上記配線領域を介してバイアスを印加しながら半導
体基板裏面より凹加工を行い、第１の導電型の半導体領
域と第２の導電型の半導体領域の界面でエッチングを停
止する工程と、上記第３の半導体領域表面の全部もしく
は一部の上記素子領域を保護するエッチングマスクを除
去する工程、もしくは上記素子領域を保護するエッチン
グマスクの全部を除去し開口部を形成する上記第３の半
導体領域の基板表面を保護しないエッチングマスクを形
成する工程と、上記第３の半導体領域の全部もしくは一
部を除去する工程を、少なくとも含む半導体装置の製造
方法とするものである。このような具体的な製造工程を
用いることにより、上記請求項１に記載の共通の効果に
加えて、例えば、半導体圧力センサや加速度センサ等の
半導体装置の品質の向上が図られると共に、製造歩留ま
りをいっそう向上させることができ、信頼性の高い半導
体装置を実現できる効果がある。また、本発明は請求項
３に記載のように、請求項１において、第１のダイヤフ
ラム領域よりも薄い第２のダイヤフラム領域を機械的手
段、例えば、押し圧などによる加圧手段によって第２の
ダイヤフラム領域を除去し、容易に開口部を形成するす
ることができるので、上記請求項１に記載の共通の効果
に加えて、生産性向上の効果がある。また、本発明は請
求項４に記載のように、請求項１において、第１のダイ
ヤフラム領域よりも薄い第２のダイヤフラム領域を光学
的手段、例えば、ホトエッチング等の光蝕刻法（ホトリ
ソグラフィ）によって除去することも可能であり、上記
機械的手段と比較して異物の発生による歩留まりの低下
を抑制することができ、請求項１に記載の共通の効果に
加えて、高品質の半導体装置を製造歩留まり良く実現で
きる効果がある。また、本発明は請求項５に記載のよう
に、請求項１において、第１のダイヤフラム領域よりも
薄い第２のダイヤフラム領域をドライエッチング法によ
り除去することもでき、薄いダイヤフラム領域を除去し
開口する時に生じ易い異物の発生を抑制することがで
き、素子の製造歩留まりをさらに向上できる効果があ
る。また、本発明は請求項６に記載のように、請求項１
において、第１のダイヤフラム領域よりも薄い第２のダ
イヤフラム領域をウエットエッチング法により除去する
ことができ、ドライエッチング法と同様に異物の発生を
抑制することができると共に、高精度のエッチング加工
が行えるので、高品質の素子の製造歩留まりを、さらに
向上できる効果がある。また、本発明は請求項７に記載
のように、半導体基板上の一主面上に電子回路が形成さ
れ、上記基板内に、開口形状（面積）の異なる複数の開
口部を有する半導体装置の製造方法において、上記開口
部のうちの少なくとも一つ以上の開口部の周辺を開口す
るようにすると共に、上記複数の開口部の幅を調整して
エッチングレートが実質的にほぼ同じとなるように制御
して開口を行う工程を少なくとも含む半導体装置の製造
方法とするものである。このような製造方法とすること
により、基板内に複数の開口部を有する半導体装置であ
っても、複数の開口部を、例えば、スリット状の幅の寸
法をほぼ同じに調整することにより、エッチングレート
をほぼ同等に制御することができるので、複数の開口部
はほぼ同時に開口され、半導体装置上の開口部周辺の電
子回路へのエッチャントの回り込みによる浸食を抑制す
ることができ、高品質の半導体装置を製造歩留まり良く
得られる効果がある。また、本発明は請求項８に記載の
ように、請求項７に記載の半導体装置の製造方法におい
て、開口部の周辺の開口は、すべてエッチング法により
行う半導体装置の製造方法とするものである。このよう
な製造方法とすることにより、例えば、機械的手段によ
る開口の時に生じ易い異物の発生を抑止することがで
き、上記請求項７の共通の効果に加え、素子の製造歩留
まりをいっそう向上できると共に、信頼性の高い半導体
装置を実現できる効果がある。また、本発明は請求項９
に記載のように、請求項７に記載の半導体装置の製造方
法において、開口部の周辺の開口のうちの少なくとも一
部は、エッチング法以外の方法を用い、請求項１０に記
載のように光学的手段（例えばホトリソグラフィ等）に
より行うことにより、半導体装置の製造方法とするもの
である。このような製造方法とすることにより、加工精
度が高く、かつ開口時に生じ易い異物の発生を抑止する
ことができるので、上記請求項７の共通の効果に加え、
高品質出信頼性の高い半導体装置を、製造歩留まり良く
実現できる効果がある。また、本発明は請求項１１に記
載のように、請求項９に記載の半導体装置の製造方法に
おいて、エッチング法以外の方法は、半導体基板を個々
の半導体装置に分割する際のダイシングによる半導体装
置の製造方法とするものである。このような製造方法と
することにより、上記請求項７の共通の効果に加え、特
別な工程の追加なしに開口を完成させることができ、高
品質の半導体装置を効率良く製造できる効果がある。
基板の一主面上に素子領域を形成し、上記半導体基板の
裏面から凹型加工を行って、上記基板の一主面近傍に第
１のダイヤフラム領域を形成し、該第１のダイヤフラム
領域の全部もしくは一部に開口部を形成する工程を少な
くとも含む半導体装置の製造方法において、上記第１の
ダイヤフラム領域の一部に、該第１のダイヤフラム領域
よりも薄い第２のダイヤフラム領域を形成する工程と、
該第２のダイヤフラム領域の全部もしくは一部を除去す
ることにより開口部を形成する工程を少なくとも含む半
導体装置の製造方法とするものである。このように、ダ
イヤフラム領域の一部に開口部を形成する前に、ダイヤ
フラム領域の一部に、薄い第２のダイヤフラム領域を形
成して、エッチング液が基板表面に回り込み、基板表面
に設けられているエッチング防止膜と酸化膜との間に浸
入しないようにしているので、基板表面の素子領域が破
壊されることなく、高品質の半導体装置を歩留まり良く
製造することができ、信頼性の高い半導体装置を実現す
ることができる効果がある。また、本発明は請求項２に
記載のように、請求項１に記載の半導体装置の製造方法
において、第１の導電型の半導体基板上に、第２導電型
の第１の半導体領域を形成する工程と、第１の半導体領
域上に、素子領域を形成すると共に、第１の半導体領域
全体にバイアス印加可能な配線領域を形成する工程と第
１の半導体領域の表面から半導体基板に至る第１の導電
型の第２の半導体領域を形成する工程と、第２の半導体
領域上を覆うように、該第２の半導体領域より不純物濃
度が高く、かつ不純物拡散深さの浅い第２の導電型の第
３の半導体領域を形成する工程と、上記半導体基板の裏
面にエッチングマスクを形成する工程と、半導体基板表
面の素子領域を保護するエッチングマスクを形成する工
程と、上記第１の半導体領域および第３の半導体領域
に、上記配線領域を介してバイアスを印加しながら半導
体基板裏面より凹加工を行い、第１の導電型の半導体領
域と第２の導電型の半導体領域の界面でエッチングを停
止する工程と、上記第３の半導体領域表面の全部もしく
は一部の上記素子領域を保護するエッチングマスクを除
去する工程、もしくは上記素子領域を保護するエッチン
グマスクの全部を除去し開口部を形成する上記第３の半
導体領域の基板表面を保護しないエッチングマスクを形
成する工程と、上記第３の半導体領域の全部もしくは一
部を除去する工程を、少なくとも含む半導体装置の製造
方法とするものである。このような具体的な製造工程を
用いることにより、上記請求項１に記載の共通の効果に
加えて、例えば、半導体圧力センサや加速度センサ等の
半導体装置の品質の向上が図られると共に、製造歩留ま
りをいっそう向上させることができ、信頼性の高い半導
体装置を実現できる効果がある。また、本発明は請求項
３に記載のように、請求項１において、第１のダイヤフ
ラム領域よりも薄い第２のダイヤフラム領域を機械的手
段、例えば、押し圧などによる加圧手段によって第２の
ダイヤフラム領域を除去し、容易に開口部を形成するす
ることができるので、上記請求項１に記載の共通の効果
に加えて、生産性向上の効果がある。また、本発明は請
求項４に記載のように、請求項１において、第１のダイ
ヤフラム領域よりも薄い第２のダイヤフラム領域を光学
的手段、例えば、ホトエッチング等の光蝕刻法（ホトリ
ソグラフィ）によって除去することも可能であり、上記
機械的手段と比較して異物の発生による歩留まりの低下
を抑制することができ、請求項１に記載の共通の効果に
加えて、高品質の半導体装置を製造歩留まり良く実現で
きる効果がある。また、本発明は請求項５に記載のよう
に、請求項１において、第１のダイヤフラム領域よりも
薄い第２のダイヤフラム領域をドライエッチング法によ
り除去することもでき、薄いダイヤフラム領域を除去し
開口する時に生じ易い異物の発生を抑制することがで
き、素子の製造歩留まりをさらに向上できる効果があ
る。また、本発明は請求項６に記載のように、請求項１
において、第１のダイヤフラム領域よりも薄い第２のダ
イヤフラム領域をウエットエッチング法により除去する
ことができ、ドライエッチング法と同様に異物の発生を
抑制することができると共に、高精度のエッチング加工
が行えるので、高品質の素子の製造歩留まりを、さらに
向上できる効果がある。また、本発明は請求項７に記載
のように、半導体基板上の一主面上に電子回路が形成さ
れ、上記基板内に、開口形状（面積）の異なる複数の開
口部を有する半導体装置の製造方法において、上記開口
部のうちの少なくとも一つ以上の開口部の周辺を開口す
るようにすると共に、上記複数の開口部の幅を調整して
エッチングレートが実質的にほぼ同じとなるように制御
して開口を行う工程を少なくとも含む半導体装置の製造
方法とするものである。このような製造方法とすること
により、基板内に複数の開口部を有する半導体装置であ
っても、複数の開口部を、例えば、スリット状の幅の寸
法をほぼ同じに調整することにより、エッチングレート
をほぼ同等に制御することができるので、複数の開口部
はほぼ同時に開口され、半導体装置上の開口部周辺の電
子回路へのエッチャントの回り込みによる浸食を抑制す
ることができ、高品質の半導体装置を製造歩留まり良く
得られる効果がある。また、本発明は請求項８に記載の
ように、請求項７に記載の半導体装置の製造方法におい
て、開口部の周辺の開口は、すべてエッチング法により
行う半導体装置の製造方法とするものである。このよう
な製造方法とすることにより、例えば、機械的手段によ
る開口の時に生じ易い異物の発生を抑止することがで
き、上記請求項７の共通の効果に加え、素子の製造歩留
まりをいっそう向上できると共に、信頼性の高い半導体
装置を実現できる効果がある。また、本発明は請求項９
に記載のように、請求項７に記載の半導体装置の製造方
法において、開口部の周辺の開口のうちの少なくとも一
部は、エッチング法以外の方法を用い、請求項１０に記
載のように光学的手段（例えばホトリソグラフィ等）に
より行うことにより、半導体装置の製造方法とするもの
である。このような製造方法とすることにより、加工精
度が高く、かつ開口時に生じ易い異物の発生を抑止する
ことができるので、上記請求項７の共通の効果に加え、
高品質出信頼性の高い半導体装置を、製造歩留まり良く
実現できる効果がある。また、本発明は請求項１１に記
載のように、請求項９に記載の半導体装置の製造方法に
おいて、エッチング法以外の方法は、半導体基板を個々
の半導体装置に分割する際のダイシングによる半導体装
置の製造方法とするものである。このような製造方法と
することにより、上記請求項７の共通の効果に加え、特
別な工程の追加なしに開口を完成させることができ、高
品質の半導体装置を効率良く製造できる効果がある。
【図１】本発明の実施の形態１で例示した半導体装置の
作製過程を示す模式図。
作製過程を示す模式図。
【図２】本発明の実施の形態１で例示した半導体装置の
作製過程を示す模式図。
作製過程を示す模式図。
【図３】本発明の実施の形態２で例示した半導体装置の
作製過程を示す模式図。
作製過程を示す模式図。
【図４】本発明の実施の形態２で例示した半導体装置の
作製過程を示す模式図。
作製過程を示す模式図。
【図５】本発明の実施の形態４で例示した半導体装置の
作製過程を示す模式図。
作製過程を示す模式図。
【図６】本発明の実施の形態４で例示した半導体装置の
作製過程を示す模式図。
作製過程を示す模式図。
【図７】本発明の実施の形態４で例示した半導体装置の
作製過程を示す模式図。
作製過程を示す模式図。
【図８】本発明の実施の形態５で例示した半導体装置の
作製過程を示す模式図。
作製過程を示す模式図。
【図９】本発明の実施の形態５で例示した半導体装置の
作製過程を示す模式図。
作製過程を示す模式図。
【図１０】本発明の実施の形態５で例示した半導体装置
の作製過程を示す模式図。
の作製過程を示す模式図。
【図１１】従来の半導体装置の作製過程を示す模式図。
【図１２】従来の他の半導体装置の作製過程を示す模式
図。
図。
【図１３】従来の他の半導体装置の作製過程を示す模式
図。
図。
１…ｐ型シリコン基板 ２…酸化膜 ３…ｎ型エピ
タキシャル層 ４…高濃度ｎ型拡散層 ５…高濃度ｐ型領域（アイソ
レーション領域） ６…ｐ型領域用配線層 ７…ｎ型領域用配線層 ８…基
板表面エッチング防止膜 ９…ｐ型シリコン基板 １０…酸化膜 １１…ｎ型
エピタキシャル層 １２…高濃度ｎ型拡散層 １３…高濃度ｐ型領域（アイ
ソレーション領域） １４…ｐ型領域用配線層 １５…ｎ型領域用配線層 １６…基板表面エッチング防止膜 １７…高濃度ｎ型拡散層（第２のダイヤフラム領域）
１８…ダイヤフラム領域 １９…第１のダイヤフラム領域 ２０…第２のダイヤ
フラム領域 ２１…ｐ型シリコン基板 ２２…ｎ型エピタキシャル
層 ２３…ｐ型高濃度拡散層（開口される領域） ２４…開口される領域（ｐ型高濃度拡散層） ２５…
開口部 ２６…開口部 ２７…ｐ型高濃度拡散層（開口される領域） ２８…
シリコン片 ２９…スクライブライン ３０…開口部
タキシャル層 ４…高濃度ｎ型拡散層 ５…高濃度ｐ型領域（アイソ
レーション領域） ６…ｐ型領域用配線層 ７…ｎ型領域用配線層 ８…基
板表面エッチング防止膜 ９…ｐ型シリコン基板 １０…酸化膜 １１…ｎ型
エピタキシャル層 １２…高濃度ｎ型拡散層 １３…高濃度ｐ型領域（アイ
ソレーション領域） １４…ｐ型領域用配線層 １５…ｎ型領域用配線層 １６…基板表面エッチング防止膜 １７…高濃度ｎ型拡散層（第２のダイヤフラム領域）
１８…ダイヤフラム領域 １９…第１のダイヤフラム領域 ２０…第２のダイヤ
フラム領域 ２１…ｐ型シリコン基板 ２２…ｎ型エピタキシャル
層 ２３…ｐ型高濃度拡散層（開口される領域） ２４…開口される領域（ｐ型高濃度拡散層） ２５…
開口部 ２６…開口部 ２７…ｐ型高濃度拡散層（開口される領域） ２８…
シリコン片 ２９…スクライブライン ３０…開口部
Claims (11)
- 【請求項１】半導体基板の一主面上に素子領域を形成
し、該半導体基板の裏面から凹型加工を行って、上記基
板の一主面近傍に第１のダイヤフラム領域を形成し、該
第１のダイヤフラム領域の全部もしくは一部に開口部を
形成する工程を少なくとも含む半導体装置の製造方法に
おいて、 上記第１のダイヤフラム領域の一部に、該第１のダイヤ
フラム領域よりも薄い第２のダイヤフラム領域を形成す
る工程と、 該第２のダイヤフラム領域の全部もしくは一部を除去し
て開口部を形成する工程を少なくとも含むことを特徴と
する半導体装置の製造方法。 - 【請求項２】請求項１に記載の半導体装置の製造方法に
おいて、 第１の導電型の半導体基板上に、第２導電型の第１の半
導体領域を形成する工程と、 第１の半導体領域上に、素子領域を形成すると共に、第
１の半導体領域全体にバイアス印加可能な配線領域を形
成する工程と、 第１の半導体領域の表面から半導体基板に至る第１の導
電型の第２の半導体領域を形成する工程と、 第２の半導体領域上を覆うように、該第２の半導体領域
より不純物濃度が高く、かつ不純物拡散深さの浅い第２
の導電型の第３の半導体領域を形成する工程と、 上記半導体基板の裏面にエッチングマスクを形成する工
程と、 半導体基板表面の素子領域を保護するエッチングマスク
を形成する工程と、 上記第１の半導体領域および第３の半導体領域に、上記
配線領域を介してバイアスを印加しながら半導体基板裏
面より凹型加工を行い、第１の導電型の半導体領域と第
２の導電型の半導体領域の界面でエッチングを停止する
工程と、 上記第３の半導体領域表面の全部もしくは一部の上記素
子領域を保護するエッチングマスクを除去する工程、も
しくは上記素子領域を保護するエッチングマスクの全部
を除去し開口部を形成する上記第３の半導体領域の基板
表面を保護しないエッチングマスクを形成する工程と、 上記第３の半導体領域の全部もしくは一部を除去し開口
部を形成する工程を、少なくとも含むことを特徴とする
半導体装置の製造方法。 - 【請求項３】請求項１において、第１のダイヤフラム領
域よりも薄い第２のダイヤフラム領域を機械的手段によ
って除去することを特徴とする半導体装置の製造方法。 - 【請求項４】請求項１において、第１のダイヤフラム領
域よりも薄い第２のダイヤフラム領域を光学的手段によ
って除去することを特徴とする半導体装置の製造方法。 - 【請求項５】請求項１において、第１のダイヤフラム領
域よりも薄い第２のダイヤフラム領域をドライエッチン
グ法により除去することを特徴とする半導体装置の製造
方法。 - 【請求項６】請求項１において、第１のダイヤフラム領
域よりも薄い第２のダイヤフラム領域をウエットエッチ
ング法により除去することを特徴とする半導体装置の製
造方法。 - 【請求項７】半導体基板上の一主面上に電子回路が形成
され、上記基板内に、開口形状の異なる複数の開口部を
有する半導体装置の製造方法において、 上記開口部のうちの少なくとも一つ以上の開口部の周辺
を開口するようにすると共に、 上記複数の開口部の幅を調整してエッチングレートが実
質的にほぼ同じとなるように制御して開口を行う工程を
少なくとも含むことを特徴とする半導体装置の製造方
法。 - 【請求項８】請求項７に記載の半導体装置の製造方法に
おいて、開口部の周辺の開口は、すべてエッチング法に
より行うことを特徴とする半導体装置の製造方法。 - 【請求項９】請求項７に記載の半導体装置の製造方法に
おいて、開口部の周辺の開口のうちの少なくとも一部
は、エッチング法以外の方法により行うことを特徴とす
る半導体装置の製造方法。 - 【請求項１０】請求項９に記載の半導体装置の製造方法
において、エッチング法以外の方法は光学的手段による
ことを特徴とする半導体装置の製造方法。 - 【請求項１１】請求項９に記載の半導体装置の製造方法
において、エッチング法以外の方法は、半導体基板を個
々の半導体装置に分割する際のダイシングによることを
特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7189425A JPH0936385A (ja) | 1995-07-25 | 1995-07-25 | 半導体装置の製造方法 |
| US08/683,274 US5827756A (en) | 1995-07-25 | 1996-07-18 | Method of manufacturing semiconductor device |
| KR1019960030345A KR970008674A (ko) | 1995-07-25 | 1996-07-25 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7189425A JPH0936385A (ja) | 1995-07-25 | 1995-07-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936385A true JPH0936385A (ja) | 1997-02-07 |
Family
ID=16241042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7189425A Pending JPH0936385A (ja) | 1995-07-25 | 1995-07-25 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5827756A (ja) |
| JP (1) | JPH0936385A (ja) |
| KR (1) | KR970008674A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001105399A (ja) * | 1999-08-19 | 2001-04-17 | Robert Bosch Gmbh | マイクロメカニックな構造エレメントを製作する方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7001792B2 (en) | 2000-04-24 | 2006-02-21 | Eagle Research & Development, Llc | Ultra-fast nucleic acid sequencing device and a method for making and using the same |
| US6413792B1 (en) | 2000-04-24 | 2002-07-02 | Eagle Research Development, Llc | Ultra-fast nucleic acid sequencing device and a method for making and using the same |
| US8232582B2 (en) * | 2000-04-24 | 2012-07-31 | Life Technologies Corporation | Ultra-fast nucleic acid sequencing device and a method for making and using the same |
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| AU2002241810A1 (en) * | 2001-01-04 | 2002-07-16 | Eagle Research And Development, Llc | Method of patterning a mask on the surface of a substrate and product manufactured thereby |
| RU2226183C2 (ru) * | 2002-02-21 | 2004-03-27 | Алексеев Андрей Михайлович | Способ резки прозрачных неметаллических материалов |
| JP4945167B2 (ja) * | 2006-05-12 | 2012-06-06 | スタンレー電気株式会社 | 半導体発光素子の製造方法及び該製造方法により製造された半導体発光素子の実装方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6197572A (ja) * | 1984-10-19 | 1986-05-16 | Nissan Motor Co Ltd | 半導体加速度センサの製造方法 |
| JPS6376483A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | 半導体加速度センサの製造方法 |
| US5110373A (en) * | 1988-09-13 | 1992-05-05 | Nanostructures, Inc. | Silicon membrane with controlled stress |
| JP2586359B2 (ja) * | 1990-12-17 | 1997-02-26 | 日本電気株式会社 | 半導体加速度センサおよびその製造方法 |
| US5549785A (en) * | 1992-09-14 | 1996-08-27 | Nippondenso Co., Ltd. | Method of producing a semiconductor dynamic sensor |
| US5484073A (en) * | 1994-03-28 | 1996-01-16 | I/O Sensors, Inc. | Method for fabricating suspension members for micromachined sensors |
-
1995
- 1995-07-25 JP JP7189425A patent/JPH0936385A/ja active Pending
-
1996
- 1996-07-18 US US08/683,274 patent/US5827756A/en not_active Expired - Fee Related
- 1996-07-25 KR KR1019960030345A patent/KR970008674A/ko not_active Ceased
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001105399A (ja) * | 1999-08-19 | 2001-04-17 | Robert Bosch Gmbh | マイクロメカニックな構造エレメントを製作する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5827756A (en) | 1998-10-27 |
| KR970008674A (ko) | 1997-02-24 |
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