JPH09331254A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH09331254A JPH09331254A JP8151080A JP15108096A JPH09331254A JP H09331254 A JPH09331254 A JP H09331254A JP 8151080 A JP8151080 A JP 8151080A JP 15108096 A JP15108096 A JP 15108096A JP H09331254 A JPH09331254 A JP H09331254A
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- JP
- Japan
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- multiplexer
- circuit
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- 238000001514 detection method Methods 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 239000006185 dispersion Substances 0.000 abstract 1
- 230000010355 oscillation Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 238000011084 recovery Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 誤ロックを確実に防止すると共に、ＬＳＩ化
する際、回路規模を小さくして製造時のばらつきに左右
されないＰＬＬ回路を実現する。 【解決手段】 ＶＣＯ出力の分周信号とリファレンス信
号との位相差を位相比較器３により検出し、その位相差
信号をローパスフィルタ４を介してＶＣＯ１に供給する
ＰＬＬ回路において、ローパスフィルタ４の前段にマル
チプレクサ８を設け、パルス発生器７からの所定周波数
のパルス信号と位相比較器３からの位相差信号をマルチ
プレクサに入力し、パワーオンリセット信号に応じて、
電源投入後所定期間はパルス信号をローパスフィルタ４
に供給し、所定期間経過後は位相差信号をローパスフィ
ルタ４に供給する。
する際、回路規模を小さくして製造時のばらつきに左右
されないＰＬＬ回路を実現する。 【解決手段】 ＶＣＯ出力の分周信号とリファレンス信
号との位相差を位相比較器３により検出し、その位相差
信号をローパスフィルタ４を介してＶＣＯ１に供給する
ＰＬＬ回路において、ローパスフィルタ４の前段にマル
チプレクサ８を設け、パルス発生器７からの所定周波数
のパルス信号と位相比較器３からの位相差信号をマルチ
プレクサに入力し、パワーオンリセット信号に応じて、
電源投入後所定期間はパルス信号をローパスフィルタ４
に供給し、所定期間経過後は位相差信号をローパスフィ
ルタ４に供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、電圧制御型発振器
（以下、ＶＣＯという）を用いるＰＬＬ回路に係わり、
ＰＬＬ回路の誤ロックの防止、あるいは、誤ロックから
の復帰を実現する回路に関する。
（以下、ＶＣＯという）を用いるＰＬＬ回路に係わり、
ＰＬＬ回路の誤ロックの防止、あるいは、誤ロックから
の復帰を実現する回路に関する。
【０００２】
【従来の技術】一般に、ＰＬＬ回路は、図４に示すよう
に基本的には、入力される制御電圧により発振周波数が
制御されるＶＣＯ１と、ＶＣＯ１の出力信号を分周する
分周器２と、分周器２の分周出力とリファレンス信号の
位相を比較して位相差信号を出力する位相比較器３と、
位相比較器３からの位相差信号を入力し位相差信号に対
応する制御電圧をＶＣＯ１に供給するローパスフィルタ
４から構成されている。そして、ＶＣＯ１の入力制御電
圧に対する発振周波数特性は、図５に示すように、電圧
の上昇にほぼ比例して発振周波数が上昇する特性を有し
ている。
に基本的には、入力される制御電圧により発振周波数が
制御されるＶＣＯ１と、ＶＣＯ１の出力信号を分周する
分周器２と、分周器２の分周出力とリファレンス信号の
位相を比較して位相差信号を出力する位相比較器３と、
位相比較器３からの位相差信号を入力し位相差信号に対
応する制御電圧をＶＣＯ１に供給するローパスフィルタ
４から構成されている。そして、ＶＣＯ１の入力制御電
圧に対する発振周波数特性は、図５に示すように、電圧
の上昇にほぼ比例して発振周波数が上昇する特性を有し
ている。
【０００３】ここで、電源投入時においては、ローパス
フィルタ４からの制御電圧は緩やかに上昇するので、図
５の特性に従ってＶＣＯ１の周波数も徐々に上昇し、制
御電圧がＶｃになると、ＶＣＯ１の発振周波数は所望の
発振周波数ｆｃになり、ＰＬＬはロックする。ところ
が、電源投入時、実際には図６に示すように、制御電圧
は所望の発振周波数ｆｃに対応する電圧Ｖｃに達する前
に、所望の発振周波数ｆｃの整数ｎ分の１の周波数ｆｃ
／ｎに対応する電圧Ｖｎになり、この状態では図７に示
すように、ＶＣＯ１の出力信号を分周した信号（図７
ウ）とリファレンス信号（図７ア）の位相が同期してし
まい、この周波数においてＰＬＬが誤ロックしてしま
う。尚、図７は、ｎ＝２で位相比較器３がリファレンス
信号の立ち上がりと立ち下がりの両エッジを検出してい
る例を示す。
フィルタ４からの制御電圧は緩やかに上昇するので、図
５の特性に従ってＶＣＯ１の周波数も徐々に上昇し、制
御電圧がＶｃになると、ＶＣＯ１の発振周波数は所望の
発振周波数ｆｃになり、ＰＬＬはロックする。ところ
が、電源投入時、実際には図６に示すように、制御電圧
は所望の発振周波数ｆｃに対応する電圧Ｖｃに達する前
に、所望の発振周波数ｆｃの整数ｎ分の１の周波数ｆｃ
／ｎに対応する電圧Ｖｎになり、この状態では図７に示
すように、ＶＣＯ１の出力信号を分周した信号（図７
ウ）とリファレンス信号（図７ア）の位相が同期してし
まい、この周波数においてＰＬＬが誤ロックしてしま
う。尚、図７は、ｎ＝２で位相比較器３がリファレンス
信号の立ち上がりと立ち下がりの両エッジを検出してい
る例を示す。
【０００４】そこで、従来は、図４に示すように、抵抗
分割回路５１とオペアンプ５２から成るＤＣバイアス回
路を設け、電源投入時から所定期間、具体的にはパワー
オンリセットの期間、位相比較器３の出力を強制的にハ
イインピーダンス状態にすると共に、ＤＣバイアス回路
５からのバイアス電圧をスイッチ６を介してローパスフ
ィルタ４に供給し、これによって周波数ｆｃ／ｎでの誤
ロックを防止するようにしていた。
分割回路５１とオペアンプ５２から成るＤＣバイアス回
路を設け、電源投入時から所定期間、具体的にはパワー
オンリセットの期間、位相比較器３の出力を強制的にハ
イインピーダンス状態にすると共に、ＤＣバイアス回路
５からのバイアス電圧をスイッチ６を介してローパスフ
ィルタ４に供給し、これによって周波数ｆｃ／ｎでの誤
ロックを防止するようにしていた。
【０００５】
【発明が解決しようとする課題】従来用いられていたバ
イアス回路は、オペアンプや抵抗等のアナログ部品で構
成されているため、製造のばらつきや回路規模といった
面でＭＯＳＬＳＩにオンチップするのに不向きであっ
た。
イアス回路は、オペアンプや抵抗等のアナログ部品で構
成されているため、製造のばらつきや回路規模といった
面でＭＯＳＬＳＩにオンチップするのに不向きであっ
た。
【０００６】
【課題を解決するための手段】本発明は、電圧制御型発
振器と、該電圧制御型発振器の出力を分周する分周器
と、分周器からの分周信号とリファレンス信号の位相を
比較して位相差信号を出力する位相比較器と、所定周波
数のパルス信号を出力するパルス発生器と、該パルス発
生器から出力されるパルス信号と前記位相差信号のいず
れか一方を制御信号に応じて選択するマルチプレクサ
と、該マルチプレクサで選択された信号を入力し、出力
を前記電圧制御型発振器に供給するローパスフィルタと
により、ＰＬＬ回路を構成することを特徴とする。
振器と、該電圧制御型発振器の出力を分周する分周器
と、分周器からの分周信号とリファレンス信号の位相を
比較して位相差信号を出力する位相比較器と、所定周波
数のパルス信号を出力するパルス発生器と、該パルス発
生器から出力されるパルス信号と前記位相差信号のいず
れか一方を制御信号に応じて選択するマルチプレクサ
と、該マルチプレクサで選択された信号を入力し、出力
を前記電圧制御型発振器に供給するローパスフィルタと
により、ＰＬＬ回路を構成することを特徴とする。
【０００７】また、前記制御信号として、電源投入後所
定期間は第１レベルとなり所定期間経過後第２レベルと
なる信号を供給し、前記マルチプレクサは前記制御信号
が第１レベルのとき前記パルス発生器の出力パルス信号
を選択し、第２レベルのとき前記位相差信号を選択する
ことを特徴とする。本発明では、アナログ部品を用いる
ことなく、ロジック的にバイアスレベルを生成でき、こ
のため、ＭＯＳＬＳＩ化に最適となる。
定期間は第１レベルとなり所定期間経過後第２レベルと
なる信号を供給し、前記マルチプレクサは前記制御信号
が第１レベルのとき前記パルス発生器の出力パルス信号
を選択し、第２レベルのとき前記位相差信号を選択する
ことを特徴とする。本発明では、アナログ部品を用いる
ことなく、ロジック的にバイアスレベルを生成でき、こ
のため、ＭＯＳＬＳＩ化に最適となる。
【０００８】
【発明の実施の形態】図１は本発明の実施形態を示すブ
ロック図であり、ＶＣＯ１，分周器２，位相比較器３，
ローパスフィルタ４は、図４の従来例と同一構成であ
る。ここでは、所定周波数のパルス信号を出力するパル
ス発生器７と、このパルス発生器７からのパルス信号と
位相比較器３からの位相差信号を入力し、いずれかの信
号を制御信号ＰＷＲに応じて選択して後段のローパスフ
ィルタ４に供給するマルチプレクサ８を備えている。そ
して、制御信号ＰＷＲとしては、電源投入後所定期間Ｌ
レベルとなり、所定期間経過後Ｈレベルとなるパワーオ
ンリセット信号を、マルチプレクサ８に印加するように
している。
ロック図であり、ＶＣＯ１，分周器２，位相比較器３，
ローパスフィルタ４は、図４の従来例と同一構成であ
る。ここでは、所定周波数のパルス信号を出力するパル
ス発生器７と、このパルス発生器７からのパルス信号と
位相比較器３からの位相差信号を入力し、いずれかの信
号を制御信号ＰＷＲに応じて選択して後段のローパスフ
ィルタ４に供給するマルチプレクサ８を備えている。そ
して、制御信号ＰＷＲとしては、電源投入後所定期間Ｌ
レベルとなり、所定期間経過後Ｈレベルとなるパワーオ
ンリセット信号を、マルチプレクサ８に印加するように
している。
【０００９】そこで、例えば、ロックしようとするＶＣ
Ｏ１の所望の発振周波数がｆｃで、この周波数に設定す
るためのＶＣＯ１の制御電圧ＶｃがＶDD／２である場
合、パルス発生器７からは、振幅がＶDDでディーティが
５０％のパルス信号を出力させるようにしている。そし
て、電源が投入されると、パワーオンリセット信号ＰＷ
Ｒは図３アの如く所定期間Ｔの間Ｌレベルであるので、
マルチプレクサ８は、図３イに示すようにこの所定期
間、パルス発生器７の出力パルス信号を選択してローパ
スフィルタ４に出力する。ローパスフィルタ７では、入
力される信号が振幅がＶDDでディーティが５０％のパル
ス信号であるので、その出力は図３ウに示すように徐々
に上昇し、発振周波数ｆｃ／ｎに対応する電圧を通過し
て、ついにはＶDD／２のＤＣ電圧となり、この電圧が制
御電圧としてＶＣＯ１に供給される。よって、従来例に
おいてＤＣバイアス回路５からのＤＣバイアスを供給し
たときと同様、ＶＣＯ１の発振周波数はｆｃまで上昇す
る。
Ｏ１の所望の発振周波数がｆｃで、この周波数に設定す
るためのＶＣＯ１の制御電圧ＶｃがＶDD／２である場
合、パルス発生器７からは、振幅がＶDDでディーティが
５０％のパルス信号を出力させるようにしている。そし
て、電源が投入されると、パワーオンリセット信号ＰＷ
Ｒは図３アの如く所定期間Ｔの間Ｌレベルであるので、
マルチプレクサ８は、図３イに示すようにこの所定期
間、パルス発生器７の出力パルス信号を選択してローパ
スフィルタ４に出力する。ローパスフィルタ７では、入
力される信号が振幅がＶDDでディーティが５０％のパル
ス信号であるので、その出力は図３ウに示すように徐々
に上昇し、発振周波数ｆｃ／ｎに対応する電圧を通過し
て、ついにはＶDD／２のＤＣ電圧となり、この電圧が制
御電圧としてＶＣＯ１に供給される。よって、従来例に
おいてＤＣバイアス回路５からのＤＣバイアスを供給し
たときと同様、ＶＣＯ１の発振周波数はｆｃまで上昇す
る。
【００１０】所定期間Ｔの経過後は、パワーオンリセッ
ト信号ＰＷＲがＨレベルに変化するので（図３ア）、位
相比較器３からの位相差信号がマルチプレクサ８で選択
され、この位相差信号がローパスフィルタ４に供給され
る。従って、ＰＬＬが構成されて位相差に応じた所望の
発振周波数ｆｃにロックする。このように、電源投入時
において、ＰＬＬが周波数ｆｃ／ｎに誤ロックすること
が防止される。
ト信号ＰＷＲがＨレベルに変化するので（図３ア）、位
相比較器３からの位相差信号がマルチプレクサ８で選択
され、この位相差信号がローパスフィルタ４に供給され
る。従って、ＰＬＬが構成されて位相差に応じた所望の
発振周波数ｆｃにロックする。このように、電源投入時
において、ＰＬＬが周波数ｆｃ／ｎに誤ロックすること
が防止される。
【００１１】ところで、本発明の回路は、何らかの原因
で誤ロックした場合に、復帰させる手段としても利用可
能である。図２は、このような他の実施形態を示すブロ
ック図であり、入力されるデータをリファレンス信号と
して位相比較器３に入力する構成において、ＶＣＯ１の
出力をクロック信号として入力し、このクロックに基づ
いて入力データのフレーム同期を検出するフレーム同期
検出回路９を設けている。そして、フレーム同期検出回
路９はフレーム同期がとれないことを検出した場合、通
常Ｈレベルであるフレーム同期検出信号ＦＲを検出後所
定期間Ｌレベルとし、このフレーム同期検出信号ＦＲを
マルチプレクサ８へ制御信号として入力している。
で誤ロックした場合に、復帰させる手段としても利用可
能である。図２は、このような他の実施形態を示すブロ
ック図であり、入力されるデータをリファレンス信号と
して位相比較器３に入力する構成において、ＶＣＯ１の
出力をクロック信号として入力し、このクロックに基づ
いて入力データのフレーム同期を検出するフレーム同期
検出回路９を設けている。そして、フレーム同期検出回
路９はフレーム同期がとれないことを検出した場合、通
常Ｈレベルであるフレーム同期検出信号ＦＲを検出後所
定期間Ｌレベルとし、このフレーム同期検出信号ＦＲを
マルチプレクサ８へ制御信号として入力している。
【００１２】この構成によれば、ＰＬＬが所望周波数以
外の周波数の誤ロックした場合、入力データのフレーム
同期が取れないため、フレーム同期検出信号ＦＲがＬレ
ベルに変化し、所定期間マルチプレクサ８ではパルス発
生器７からのパルス信号を選択し、ローパスフィルタ４
に出力する。このため、ＶＣＯ１の制御電圧は、パルス
信号の振幅及びディーティに対応した電圧となり、誤ロ
ックが解除される。所定経過後は、フレーム同期検出信
号ＦＲがＨレベルになるのでマルチプレクサ８は位相比
較器３からの位相差信号を選択してローパスフィルタ４
に出力するので、ＰＬＬは通常動作状態となって所望の
周波数にロックする。このようにして、誤ロックからの
復帰が可能となる。
外の周波数の誤ロックした場合、入力データのフレーム
同期が取れないため、フレーム同期検出信号ＦＲがＬレ
ベルに変化し、所定期間マルチプレクサ８ではパルス発
生器７からのパルス信号を選択し、ローパスフィルタ４
に出力する。このため、ＶＣＯ１の制御電圧は、パルス
信号の振幅及びディーティに対応した電圧となり、誤ロ
ックが解除される。所定経過後は、フレーム同期検出信
号ＦＲがＨレベルになるのでマルチプレクサ８は位相比
較器３からの位相差信号を選択してローパスフィルタ４
に出力するので、ＰＬＬは通常動作状態となって所望の
周波数にロックする。このようにして、誤ロックからの
復帰が可能となる。
【００１３】
【発明の効果】本発明によれば、誤ロックを確実に防止
できると共に、パルス発生器やマルチプレクサ等のロジ
ック回路を用いて誤ロックを防止するようにしているの
で、ＬＳＩ化する際、回路規模を小さくして製造時のば
らつきに左右されないＰＬＬ回路を実現できる。更に
は、誤ロック検出回路を付加することによって、誤ロッ
クからの復帰手段としても利用できる。
できると共に、パルス発生器やマルチプレクサ等のロジ
ック回路を用いて誤ロックを防止するようにしているの
で、ＬＳＩ化する際、回路規模を小さくして製造時のば
らつきに左右されないＰＬＬ回路を実現できる。更に
は、誤ロック検出回路を付加することによって、誤ロッ
クからの復帰手段としても利用できる。
【図１】本発明の実施形態を示すブロック図である。
【図２】本発明の他の実施形態を示すブロック図であ
る。
る。
【図３】本発明の実施形態の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図４】従来のＰＬＬ回路を示すブロック図である。
【図５】ＶＣＯの制御電圧と発振周波数との関係を示す
特性図である。
特性図である。
【図６】従来回路における電源投入時のＶＣＯ制御電圧
波形図である。
波形図である。
【図７】従来回路における誤ロック状態を示すタイミン
グチャートである。
グチャートである。
１ ＶＣＯ ２ 分周器 ３ 位相比較器 ４ ローパスフィルタ ５ ＤＣバイアス発生回路 ６ スイッチ ７ パルス発生器 ８ マルチプレクサ
Claims (3)
- 【請求項１】 電圧制御型発振器と、該電圧制御型発振
器の出力を分周する分周器と、分周器からの分周信号と
リファレンス信号の位相を比較して位相差信号を出力す
る位相比較器と、所定周波数のパルス信号を出力するパ
ルス発生器と、該パルス発生器から出力されるパルス信
号と前記位相差信号のいずれか一方を制御信号に応じて
選択するマルチプレクサと、該マルチプレクサで選択さ
れた信号を入力し、出力を前記電圧制御型発振器に供給
するローパスフィルタとを備えたことを特徴とするＰＬ
Ｌ回路。 - 【請求項２】 前記制御信号として、電源投入後所定期
間は第１レベルとなり所定期間経過後第２レベルとなる
信号を供給し、前記マルチプレクサは前記制御信号が第
１レベルのとき前記パルス発生器の出力パルス信号を選
択し、第２レベルのとき前記位相差信号を選択すること
を特徴とする請求項１記載のＰＬＬ回路。 - 【請求項３】 ＰＬＬ回路が誤ロックしたことを検出し
て検出後所定期間検出信号を出力する検出回路を更に備
え、該検出信号を前記制御信号として供給することによ
り、前記マルチプレクサにおいて、前記所定期間は前記
パルス発生器の出力パルス信号を選択し、前記所定期間
経過後前記位相差信号を選択することを特徴とする請求
項１記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8151080A JPH09331254A (ja) | 1996-06-12 | 1996-06-12 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8151080A JPH09331254A (ja) | 1996-06-12 | 1996-06-12 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09331254A true JPH09331254A (ja) | 1997-12-22 |
Family
ID=15510887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8151080A Pending JPH09331254A (ja) | 1996-06-12 | 1996-06-12 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09331254A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19950360B4 (de) * | 1999-10-19 | 2005-12-15 | VIA Technologies, Inc., Hsien-Tien | Phasenregelkreis (PLL)-Taktgeber mit programierbarem Laufzeitunterschied und programmierbarer Frequenz |
| US8327204B2 (en) * | 2005-10-27 | 2012-12-04 | Dft Microsystems, Inc. | High-speed transceiver tester incorporating jitter injection |
-
1996
- 1996-06-12 JP JP8151080A patent/JPH09331254A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19950360B4 (de) * | 1999-10-19 | 2005-12-15 | VIA Technologies, Inc., Hsien-Tien | Phasenregelkreis (PLL)-Taktgeber mit programierbarem Laufzeitunterschied und programmierbarer Frequenz |
| DE19950360B8 (de) * | 1999-10-19 | 2006-03-30 | VIA Technologies, Inc., Hsien-Tien | Phasenregelkreis (PLL)-Taktgeber mit programmierbarem Laufzeitunterschied und programmierbarer Frequenz |
| US8327204B2 (en) * | 2005-10-27 | 2012-12-04 | Dft Microsystems, Inc. | High-speed transceiver tester incorporating jitter injection |
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