JPH09321547A - Matched amplifier - Google Patents
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- JPH09321547A JPH09321547A JP8154899A JP15489996A JPH09321547A JP H09321547 A JPH09321547 A JP H09321547A JP 8154899 A JP8154899 A JP 8154899A JP 15489996 A JP15489996 A JP 15489996A JP H09321547 A JPH09321547 A JP H09321547A
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Abstract
(57)【要約】
【課題】 超高周波数領域まで、入力のインピーダンス
整合性が良好な増幅器を提供することを目的とするもの
である。
【解決手段】 電界効果トランジスタのゲート電極から
複数のゲート端子を引き出し、この複数のゲート端子の
１つを入力端子とし、残りのゲート端子に整合回路、ま
たは帰還回路を接続した増幅器である。
(57) Abstract: An object of the present invention is to provide an amplifier having excellent input impedance matching even in an ultrahigh frequency range. An amplifier in which a plurality of gate terminals are drawn out from a gate electrode of a field effect transistor, one of the plurality of gate terminals is used as an input terminal, and a matching circuit or a feedback circuit is connected to the remaining gate terminals.
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、無線通信装置、光
伝送装置、計測装置等に使用される増幅器に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an amplifier used in a wireless communication device, an optical transmission device, a measuring device and the like.
【０００２】[0002]
【従来の技術】図１８は、一般的な増幅器に使用されて
いる従来の電界効果トランジスタＴ１１、Ｔ１１ａにお
ける電極レイアウトと回路記号とを示す図である。2. Description of the Related Art FIG. 18 is a diagram showing electrode layouts and circuit symbols in conventional field effect transistors T11 and T11a used in a general amplifier.
【０００３】図１８（１）は、電界効果トランジスタＴ
１１の電極レイアウトを示す図であり、図１８（２）
は、電界効果トランジスタＴ１１ａの電極レイアウトを
示す図であり、図１８（３）は、電界効果トランジスタ
Ｔ１１、Ｔ１１ａの回路記号を示す図である。ここで、
電界効果トランジスタＴ１１、Ｔ１１ａは、それぞれゲ
ート端子を１つのみ有するものである。FIG. 18A shows a field effect transistor T.
FIG. 19 is a diagram showing an electrode layout of FIG.
FIG. 18 is a diagram showing an electrode layout of the field effect transistor T11a, and FIG. 18 (3) is a diagram showing circuit symbols of the field effect transistors T11 and T11a. here,
The field effect transistors T11 and T11a each have only one gate terminal.
【０００４】図１９は、従来の電界効果トランジスタＴ
１１を使用した増幅器Ａ１１、Ａ１２の構成を示す回路
図である。FIG. 19 shows a conventional field effect transistor T.
FIG. 3 is a circuit diagram showing a configuration of amplifiers A11 and A12 using 11;
【０００５】図１９（１）は、従来の電界効果トランジ
スタＴ１１と、整合回路Ｍ１１とを使用した増幅器Ａ１
１の構成を示す図である。この増幅器Ａ１１は、ゲート
端子を入力端子ＩＮとし、ドレイン端子を出力端子ＯＵ
Ｔとしたソース接地の構成であり、入力端子ＩＮにイン
ピーダンス整合用の整合回路Ｍ１１が接続され、出力端
子ＯＵＴに負荷抵抗Ｌ１１が接続されている。FIG. 19 (1) shows an amplifier A1 using a conventional field effect transistor T11 and a matching circuit M11.
1 is a diagram showing a configuration of FIG. This amplifier A11 has a gate terminal as an input terminal IN and a drain terminal as an output terminal OU.
The source grounding structure is T, and the matching circuit M11 for impedance matching is connected to the input terminal IN and the load resistor L11 is connected to the output terminal OUT.
【０００６】図１９（２）は、従来の電界効果トランジ
スタＴ１１と、帰還回路Ｆ１１とを使用した増幅器Ａ１
２の構成を示す図である。この増幅器Ａ１２において、
入力端子ＩＮと出力端子ＯＵＴとの間に、帰還回路Ｆ１
１が挿入され、入出力のインピーダンス整合がとられて
いる。FIG. 19B shows an amplifier A1 using a conventional field effect transistor T11 and a feedback circuit F11.
It is a figure which shows the structure of 2. In this amplifier A12,
A feedback circuit F1 is provided between the input terminal IN and the output terminal OUT.
1 is inserted, and impedance matching of input and output is achieved.
【０００７】[0007]
【発明が解決しようとする課題】上記従来例において、
電界効果トランジスタＴ１１のゲート端子Ｇは、通常、
ゲート電極の一方の端に１つだけ設けられ、このゲート
端子Ｇは、入力端子であるとともに、整合回路Ｍ１１や
帰還回路Ｆ１１が接続される端子であり、したがって、
ゲート端子Ｇは共通端子である。In the above conventional example,
The gate terminal G of the field effect transistor T11 is normally
Only one gate electrode is provided at one end of the gate electrode, and the gate terminal G is an input terminal and is a terminal to which the matching circuit M11 and the feedback circuit F11 are connected.
The gate terminal G is a common terminal.
【０００８】上記従来例では、ゲート端子Ｇに付随する
トランジスタのゲート容量が、整合回路Ｍ１１や帰還回
路Ｆ１１に対して寄生的影響を持つ。このために、整合
回路Ｍ１１や帰還回路Ｆ１１によるインピーダンス整合
が劣化し、特に、入力端子において高周波領域で劣化す
るという問題がある。上記問題は、電界効果トランジス
タＴ１１ａについても、同様に存在する問題である。In the above conventional example, the gate capacitance of the transistor associated with the gate terminal G has a parasitic effect on the matching circuit M11 and the feedback circuit F11. Therefore, there is a problem that the impedance matching by the matching circuit M11 and the feedback circuit F11 is deteriorated, and particularly in the high frequency region at the input terminal. The above-mentioned problem is also present in the field effect transistor T11a.
【０００９】本発明は、超高周波数領域まで、入力のイ
ンピーダンス整合性が良好な増幅器を提供することを目
的とするものである。It is an object of the present invention to provide an amplifier having good impedance matching of the input even in an ultrahigh frequency range.
【００１０】[0010]
【課題を解決するための手段】本発明は、電界効果トラ
ンジスタのゲート電極から複数のゲート端子を引き出
し、この複数のゲート端子の１つを入力端子とし、残り
のゲート端子に整合回路、または帰還回路を接続した増
幅器である。According to the present invention, a plurality of gate terminals are drawn from a gate electrode of a field effect transistor, one of the plurality of gate terminals is used as an input terminal, and the remaining gate terminals are provided with a matching circuit or a feedback circuit. It is an amplifier to which a circuit is connected.
【００１１】[0011]
【発明の実施の形態および実施例】図１は、本発明の実
施例で使用する電界効果トランジスタＴ２の電極レイア
ウトを示す図である。図１（１）は、２つのゲート端子
Ｇ１、Ｇ２を有する電界効果トランジスタＴ２のレイア
ウトを示す図であり、図１（２）は、電界効果トランジ
スタＴ２について、便宜的に設けた回路記号を示す図で
ある。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a diagram showing an electrode layout of a field effect transistor T2 used in an embodiment of the present invention. FIG. 1 (1) is a diagram showing a layout of a field effect transistor T2 having two gate terminals G1 and G2, and FIG. 1 (2) shows a circuit symbol provided for the field effect transistor T2 for convenience. It is a figure.
【００１２】図２は、本発明の一実施例であり、電界効
果トランジスタＴ２を使用した整合型増幅器Ａ１を示す
回路図である。FIG. 2 is a circuit diagram showing a matching type amplifier A1 using a field effect transistor T2 according to an embodiment of the present invention.
【００１３】整合型増幅器Ａ１は、電界効果トランジス
タＴ２と、負荷抵抗Ｌ１と、整合回路Ｍ１とを有する。
電界効果トランジスタＴ２は、ゲート電極から２つのゲ
ート端子Ｇ１、Ｇ２が引き出され、この２つゲート端子
Ｇ１、Ｇ２のうちの１つのゲート端子が入力端子ＩＮで
あり、残りのゲート端子Ｇ２に整合回路Ｍ１が接続され
ている。The matching amplifier A1 has a field effect transistor T2, a load resistor L1, and a matching circuit M1.
In the field effect transistor T2, two gate terminals G1 and G2 are drawn out from the gate electrode, one of the two gate terminals G1 and G2 is the input terminal IN, and the remaining gate terminal G2 is a matching circuit. M1 is connected.
【００１４】なお、トランジスタＴ２において、ゲート
端子Ｇ１、Ｇ２に付随するトランジスタのゲート容量が
均等になるように、２つのゲート端子Ｇ１、Ｇ２が、ゲ
ート電極ＥG に幾何学的対称位置に配置されている。In the transistor T2, the two gate terminals G1 and G2 are arranged at geometrically symmetrical positions with respect to the gate electrode E G so that the gate capacitances of the transistors associated with the gate terminals G1 and G2 are equal. ing.
【００１５】次に、上記実施例である整合型増幅器Ａ１
の動作について説明する。Next, the matched amplifier A1 according to the above embodiment.
The operation of will be described.
【００１６】まず、図１９（１）に示す従来の増幅器Ｔ
１１（整合回路を用いた増幅器）では、ゲート電極ＥG
の一端にゲート端子Ｇが設けられ、そのゲート電極ＥG
の他端にはゲート端子が存在しないので、実質的には、
ゲート電極ＥG の他端は電気的に開放状態になってい
る。ところが、上記実施例である電界効果トランジスタ
Ｔ２では、従来例において開放状態となる部分に第２の
ゲート端子Ｇ２が設けられ、整合回路Ｍ１が接続され、
これによって、電気的に特定のインピーダンスで接地さ
れた状態になっている。First, the conventional amplifier T shown in FIG.
11 (amplifier using a matching circuit), the gate electrode E G
Is provided with a gate terminal G at one end thereof and its gate electrode E G
Since there is no gate terminal at the other end of
The other end of the gate electrode E G is electrically open. However, in the field effect transistor T2 of the above-described embodiment, the second gate terminal G2 is provided in the open portion in the conventional example, the matching circuit M1 is connected,
As a result, it is electrically grounded at a specific impedance.
【００１７】図３は、ゲート電極部分における等価回路
について、実施例の増幅器Ａ１と従来例の増幅器Ａ１１
とを比較して示す図である。FIG. 3 shows an equivalent circuit in the gate electrode portion, that is, the amplifier A1 of the embodiment and the amplifier A11 of the conventional example.
It is a figure which compares and shows.
【００１８】図３（１）は、増幅器Ａ１におけるゲート
電極ＥG 部分の等価回路である。ここで、Ｃｇは、単位
長さ当りのゲート容量であり、Ｌｇは、ゲート電極ＥG
の単位長さ当りのインダクタンスである。ゲート電極Ｅ
G 部分は、これらゲート容量ＣｇとインダクタンスＬｇ
とが分布的に連なったラダー状の回路が構成され、その
一端が整合回路のインピーダンスＺｍで終端されてい
る。ラダー状の回路は、高周波では特性インピーダンス
Ｚｇ（＝（Ｌｇ／Ｃｇ）1/2 ）の伝送線路とみなすこと
ができ、この特性インピーダンスＺｇの値は、通常のト
ランジスタでは数十Ω程度である。したがって、ゲート
端子Ｇ１からみたインピーダンスＺｉｎは、整合回路の
インピーダンスＺｍと（Ｚｇ×Ｚｇ）／Ｚｍとの間で、
周波数に応じて周期的に変化する。FIG. 3A is an equivalent circuit of the gate electrode E G portion of the amplifier A1. Here, Cg is the gate capacitance per unit length, and Lg is the gate electrode E G.
Is the inductance per unit length of. Gate electrode E
The G portion is the gate capacitance Cg and the inductance Lg.
A ladder-shaped circuit in which and are connected in a distributed manner is formed, and one end thereof is terminated by the impedance Zm of the matching circuit. The ladder circuit can be regarded as a transmission line having a characteristic impedance Zg (= (Lg / Cg) 1/2 ) at high frequencies, and the value of the characteristic impedance Zg is about several tens Ω for a normal transistor. Therefore, the impedance Zin seen from the gate terminal G1 is between the impedance Zm of the matching circuit and (Zg × Zg) / Zm,
It changes periodically depending on the frequency.
【００１９】つまり、整合回路のインピーダンスＺｍ
は、通常５０Ωであり、ゲート電極ＥG の単位長さ当り
のインダクタンスＬｇは、１ｎＨ／ｍｍ程度であり、単
位長さ当りのゲート容量Ｃｇは、１ｐＦ／ｍｍ程度であ
るので、ゲート端子Ｇ１からみたインピーダンスＺｉｎ
は、５０Ωから十数Ωの間で変化することになる。した
がって、増幅器Ａ１においては、広い周波数範囲で良好
な整合性が保たれる。That is, the impedance Zm of the matching circuit
Is usually 50Ω, the inductance Lg per unit length of the gate electrode E G is about 1 nH / mm, and the gate capacitance Cg per unit length is about 1 pF / mm. Seen impedance Zin
Will vary from 50Ω to over ten Ω. Therefore, the amplifier A1 maintains good matching in a wide frequency range.
【００２０】図３（２）は、従来の増幅器Ａ１１におけ
るゲート電極ＥG 部分の等価回路である。従来の増幅器
Ａ１１においては、ゲート電極ＥG の他端は電気的に開
放状態になっているので、そのため等価回路は図３
（２）に示すようになり、全ゲート容量Ｃｇｔ（＝単位
長さ当りのゲート容量Ｃｇ×総ゲート幅）が、整合回路
のインピーダンスＺｍに単に、並列接続されているとみ
なされるので、ゲート端子ＧからみたインピーダンスＺ
ｉｎが周波数の増加とともに低下する。したがって、従
来の増幅器Ａ１１では、その整合性が劣化する。FIG. 3B is an equivalent circuit of the gate electrode E G portion in the conventional amplifier A11. In the conventional amplifier A11, the other end of the gate electrode E G is electrically open, so that the equivalent circuit of FIG.
As shown in (2), since the total gate capacitance Cgt (= gate capacitance Cg per unit length × total gate width) is regarded as simply connected in parallel to the impedance Zm of the matching circuit, the gate terminal Impedance Z seen from G
in decreases with increasing frequency. Therefore, in the conventional amplifier A11, the matching property deteriorates.
【００２１】図４は、整合型増幅器Ａ１の具体例である
整合型増幅器Ａ１ａを示す回路図である。この整合型増
幅器Ａ１ａは、整合型増幅器Ａ１における整合回路Ｍ１
として整合用抵抗Ｍ１ａを使用した回路である。FIG. 4 is a circuit diagram showing a matching amplifier A1a which is a specific example of the matching amplifier A1. This matching amplifier A1a is a matching circuit M1 in the matching amplifier A1.
Is a circuit using the matching resistor M1a as.
【００２２】図５は、整合回路Ｍ１として、５０Ω（Ｚ
ｍ）の整合用抵抗Ｍ１ａを使用した場合における増幅器
の特性を実験した結果について、実施例の増幅器Ａ１ａ
と従来例の増幅器Ａ１１とを比較して示す図である。図
５（１）は、増幅器の利得の周波数特性を示す図であ
り、図５（２）は、入力反射係数の周波数特性を示す図
である。FIG. 5 shows a matching circuit M1 of 50 Ω (Z
Regarding the result of the experiment of the characteristics of the amplifier when the matching resistor M1a of m) is used, the amplifier A1a of the embodiment is shown.
It is a figure which compares with and amplifier A11 of a prior art example. FIG. 5 (1) is a diagram showing the frequency characteristic of the gain of the amplifier, and FIG. 5 (2) is a diagram showing the frequency characteristic of the input reflection coefficient.
【００２３】利得の周波数特性については、実施例の増
幅器Ａ１ａと従来例の増幅器Ａ１１との間ではほぼ変化
がないが、入力反射係数の周波数特性については、高周
波帯（５ＧＨｚ以上の周波帯）において、上記実施例で
は、従来例に比べて大きく改善され、入力のインピーダ
ンス整合性が良好になっている。The frequency characteristic of the gain is almost unchanged between the amplifier A1a of the embodiment and the amplifier A11 of the conventional example, but the frequency characteristic of the input reflection coefficient is in the high frequency band (frequency band of 5 GHz or more). In the above-mentioned embodiment, the input impedance matching property is improved significantly compared with the conventional example.
【００２４】図６は、整合型増幅器Ａ１の他の具体例で
ある整合型増幅器Ａ１ｂを示す回路図である。整合型増
幅器Ａ１ｂは、整合型増幅器Ａ１における整合回路Ｍ１
として、伝送線路またはインダクタンスＭ１ｂと、容量
Ｍ１ｃとを使用した回路である。FIG. 6 is a circuit diagram showing a matched amplifier A1b which is another specific example of the matched amplifier A1. The matching amplifier A1b is a matching circuit M1 in the matching amplifier A1.
Is a circuit using a transmission line or inductance M1b and a capacitance M1c.
【００２５】図７は、整合回路として、伝送線路、イン
ダクタンス、容量を使用した場合における増幅器の特性
を実験した結果について、実施例の増幅器Ａ１ｂと従来
例の増幅器Ａ１１とを比較して示す図である。図７
（１）は、利得の周波数特性を示す図であり、図７
（２）は、入力反射係数の周波数特性を示す図である。FIG. 7 is a diagram showing a comparison of the amplifier A1b of the embodiment and the amplifier A11 of the conventional example as a result of an experiment on the characteristics of the amplifier when a transmission line, an inductance and a capacitance are used as a matching circuit. is there. Figure 7
FIG. 7A is a diagram showing frequency characteristics of gain, and FIG.
(2) is a diagram showing a frequency characteristic of an input reflection coefficient.
【００２６】利得の周波数特性については、上記実施例
では、従来例に比べて、ピークの利得が下がるものの、
利得のとれる範囲が広がっており、また、入力反射係数
の周波数特性については、上記実施例では、従来例に比
べて、広い周波帯で大きく改善され、入力のインピーダ
ンス整合性が広帯域に良好になっている。Regarding the frequency characteristic of gain, in the above-mentioned embodiment, although the peak gain is lower than that in the conventional example,
The range in which the gain can be obtained is widened, and the frequency characteristics of the input reflection coefficient in the above embodiment are greatly improved in a wider frequency band than in the conventional example, and the impedance matching of the input is improved in a wide band. ing.
【００２７】図８は、本発明の他の実施例である増幅器
Ａ２を示す回路図である。FIG. 8 is a circuit diagram showing an amplifier A2 which is another embodiment of the present invention.
【００２８】整合型増幅器Ａ２は、電界効果トランジス
タＴ２と、負荷抵抗Ｌ１と、帰還回路Ｆ１とを有する。
電界効果トランジスタＴ２は、ゲート電極から２つのゲ
ート端子Ｇ１、Ｇ２が引き出され、この２つゲート端子
Ｇ１、Ｇ２のうちの１つのゲート端子Ｇ１が入力端子Ｉ
Ｎであり、残りのゲート端子Ｇ２に整合回路Ｍ１が接続
されている。The matching amplifier A2 has a field effect transistor T2, a load resistor L1, and a feedback circuit F1.
In the field effect transistor T2, two gate terminals G1 and G2 are drawn out from the gate electrode, and one of the two gate terminals G1 and G2 is the input terminal I.
N, and the matching circuit M1 is connected to the remaining gate terminal G2.
【００２９】図９は、増幅回路Ａ２を具体的に示した増
幅回路Ａ２ａの回路図である。増幅器Ａ２ａは、帰還回
路Ｆ１として、帰還用抵抗Ｆ１ａを使用した回路であ
る。FIG. 9 is a circuit diagram of an amplifier circuit A2a showing the amplifier circuit A2 in detail. The amplifier A2a is a circuit using a feedback resistor F1a as the feedback circuit F1.
【００３０】等価的には、帰還回路は、所定のインピー
ダンスで入力端子を終端した場合と同じであるので、整
合回路を使用した増幅回路Ａ１における上記説明の作
用、効果と同様な作用、効果を、増幅回路Ａ２、Ａ２ａ
で得ることができる。Equivalently, since the feedback circuit is the same as when the input terminal is terminated with a predetermined impedance, the same operation and effect as the above-described operation and effect in the amplifier circuit A1 using the matching circuit is obtained. , Amplifier circuits A2, A2a
Can be obtained at
【００３１】図１０は、増幅器の特性を実験した結果に
ついて、実施例の増幅器Ａ２ａと従来例の増幅器Ａ１１
とを比較して示す図である。図１０（１）は、増幅器の
利得の周波数特性を示す図であり、図１０（２）は、入
力反射係数の周波数特性を示す図である。FIG. 10 shows the results of the experiment of the characteristics of the amplifier, that is, the amplifier A2a of the embodiment and the amplifier A11 of the conventional example.
It is a figure which compares and shows. FIG. 10 (1) is a diagram showing the frequency characteristic of the gain of the amplifier, and FIG. 10 (2) is a diagram showing the frequency characteristic of the input reflection coefficient.
【００３２】利得の周波数特性については、実施例の増
幅器Ａ２ａと従来例の増幅器Ａ１１との間ではほぼ変化
がないが、入力反射係数の周波数特性については、上記
実施例では、従来例に比べて大きく改善され、入力のイ
ンピーダンス整合性が良好であり、帰還回路を使用した
増幅器でも上記実施例は有効である。Regarding the frequency characteristic of gain, there is almost no change between the amplifier A2a of the embodiment and the amplifier A11 of the conventional example, but the frequency characteristic of the input reflection coefficient is higher in the above embodiment than in the conventional example. The above embodiment is significantly improved, the impedance matching of the input is excellent, and the above embodiment is also effective for an amplifier using a feedback circuit.
【００３３】図１１は、本発明の別の実施例である増幅
器Ａ３を示す回路図であり、増幅器Ａ３は、帰還回路Ｆ
１と回路Ｃ１とを使用した増幅器である。FIG. 11 is a circuit diagram showing an amplifier A3 which is another embodiment of the present invention. The amplifier A3 is a feedback circuit F.
1 and a circuit C1.
【００３４】回路Ｃ１は、入力のトランジスタの後に接
続される回路であり、増幅器Ａ３では、回路Ｃ１の出力
端子から帰還がかけられている。The circuit C1 is a circuit connected after the input transistor, and in the amplifier A3, feedback is applied from the output terminal of the circuit C1.
【００３５】図１２は、増幅器Ａ３の具体例である増幅
器Ａ３ａを示す回路図である。FIG. 12 is a circuit diagram showing an amplifier A3a which is a specific example of the amplifier A3.
【００３６】増幅器Ａ３における帰還回路Ｆ１は、増幅
器Ａ３ａにおいて、トランジスタＱ１、Ｑ２、ダイオー
ドＤで構成されるレベルシフト回路と帰還抵抗Ｆ１ａと
で構成されている。増幅器Ａ３ａにおいても、増幅器Ａ
１と同様の作用、効果を得ることができる。なお、上記
レベルシフト回路として、トランジスタ、ダイオードＤ
の代わりに、抵抗を使用しても、上記と同様の作用、効
果を得ることができる。The feedback circuit F1 in the amplifier A3 is composed of a level shift circuit composed of transistors Q1 and Q2 and a diode D and a feedback resistor F1a in the amplifier A3a. Also in the amplifier A3a, the amplifier A
It is possible to obtain the same operation and effect as those of 1. The level shift circuit includes a transistor and a diode D.
Even if a resistor is used instead of, the same action and effect as above can be obtained.
【００３７】また、上記実施例では、整合回路を使用す
る実施例と、帰還回路を使用する実施例とを別々に示し
たが、１つの増幅器において、整合回路と帰還回路とを
ともに使用するようにしてもよい。Further, in the above-mentioned embodiment, the embodiment using the matching circuit and the embodiment using the feedback circuit are separately shown. However, the matching circuit and the feedback circuit are used together in one amplifier. You may
【００３８】図１３は、本発明の実施例で使用する電界
効果トランジスタＴ３の電極レイアウトを示す図であ
る。図１３（１）は、３つのゲート端子Ｇ１、Ｇ２、Ｇ
３を有する電界効果トランジスタＴ３のレイアウトを示
す図であり、図１３（２）は、電界効果トランジスタＴ
３について便宜的に設けた回路記号を示す図である。FIG. 13 is a diagram showing an electrode layout of the field effect transistor T3 used in the embodiment of the present invention. FIG. 13A shows three gate terminals G1, G2, G.
FIG. 13B is a diagram showing a layout of a field effect transistor T3 having the field effect transistor T3, and FIG.
It is a figure which shows the circuit symbol conveniently provided about 3.
【００３９】図１４は、本発明の実施例である増幅回路
Ａ４を示す回路図であり、図１５は、本発明の実施例で
ある増幅回路Ａ５を示す回路図であり、図１６は、本発
明の実施例である増幅回路Ａ６を示す回路図であり、図
１７は、本発明の実施例である増幅回路Ａ７を示す回路
図である。FIG. 14 is a circuit diagram showing an amplifier circuit A4 which is an embodiment of the present invention, FIG. 15 is a circuit diagram showing an amplifier circuit A5 which is an embodiment of the present invention, and FIG. FIG. 18 is a circuit diagram showing an amplifier circuit A6 which is an embodiment of the invention, and FIG. 17 is a circuit diagram showing an amplifier circuit A7 which is an embodiment of the present invention.
【００４０】増幅回路Ａ４は、３つのゲート端子Ｇ１、
Ｇ２、Ｇ３を有する電界効果トランジスタＴ３と負荷抵
抗Ｌ１と整合回路Ｍ２、Ｍ３とを有する回路であり、ゲ
ート端子Ｇ１が入力端子ＩＮであり、ゲート端子Ｇ２、
Ｇ３のそれぞれに、整合回路Ｍ２、Ｍ３が接続されてい
る。The amplifier circuit A4 has three gate terminals G1 and
A circuit having a field effect transistor T3 having G2 and G3, a load resistor L1, and matching circuits M2 and M3, a gate terminal G1 being an input terminal IN, a gate terminal G2,
Matching circuits M2 and M3 are connected to each of G3.
【００４１】増幅回路Ａ５は、３つのゲート端子Ｇ１、
Ｇ２、Ｇ３を有する電界効果トランジスタＴ３と負荷抵
抗Ｌ１と帰還回路Ｆ２、Ｆ３とを有する回路であり、ゲ
ート端子Ｇ１が入力端子ＩＮであり、ゲート端子Ｇ２、
Ｇ３のそれぞれに、帰還回路Ｆ２、Ｆ３が接続されてい
る。The amplifier circuit A5 has three gate terminals G1 and
A circuit having a field effect transistor T3 having G2 and G3, a load resistor L1, and feedback circuits F2 and F3, a gate terminal G1 being an input terminal IN, a gate terminal G2,
The feedback circuits F2 and F3 are connected to each of G3.
【００４２】増幅回路Ａ６は、３つのゲート端子Ｇ１、
Ｇ２、Ｇ３を有する電界効果トランジスタＴ３と負荷抵
抗Ｌ１と帰還回路Ｆ２、Ｆ３と回路Ｃ１とを有する回路
であり、ゲート端子Ｇ１が入力端子ＩＮであり、ゲート
端子Ｇ２、Ｇ３のそれぞれに、帰還回路Ｆ２、Ｆ３が接
続されている。The amplifier circuit A6 has three gate terminals G1 and
A circuit having a field effect transistor T3 having G2 and G3, a load resistor L1, feedback circuits F2 and F3, and a circuit C1, a gate terminal G1 being an input terminal IN, and a feedback circuit to each of the gate terminals G2 and G3. F2 and F3 are connected.
【００４３】増幅回路Ａ７は、３つのゲート端子Ｇ１、
Ｇ２、Ｇ３を有する電界効果トランジスタＴ３と負荷抵
抗Ｌ１と帰還回路Ｆ２と整合回路Ｍ２とを有する回路で
あり、ゲート端子Ｇ１が入力端子ＩＮであり、ゲート端
子Ｇ２、Ｇ３のそれぞれに、帰還回路Ｆ２、整合回路Ｍ
２が接続されている。The amplifier circuit A7 has three gate terminals G1 and
A circuit having a field effect transistor T3 having G2 and G3, a load resistor L1, a feedback circuit F2 and a matching circuit M2, a gate terminal G1 being an input terminal IN, and a feedback circuit F2 being provided to each of the gate terminals G2 and G3. , Matching circuit M
2 is connected.
【００４４】上記のように、１つのトランジスタＴ３に
３つのゲート端子Ｇ１、Ｇ２、Ｇ３が設けられている場
合でも、１つのトランジスタＴ２に２つのゲート端子Ｇ
１、Ｇ２が設けられている上記の場合と同様の作用、効
果を得ることができる。As described above, even when one transistor T3 is provided with the three gate terminals G1, G2 and G3, one transistor T2 is provided with two gate terminals G.
It is possible to obtain the same operation and effect as in the above case in which No. 1 and G2 are provided.
【００４５】つまり、上記実施例は、ゲート電極から複
数のゲート端子が引き出され、この複数のゲート端子の
１つが入力端子である電界効果トランジスタと、複数の
ゲート端子のうちの上記入力端子以外のゲート端子に接
続されている整合回路、または帰還回路とを有する整合
型増幅器の例である。ここで、整合回路は、抵抗、イン
ダクタンス、容量、伝送線路等で構成され、帰還回路
は、抵抗、インダクタンス、容量、伝送線路等で構成さ
れている。なお、上記ゲート端子に付随するトランジス
タのゲート容量が均等になるように、上記複数のゲート
端子が、上記ゲート電極に幾何学的対称位置に配置され
ている。That is, in the above embodiment, a plurality of gate terminals are drawn out from the gate electrode, and one of the plurality of gate terminals is an input terminal, and a field effect transistor other than the input terminal among the plurality of gate terminals. It is an example of a matching type amplifier having a matching circuit or a feedback circuit connected to a gate terminal. Here, the matching circuit is composed of resistors, inductances, capacitors, transmission lines, etc., and the feedback circuit is composed of resistors, inductances, capacitors, transmission lines, etc. The plurality of gate terminals are arranged at geometrically symmetrical positions with respect to the gate electrode so that the gate capacitances of the transistors associated with the gate terminals are equalized.
【００４６】また、上記各実施例は、トランジスタとし
て電界効果トランジスタを使用しているが、電界効果ト
ランジスタの代わりに、バイポーラトランジスタを使用
するようにしてもよい。この場合、上記説明において、
ゲートをベースに置き換えればよい。In each of the above embodiments, the field effect transistor is used as the transistor, but a bipolar transistor may be used instead of the field effect transistor. In this case, in the above explanation,
The gate may be replaced with the base.
【００４７】つまり、ベース電極から複数のベース端子
が引き出され、この複数のベース端子の１つが入力端子
であるバイポーラトランジスタと、複数のベース端子の
うちの上記入力端子以外のベース端子に接続されている
整合回路、または帰還回路とが設けられていればよい。
この場合、整合回路は、抵抗、インダクタンス、容量、
伝送線路等で構成され、帰還回路は、抵抗、インダクタ
ンス、容量、伝送線路等で構成される。また、上記ベー
ス端子に付随するトランジスタのベース容量が均等にな
るように、複数のベース端子が、ベース電極に幾何学的
対称位置に配置されている。That is, a plurality of base terminals are drawn out from the base electrode, and one of the plurality of base terminals is connected to a bipolar transistor which is an input terminal, and a base terminal other than the input terminal among the plurality of base terminals. The matching circuit or the feedback circuit may be provided.
In this case, the matching circuit consists of resistance, inductance, capacitance,
The feedback circuit includes a resistance, an inductance, a capacitance, a transmission line, and the like. Further, a plurality of base terminals are arranged at geometrically symmetrical positions with respect to the base electrode so that the base capacitances of the transistors associated with the base terminals are equalized.
【００４８】上記のように、電界効果トランジスタの代
わりに、バイポーラトランジスタを使用した場合、ゲー
ト端子が複数個設けられ、１つのベース端子を入力端子
とし、他のベース端子に整合回路や帰還回路が接続され
ているので、整合回路や帰還回路からみたトランジスタ
のベース容量の影響が低減され、超高周波数まで良好な
入力のインピーダンス整合性が得られる。As described above, when a bipolar transistor is used instead of the field effect transistor, a plurality of gate terminals are provided, one base terminal is used as an input terminal, and a matching circuit and a feedback circuit are provided at the other base terminals. Since they are connected, the influence of the base capacitance of the transistor seen from the matching circuit and the feedback circuit is reduced, and good impedance matching of the input can be obtained up to an extremely high frequency.
【００４９】[0049]
【発明の効果】本発明によれば、超高周波数まで入力の
インピーダンス整合性の良好な増幅器を実現できるの
で、通信用伝送装置、各種計測装置の高性能化が可能で
あるという効果を奏する。According to the present invention, it is possible to realize an amplifier having excellent impedance matching of an input up to an extremely high frequency, so that it is possible to improve the performance of a communication transmission device and various measuring devices.
【図１】本発明の実施例で使用する電界効果トランジス
タＴ２の電極レイアウトを示す図である。FIG. 1 is a diagram showing an electrode layout of a field effect transistor T2 used in an embodiment of the present invention.
【図２】本発明の一実施例であり、電界効果トランジス
タＴ２を使用した整合型増幅器Ａ１を示す回路図であ
る。FIG. 2 is a circuit diagram showing a matched amplifier A1 using a field effect transistor T2 according to an embodiment of the present invention.
【図３】ゲート電極部分における等価回路について、実
施例の増幅器Ａ１と従来例の増幅器Ａ１１とを比較して
示す図である。FIG. 3 is a diagram showing, by comparison, an equivalent circuit in a gate electrode portion between an amplifier A1 of an example and an amplifier A11 of a conventional example.
【図４】整合型増幅器Ａ１の具体例である整合型増幅器
Ａ１ａを示す回路図である。FIG. 4 is a circuit diagram showing a matching amplifier A1a which is a specific example of the matching amplifier A1.
【図５】整合回路Ｍ１として、５０Ω（Ｚｍ）の整合用
抵抗Ｍ１ａを使用した場合における増幅器の特性を実験
した結果について、実施例の増幅器Ａ１ａと従来例の増
幅器Ａ１１とを比較して示す図である。FIG. 5 is a diagram showing the results of an experiment on the characteristics of the amplifier when a matching resistor M1a of 50Ω (Zm) is used as the matching circuit M1, comparing the amplifier A1a of the example and the amplifier A11 of the conventional example. Is.
【図６】整合型増幅器Ａ１の他の具体例である整合型増
幅器Ａ１ｂを示す回路図である。FIG. 6 is a circuit diagram showing a matching amplifier A1b which is another specific example of the matching amplifier A1.
【図７】整合回路として、伝送線路、インダクタンス、
容量を使用した場合における増幅器の特性を実験した結
果について、実施例の増幅器Ａ１ｂと従来例の増幅器Ａ
１１とを比較して示す図である。FIG. 7 shows a transmission line, an inductance, and a matching circuit.
Regarding the results of the experiment of the characteristics of the amplifier when the capacitance is used, the amplifier A1b of the embodiment and the amplifier A of the conventional example are shown.
It is a figure which compares with 11 and shows.
【図８】本発明の他の実施例である増幅器Ａ２を示す回
路図である。FIG. 8 is a circuit diagram showing an amplifier A2 which is another embodiment of the present invention.
【図９】増幅回路Ａ２を具体的に示した増幅回路Ａ２ａ
の回路図である。増幅器Ａ２ａは、帰還回路Ｆ１とし
て、抵抗Ｆ１ａを使用した回路である。FIG. 9 is an amplifier circuit A2a specifically showing the amplifier circuit A2.
It is a circuit diagram of. The amplifier A2a is a circuit using a resistor F1a as the feedback circuit F1.
【図１０】増幅器の特性を実験した結果について、実施
例の増幅器Ａ２と従来例の増幅器Ａ１１とを比較して示
す図である。FIG. 10 is a diagram showing, as a result of an experiment on the characteristics of the amplifier, a comparison between the amplifier A2 of the embodiment and the amplifier A11 of the conventional example.
【図１１】本発明の別の実施例である増幅器Ａ３を示す
回路図である。FIG. 11 is a circuit diagram showing an amplifier A3 which is another embodiment of the present invention.
【図１２】増幅器Ａ３の具体例である増幅器Ａ３ａを示
す回路図である。FIG. 12 is a circuit diagram showing an amplifier A3a that is a specific example of the amplifier A3.
【図１３】本発明の実施例で使用する電界効果トランジ
スタＴ３の電極レイアウトを示す図である。FIG. 13 is a diagram showing an electrode layout of a field effect transistor T3 used in an example of the present invention.
【図１４】本発明の実施例である増幅回路Ａ４を示す回
路図である。FIG. 14 is a circuit diagram showing an amplifier circuit A4 that is an embodiment of the present invention.
【図１５】本発明の実施例である増幅回路Ａ５を示す回
路図である。FIG. 15 is a circuit diagram showing an amplifier circuit A5 that is an embodiment of the present invention.
【図１６】本発明の実施例である増幅回路Ａ６を示す回
路図である。FIG. 16 is a circuit diagram showing an amplifier circuit A6 that is an embodiment of the present invention.
【図１７】本発明の実施例である増幅回路Ａ７を示す回
路図である。FIG. 17 is a circuit diagram showing an amplifier circuit A7 that is an embodiment of the present invention.
【図１８】一般的な増幅器に使用されている従来の電界
効果トランジスタＴ１１における電極レイアウトと回路
記号とを示す図である。FIG. 18 is a diagram showing an electrode layout and circuit symbols in a conventional field effect transistor T11 used in a general amplifier.
【図１９】従来の電界効果トランジスタＴ１１を使用し
た増幅器Ａ１１、Ａ１２の構成を示す回路図である。FIG. 19 is a circuit diagram showing a configuration of amplifiers A11 and A12 using a conventional field effect transistor T11.
Ａ１〜Ａ７…増幅回路、 Ｔ２、Ｔ３…電界効果トランジスタ、 Ｇ１、Ｇ２、Ｇ３…ゲート電極、 Ｍ１、Ｍ２、Ｍ３…整合回路、 Ｆ１、Ｆ２、Ｆ３…帰還回路。 A1 to A7 ... Amplifying circuit, T2, T3 ... Field effect transistor, G1, G2, G3 ... Gate electrode, M1, M2, M3 ... Matching circuit, F1, F2, F3 ... Feedback circuit.
Claims (4)
出され、この複数のゲート端子の１つが入力端子である
電界効果トランジスタと；上記複数のゲート端子のうち
の上記入力端子以外のゲート端子に接続されている整合
回路、または帰還回路と；を有することを特徴とする整
合型増幅器。1. A field effect transistor in which a plurality of gate terminals are drawn out from a gate electrode, and one of the plurality of gate terminals is an input terminal; and a gate terminal other than the input terminal among the plurality of gate terminals A matching amplifier or a feedback circuit which is provided.
均等になるように、上記複数のゲート端子が、上記ゲー
ト電極に幾何学的対称位置に配置されていることを特徴
とする整合型増幅器。2. The gate electrode according to claim 1, wherein the plurality of gate terminals are arranged at geometrically symmetrical positions with respect to the gate electrode so that a gate capacitance of a transistor associated with the gate terminal becomes uniform. Characteristic matched amplifier.
出され、この複数のベース端子の１つが入力端子である
バイポーラトランジスタと；上記複数のベース端子のう
ちの上記入力端子以外のベース端子に接続されている整
合回路、または帰還回路と；を有することを特徴とする
整合型増幅器。3. A bipolar transistor in which a plurality of base terminals are drawn out from a base electrode, and one of the plurality of base terminals is an input terminal; and a bipolar transistor connected to a base terminal other than the input terminal among the plurality of base terminals. Matching circuit or feedback circuit;
均等になるように、上記複数のベース端子が、上記ベー
ス電極に幾何学的対称位置に配置されていることを特徴
とする整合型増幅器。4. The base terminal according to claim 3, wherein the plurality of base terminals are arranged at geometrically symmetrical positions with respect to the base electrode so that the base capacitances of the transistors associated with the base terminal are equalized. Characteristic matched amplifier.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8154899A JPH09321547A (en) | 1996-05-27 | 1996-05-27 | Matched amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8154899A JPH09321547A (en) | 1996-05-27 | 1996-05-27 | Matched amplifier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09321547A true JPH09321547A (en) | 1997-12-12 |
Family
ID=15594401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8154899A Pending JPH09321547A (en) | 1996-05-27 | 1996-05-27 | Matched amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09321547A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2009290516A (en) * | 2008-05-29 | 2009-12-10 | Nippon Telegr & Teleph Corp <Ntt> | Differential amplifier circuit |
| CN104732927A (en) * | 2015-04-09 | 2015-06-24 | 京东方科技集团股份有限公司 | Pixel circuit, drive method thereof and display device |
| CN106531086A (en) * | 2017-01-06 | 2017-03-22 | 昆山工研院新型平板显示技术中心有限公司 | Pixel circuit, display panel and display apparatus |
| WO2025047220A1 (en) * | 2023-08-31 | 2025-03-06 | 大熊ダイヤモンドデバイス株式会社 | Semiconductor device, electronic apparatus, diamond wafer, and method for manufacturing semiconductor device |
-
1996
- 1996-05-27 JP JP8154899A patent/JPH09321547A/en active Pending
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