JPH09306170A

JPH09306170A - 半導体記憶装置

Info

Publication number: JPH09306170A
Application number: JP8123069A
Authority: JP
Inventors: Tomonori Sekiguchi; 知紀関口; Kiyoo Ito; 清男伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-05-17
Filing date: 1996-05-17
Publication date: 1997-11-28

Abstract

(57)【要約】【課題】 DRAM(ダイナミックランダムアクセスメモリ)
では大容量化に伴い、動作時に同時に充放電されるデー
タ線の本数が増加し、消費電力が増大する問題がある。
これを抑えるためにデータ線を多分割して、短くした場
合、チップ面積の増加が問題となる。また、マイクロプ
ロセッサの高速化に対応して、実効的なアクセス時間を
短縮する必要がある。【解決手段】データ線を多分割し、データ線と平行に
i/o線を配線して階層化し、i/o上にキャッシュを設け
る。さらにi/o線も多分割し、i/o線の消費電力と遅延の
増加を抑え、キャッシュのブロック数を増加する。【効果】以上の構成により、低消費電力化を計るため
にデータ線の分割数を増やしても、面積の増加を小さく
することが可能である。また、YSの負荷が増加せず、高
速ページモード動作において高いデータレートを保つこ
とができる。また、アクセス時間を短縮するためにキャ
ッシュを搭載する際の面積増加を抑えることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にDRAM(ダイナミック・ランダム・アクセス・メ
モリ)の低消費電力化、高速化に関するものである。

【０００２】

【従来の技術】近年、DRAM(ダイナミック・ランダム・
アクセス・メモリ)は高集積化が進み、すでに1Gb DRAM
の試作チップが発表されている。このような大容量のDR
AMを実現する際の最も大きな問題点は消費電力の増加で
ある。DRAMの消費電力はメモリーアレーによるものと周
辺回路によるものに分けられるが、通常、前者が大きな
割合を占める。メモリーアレーが消費する電力はデータ
線の寄生容量Cdの充放電に伴うものである。大容量チッ
プでは同時に充放電されるデータ線の本数が増加するた
め、消費電力が大きくなるのである。

【０００３】このCdの充放電電力を低減するため、ある
いはメモリーセルの読み出し信号を増加させるため、デ
ータ線を多分割する方式が注目されている。この方式に
ついては例えば、「超LSIメモリ」(伊藤清男著、培風
館、1994年発行、133-140ページ)に詳述されている。

【０００４】また、近年のマイクロプロセッサの動作は
高速化は急激であり、DRAMの高速化は比較的ゆるやかで
あるため、両者の動作速度の差が問題となっている。

【０００５】図16に本願に先立って検討した多分割デー
タ線方式のメモリーアレーを示す。この図では、一行分
の単位メモリーアレーが描かれており、メモリーアレー
全体は、この単位メモリーアレーを繰り返し配置したも
のである。この図ではデータ線方向に512ビットのメモ
リーセルを配置したメモリーアレーの例である。1本の
データ線対を4分割し、各々の分割したデータ線対(D10-
D10Bなど)には128ビットのメモリーセル(MC)が接続され
ている。この方式ではメモリーセルからデータを読み出
す際、及びメモリーセルへデータを書き込む際に、充
放電されるデータ線対は4分割の中のいずれか一つであ
る。すなわち分割する前に比べると充放電される寄生容
量が1/4になり、メモリーアレーの消費電力を1/4に低減
することが可能である。なお、この方式では面積の増加
を抑えるために端部にYデコーダ(Ydec)を配置し、その
出力であるY選択線(YS10)をデータ線と平行に配線し、
列アドレスで指定されたYゲート回路(YG10-YG14)を制御
している。ここで、センスアンプはレイアウトを容易に
するために、交互配置している。すなわち、データ線対
D10-D10Bには左右選択トランジスタQL11-QL11Bを介して
センスアンプ(SA11)、プリチャージ回路(PB11)、Yゲー
ト回路(YG11)が接続され、また、D11-D11BにもQR11-QR1
1Bを介してSA11、PB11、YG11が接続されており、両側の
データ線対でこれらを共用する。他のデータ線対も同様
な構成を有している。ただし両端のデータ線対D'10-D'1
0BおよびD'13-D'13Bには直接SA、PB、YGが接続され、単
独でこれら利用する。この配置では、データ線1本おき
に左右のセンスアンプを交互に使用しており、センスア
ンプの幅(ワード線方向の長さ)をデータ線ピッチ2対(4
本)分に広げている。YG11はI/O線対I/O11-I/O11Bに接続
しており、I/O11-I/O11Bにはリードライト回路(RWC11)
が接続している。Yデコーダ(Ydec)の出力にはY選択線YS
10が接続され、YS10はYゲート回路YG10からYG14に共通
に入力している。ここで、MC、SA、PB、YGの具体的な回
路図は図1９（ａ）から（ｄ）で後述するものと同様で
ある。

【０００６】図16の回路のリード動作を図17を用いて説
明する。ここではワード線W10とD10の交点のMCからデー
タを読み出す。チップに入力される行アドレスストロー
ブ信号RASBが2Vの初期状態ではプリチャージ信号PC11が
2Vであり、スイッチ選択線(SL11 、SR11など)も2Vにな
っており、D10-D10Bは1Vにプリチャージされている。い
わゆるVcc/2 プリチャージ方式である。この状態からRA
SBを0Vに下げ、チップを活性化させて行アドレスを確定
した後、PC11、SR11を0Vに下げてD10-D10Bをフローティ
ングにし、ワード線W10を2.5Vに上げる。するとD10上に
メモリーセルから0.1V程度の信号が出てきて、D10-D10B
の間に電位差が生ずる。その後SN11を0Vへ、SP11を2Vへ
と変化することにより、この電位差をCMOSセンスアンプ
SAで増幅する。十分増幅された後に、チップに入力され
る列アドレスストローブ信号CASBを0Vに下げて列アドレ
スを確定し、YS10を2Vに上げてYG11を開き、D10-D10Bと
I/O11-I/O11Bを接続する。I/O11-I/O11BなどのI/O対線
は初期状態では2Vにプリチャージされているが、YG11を
開くことにより、D10-D10B上の相補データがI/O11-I/O1
1Bに現われる。高速化のためにI/O対線上での信号の伝
送は0.5V程度の小振幅になるようにRWCのバイアス回路
を設計する。図16には示さないが、RWCはI/O線対上の相
補データを増幅し出力バッファへと伝送し、出力バッフ
ァはチップ外へデータを出力する。CASBが再び2Vに戻っ
た後、YS10を0Vに戻してYG11を閉じる。RASBが2Vに戻っ
た後の終了動作は以下のようになる。W10を0Vに下げ、
増幅された読み出しデータを再度メモリーセルに書き込
む。その後PC11、SR11を2Vに上げ、SN11、SP11を1Vに戻
して、D10-D10Bを再度1Vにプリチャージすることによ
り、Readサイクルを終了する。なお、このときW10とD'1
0の交点のMCからもデータが読み出され、I/O10-I/O10B
へ出力される。

【０００７】図18に図１６の回路のライト動作を示す。
リードと同様にW10とD10の交点のMCへデータを書き込む
場合を例にとる。初めに上記のリード動作と同様の制御
を行い、MCから古い情報を読み出す。D10-D10Bの電位差
がSAにより十分増幅された後に、CASBを0Vに下げて列ア
ドレスを確定する。これによりI/O11-I/O11BはRWC11に
よって書き込みデータに対応して、相補に駆動される。
これとともに、YS10を2Vに上げてYG11を開き、I/O11-I/
O11B上のデータをD10-D10Bに書き込む。CASBが再び2Vに
戻った後、YS10を0Vに戻してYG11を閉じる。RASBが再び
2Vに戻った後は、Readサイクルと同様の終了動作を行っ
て、Writeサイクルを終了する。ここでワード線電圧は
2.5Vであり、データ線の取り得る最大電圧2Vより十分大
きく、トランジスタのしきい電圧(ここでは0.4Vと仮定)
の影響をなくせるため、安定な読み出し書き込みが可能
である。

【０００８】

【発明が解決しようとする課題】従来のデータ線多分割
方式では次のような問題がある。

【０００９】(1)センスアンプ、プリチャージ回路、Yゲ
ート回路、さらにメインアンプ等のI/O関連の周辺回路
の数がデータ線の分割数に比例して増加し、チップ面積
が増加する。これは、個々の分割データ線ごとにこれら
の回路が必要なためである。

【００１０】(2)Y選択線(YS10など)に接続されるYゲー
ト回路(YG11など)数が分割数が多くなるほど増加し、YS
線から見た負荷が大きくなる。このため高速ページモー
ドなどのいわゆる高速カラム動作が困難になる。このモ
ードではセンスアンプに同時に読み出され、増幅、ラッ
チされたデータを、Y選択線を短いサイクルで時系列に
選択することで、チップ外へのデータの伝送速度を高め
なけばならない。しかし、上述のようにY選択線の負荷
が大きいと、選択のサイクルを短くできず、高いデータ
伝送速度が得られないためである。

【００１１】(3)マイクロプロセッサの高速化に対応し
たアクセス時間の短縮が困難である。

【００１２】(4)高速カラム動作において、一つの行の
データを連続して読み出した後、次の行のデータを読み
だすために、データ線をプリチャージする期間が必要で
ある。

【００１３】従って本発明の目的は、データ線の分割数
を増加したときに、チップ面積を増加させず、また、Y
選択線の負荷を増加させない回路方式を提供することに
ある。また、チップ面積を増加させずに実効的なアクセ
ス時間を短縮する回路方式を提供することにある。

【００１４】

【課題を解決するための手段】本発明の特長は、チップ
面積を増加させずに、またY選択線の負荷を増加させず
に、データ線の分割数を増加させること、また、チップ
面積を増加させずにキャッシュを設けることにある。こ
のために、回路構成と制御パルスのタイミングあるいは
取り得る電圧振幅に以下の特長がある。

【００１５】(1)各々のデータ対線を階層構成(D、i/o)
にし、1本のi/oに対して、分割された複数のD(以下デー
タ線)をスイッチ用トランジスタを介して接続する。
(2)プリチャージ回路とYゲート回路とキャッシュはi/o
に接続し、複数のデータ線で共通に用いる。

【００１６】(3)i/oも多分割し、Y選択線でYゲート回路
を制御する。

【００１７】これらを組み合わせることにより面積が小
さく、アクセス時間の短いDRAMチップが実現可能であ
る。また、本メモリーアレーでは、データ線の分割数を
増やしてもYゲート回路の数が増加しない。従って、Y選
択線の負荷が増加しない。すなわち、高速ページモード
などにおいても短いサイクルでY選択線を選択していく
ことが可能であり、高いデータレートのDRAMチップが実
現できる。

【００１８】

【発明の実施の形態】

(実施例1)以下で本発明の実施例を図面を用いて詳細に
説明する。

【００１９】図1に本発明のキャッシュ付き階層型多分
割データ線方式のメモリーアレーを示す。図１のメモリ
ーアレーは、大きな部分から小さな部分へと順に、メモ
リーマット（ＭＡＴ０）、サブアレー（ＳＭＡ０、ＳＭ
Ａ１、...)、単位アレー（ＵＡ０、ＵＡ１、ＵＡ
２、...）、そして要素単位アレー（ＰＵＡ０、ＰＵＡ
１）への階層的な構造をもつ。

【００２０】単位アレーＵＡ０は512個のメモリーセル
が接続されたデータ線対を4分割した例であり、分割さ
れたデータ線対には各々128ビットのメモリーセル(MC)
を接続する。分割前のデータ線は、例えばこの図のデー
タ線Ｄ０と重なる仮想線上でＰＵＡ０からＰＵＡ１へと
延在する１本の線であり、この線を分割した複数のデー
タ線はＰＵＡ０のＤ０とＤ１の２本、省略されてはいる
がその規則性から容易にわかるＰＵＡ１のＤ２とＤ３の
２本とあわせて合計４本になる。それぞれの分割された
データ線を分割前の長いデータ線と区別するためにサブ
データ線と呼ぶこともできるが、以下の説明では便宜上
単にデータ線と呼ぶ。

【００２１】さらに、単位アレーＵＡ０は第１と第２の
要素単位アレー（ＰＵＡ０，ＰＵＡ１）からなる。ＰＵ
Ａ０の中では、ワード線方向に2対、データ線方向に2
対、の合計４対のデータ線(D0-D0B、D'0-D'0B、D1-D1
B、D'1-D'1B)に対して1対のサブ入出力線(i/o0-i/o0B)
を配置する。このサブ入出力線は、図１の特徴的部分で
あり、サブ入出力線とは略直交しかつメモリーマットＭ
ＡＴ０内に渡って延在する主入出力線（I/O0,I/O0B)と
区別される。以下の説明ではサブ入出力線と主入力線を
略記してそれぞれ、i/o線とI/O線のように記述する。そ
して、データ線方向にＰＵＡ０と同じ構造を持つ第２の
要素単位アレーＰＵＡ１を配置して、それぞれのYゲー
ト回路(YG)をY選択線(YS0)で制御する。

【００２２】なお、1本のデータ線対に接続されるMCの
個数、1本のi/o線対に接続するデータ線対の数、および
1本のYS線で制御される要素単位アレーの数は、実施例
に限定されるものではなく、本願の効果が実質的に得ら
れる範囲内で種々変更することができる。

【００２３】以下要素単位アレーＰＵＡ０の内部につい
て詳しく説明する。ＰＵＡ０は、特に制限されないが６
４本のワード線Ｗと２対データ線（例えばD0,D0B,D0,D0
B)の所定の交点に合計１２８個のメモリーセルＭＣが配
置された、２個のメモリーセルブロックを持つ。このメ
モリーセルの配置はいわゆる折り返し型データ線配置の
一つである。このメモリーセルブロックの両側には、セ
ンスアンプ（例えばSA0,SA1)を交互配置する。すなわ
ち、それぞれのデータ線対、例えばD0とD0B対線には、
左右選択トランジスタ(QL1-QL1B)を介してセンスアンプ
(SA1)、スイッチ用トランジスタ(QT1-QT1B)を接続し、
また、D1-D1BにもQR1-QR1Bを介してSA1、QT1-QT1Bを接
続して、両側のデータ線対でこれらを共用する。両端の
データ線対D'0-D'0BおよびD'1-D'1Bには直接SA、QTを接
続して、単独でこれら利用する。この配置では、データ
線1本おきに左右のセンスアンプを交互に使用してお
り、センスアンプの幅(ワード線方向の長さ)をデータ線
ピッチ2対(4本)分に広げられる利点がある。

【００２４】i/o線対i/o0-i/o0Bには各々のデータ線のQ
T0-QT0BからQT2-QT2B、プリチャージ回路(PB)、Yゲート
回路(YG)、キャッシュ(CA)が共通に接続されている。i/
o線とYGの間にキャッシュ分離用ＭＯＳトランジスタQ
C、QCBを、CAとYGの間にキャッシュ選択用ＭＯＳトラン
ジスタQA、QABをそれぞれ設ける。キャッシュ分離選択
線ＸＬ０をハイレベルにしてQC、QCBオンし、キャッシ
ュ選択線ＸＡ０をローレベルにしてQA、QABをオフにす
るとメモリーセルブロック側が選択される。ＸＬ０がロ
ーレベルでＸＡ０がハイレベルの時はキャッシュＣＡ０
が選択される。ＸＬ０とＸＡ０が共にハイレベルのとき
メモリーセルブロックとキャッシュとが接続される。I/
O線対I/O-I/OBにはYG、およびリードライト回路(RWC)が
接続されている。Yデコーダ(Ydec)の出力にはY選択線(Y
S0)が接続され、YS0はYGに入力されている。

【００２５】メモリーセル(MC)、CMOSセンスアンプ(S
A)、プリチャージ回路(PB)、Yゲート回路(YG)、キャッ
シュ(CA)の具体的な回路図を図1９(ａ)から(e)に示す。
メモリーセルＭＣはいわゆるダイナミック形メモリーセ
ルと呼ばれるものであり、トランスファＭＯＳトランジ
スタとキャパシタからなる。ＣＭＯＳセンスアンプＳＡ
は交差結合されたＮ型とＰ型のトランジスタからなり、
電源供給端であるＳＮとＰＮに所定の電位差が印加され
るとき相補データ入力端子ＤとＤＢの電位差を増幅す
る。本明細書でのＭＯＳトランジスタ記号はこの図に示
すように矢印のあるものはＰ型、無いものはＮ型であ
る。また、プリチャージ回路ＰＢは、メモリーセルに読
み書きを行わないときにプリチャージ信号ＰＣをうけて
動作しi/o線対及びデータ線を電源電圧の半分であるＶ
ｃｃ／２にプリチャージする。Ｙゲート回路はi/o線とI
/O線との接続を制御するスイッチ回路でＹ選択線ＹＳに
より制御される。キャッシュＣＡは前述のＣＭＯＳセン
スアンプと同じ回路構成を持ち電源供給端であるＣＡＮ
とＣＡＰに所定の電源が供給されている間はＣＮとＣＮ
Ｂに与えられた信号をラッチして保持する。

【００２６】続いて、動作について述べる。キャッシュ
に関しては"Computer Architecture: A Quantitative A
pproach" (J. L. Hennessy、D. A. Patterson 著、Morg
an Kaufmann Publishers Inc. 1990年発行、408-425ペ
ージ)に詳しく述べられており、本明細書中のキャッシ
ュに関する用語はこれにならって用いている。

【００２７】図2に本発明のキャッシュ付き階層型多分
割データ線方式DRAMのチップ全体の構成を示す。この図
では動作の概要をわかりやすくするため簡略化して記載
してあるが、点線で囲んだ部分の詳細は図１に示したメ
モリーアレーに対応する。この図のメモリーセルブロッ
クMCB(Memory Cell Block)は図１において説明したデー
タ線とワード線の交点にメモリーセルMCが配置されたメ
モリーセルブロックを概念的に代表させたものである。
この図で例えばＷ、Ｄの様に添字の無い記号は、それぞ
れ図１に記載の個別のワード線(W0等）やデータ線（D0,
DOB等）を総称する信号又はその配線を表すものであ
る。他に、ＸＡ、ＸＬ、ＰＣ、ＳＬ、ＸＳ、ＳＮ、Ｙ
Ｓ、ｉ／ｏ、Ｉ／０なども同様に記述している。

【００２８】アドレス入力端子ＡＤＤは行アドレスＸＡ
Ｄと列アドレスＹＡＤの入力に使用されそれぞれ行アド
レスストローブ信号ＲＡＳＢと列アドレスストローブ信
号ＣＡＳＢにより区別される。

【００２９】リード動作の流れは次のようになる。初め
にADDに行アドレス(XAD)が入力され、行アドレスストロ
ーブ信号RASBを立下げることにより、これが行アドレス
ラッチ(XLTC)に記憶される。同時にXADはタグ(TAG)の中
身と比較器(COMP)で比較され、一致していればヒット
（記号Ｈで表す）、一致しなければミス（記号Ｍで表
す）と判定される。タグＴＡＧは、キャッシュに保持さ
れているデータのアドレスを記憶するレジスタである。

【００３０】ヒットの場合は、要求されたデータがキャ
ッシュCA内にあるため、メモリーセルブロックMCBから
の読み出しは行なわない。XADに続いて、列アドレス(YA
D)がADDに入力され、列アドレスストローブ信号CASBを
立下げることにより列アドレスラッチ(YLTC)に記憶され
る。この列アドレスは列デコーダ(YDEC)でデコードさ
れ、対応したYSが選択される。これによってCAからI/
O、RWCを介してデータがデータ入出力端子DQよりチップ
外へ読み出される。

【００３１】ミスの場合は、XADが行デコーダ(XDEC)で
デコードされ、対応したワード線Wが選択される。この
ときMCBの中のWに接続されたメモリーセルMCからD、そ
してi/oを経てデータが読み出され、SAにより増幅され
る。このデータがCAへ書き込まれると同時に、YADによ
り選択されたデータがI/O、RWCを介してDQよりチップ外
へ読み出される。さらに、TAGの内容をこの行アドレス
に更新する。このような、ヒット・ミスによる動作の制
御はCOMPからの出力H/Mをうけてキャッシュ制御回路X-C
NTLで行う。

【００３２】ライト動作は次のようになる。ADDにXADが
入力され、RASBを立下げることにより、これがXLTCに記
憶される。RASBの立下がり時にライトイネーブル信号WE
Bを立下げておくことにより、ライト動作に入る。リー
ドと同様にXADはタグTAGの中身とCOMPで比較され、一致
していればヒット、一致しなければミスと判定される。

【００３３】ヒットの場合は、CAとMCとを両方書き換え
る(ライトスルー方式)。XADがXDECでデコードされ、対
応したWが選択される。Wに接続されたMCからD、i/oを介
してデータが読み出され、SAにより増幅される。YADで
選択されていない列については、このデータがCAへ書き
込まれ、さらにMCへ再書き込みされる。YADにより選択
された列についてはチップ外からのデータがRWC、I/Oを
介してCAとMCへ書き込まれる。

【００３４】ライトミスの場合は、第一の実施例では、
キャッシュは書き換えず、MCのみを書き換える方式(ラ
イトアラウンド方式)をとる。XADがXDECでデコードさ
れ、対応したWが選択される。Wに接続されたMCからD、i
/oを介してデータが読み出され、SAにより増幅される。
YADで選択されていない列については、このデータがMC
へ再書き込みされる。YADにより選択された列について
はチップ外からデータがI/O、RWCを介してMCへ書き込ま
れる。このとき、どちらの列についても、CAの中身は書
き換えない。したがって、TAGの中身も更新しない。

【００３５】続いて、アレーの動作を詳細に説明する。
本実施例では図１９（ｅ）で示したCA中の端子CAPは2
V、CANは0Vで一定とする。

【００３６】図3にリードヒットの動作を示す。この場
合、列系の信号だけの動作になる。XADが入力されヒッ
トと判定されると、PCからXLまでの行系の信号は変化せ
ず、初期状態を保つ。CASBを立下げることにより、YAD
がチップ内に取り込まれ、これに対応したYS0が立ち上
がる。XA0は2Vのままなので、QA0、QA0Bはともにオンし
ており、CAからのデータがI/O0-I/O0B上に現われる。高
速化のため、RWC0にバイアス回路を設けてI/O0-I/O0B上
での信号を0.5Vの小振幅にする。この信号をRWC0を介し
てチップ外へ出力する。

【００３７】図4にリードミスの動作を示す。XADが入力
されミスと判定されると、メモリーアレーの動作を開始
する。ここではワード線W0とD0の交点のMCからデータを
読み出す例を示す。RASBが2Vの初期状態ではプリチャー
ジ信号PC0、左右選択信号SL1、SR1、及びXS0からXS2ま
では2Vであり、全てのデータ線はi/o0-i/o0Bを通じて1V
にプリチャージされている。この状態からRASBを0Vに下
げて行アドレスを確定した後、PC0、SR1、及びXS0、XS2
を0Vに下げる。SL1、XS1は2Vのままである。これによ
り、D0-D0Bのみがi/o0-i/o0Bに接続され、かつフローテ
ィング状態となる。ここでW0を2.5Vに上げる。するとDL
0上にMCから0.1V程度の信号が出てきて、DL0-DL0Bの間
に電位差が生ずる。そこでSN1を0Vへ、SP1を2Vへと変化
することにより、この電位差をSA1で増幅する。このと
き、i/o0、i/o0Bも各々2V、0Vへ増幅される。i/o0-i/o0
Bの電位差が十分増幅された後、XL0をハイレベルとする
が、XA0は2Vのままなので、QA0、QA0Bはともにオンして
おり、SA1に保持されているデータがCA0に書き込まれ
る。

【００３８】この後、列アドレスストローブ信号CASBを
0Vに下げて列アドレスを確定し、YS0を2Vに上げてYG0を
開き、i/o0-i/o0BとI/O0-I/O0Bを接続する。I/O0-I/O0B
は初期状態では2Vにプリチャージされているが、YG0を
開くことにより、ｉ／ｏ０−ｉ／ｏ０Ｂ上の相補データ
がＩ／Ｏ０−Ｉ／Ｏ０Ｂに現われる。高速化のため、RW
C0にバイアス回路を設けてI/O0-I/O0B上での信号を0.5V
の小振幅にする。RWC0はI/O線対上の相補データを増幅
して出力バッファへと伝送し、出力バッファはチップ外
へデータを出力する。CASBが再び2Vに戻った後、YS0を0
Vに戻してYGを閉じる。

【００３９】ここで、本方式ではSAとCAを分離している
ため、高速ページモードによるバースト読み出しを行な
う場合は、データを読み出している最中にRASBを上げ、
プリチャージ動作に入ることができる。すなわち、XL0
をハイレベルにしてデータをCAに書き込んだ後、すぐに
RASBを立ち上げて行系の動作を終了することができる。
RASBが2Vに戻った後の終了動作は以下のようになる。XL
0をローレベルにしてi/oとCAを分離した後、W0を0Vに下
げ、データを再度MCに書き込む。その後SN1、SP1を1Vに
戻して、XS0からXS2まで、SR1、PC0を2Vに上げ、D0-D0B
を再度1Vにプリチャージする。最後にTAGの内容を新た
なXADに更新する。このとき、CAとi/oが分離されている
ので、CAのデータは破壊されない。したがって、i/oが
プリチャージされていても、YS1を立ち上げることによ
り、隣の列のCAからデータの読み出しが可能である。

【００４０】このように、本方式では同一要素単位アレ
イ内のプリチャージ動作と読み出し動作を同時に行うこ
とができる利点がある。またリフレッシュについても、
XSを全てローレベルの状態で行うことが可能なので、同
一要素単位アレー内のCAからの読み出しと同時に行うこ
とが可能である。

【００４１】図5にライトヒットの動作を示す。ライト
ヒットの判定後、アレーの動作を開始する。リードミス
と同様にワード線W0とD0の交点のMCへデータを書き込む
動作を例に取る。初めに上記のRead動作と同様の制御を
行い、MCから古い情報を読み出す。i/o0-i/o0Bの電位差
がSA1により十分増幅された後に、XL0をハイレベルにす
る。続いてCASBを0Vに下げて列アドレスを確定する。こ
れによりI/O0-I/O0BはRWCにより書き込みデータに対応
して、相補に駆動される。これとともに、YS0を2Vに上
げてYG0を開く。このときQA0、QA0Bがオン状態になって
いるので、CA0とMCの両方へデータがI/O0から書き込ま
れる。CASBが再び2Vに戻った後、YS0を0Vに戻してYG0を
閉じる。ライト動作ではヒット・ミスともに、列系のバ
ースト動作が終了するまでRASBは下げたままであること
が必要であり、これが終了した後に、RASBを再び2Vにし
てリードミス時と同様の終了動作を行って、ライトヒッ
ト動作を終了する。

【００４２】図6にライトミスの動作を示す。ライトヒ
ットと同様にワード線W0とD0の交点のMCへデータを書き
込む。ライトミスが判定された段階で、XA0をローレベ
ルにして、CA0とi/o0を分離する。これにより、CA0内の
データを破壊せずにMCへの書き込みが行なえる。XA0以
外の信号はライトヒットと同様の制御を行うことでMCの
みのデータが書き換えられる。したがって、TAGの更新
は行わない。RASBサイクル終了時には、RASBを立ち上
げ、XL0を立下げて、i/o0とCA0を分離してから、XA0を
立上げる。

【００４３】図1のメモリーアレーではCA0、CA1に対応
した2行分、すなわち2ブロックのキャッシュを有してい
る。したがって、TAGには2行分のXADを記憶しておく。T
AG0にはPUA0のCA0に記憶されている行のアドレスを記憶
し、TAG1にはPUA1のCA1に記憶されている行のアドレス
を記憶する。一例として、PUA0とPUA1の行アドレスを最
下位ビットA0の0、1で切り分ける。チップ外部から入力
されたXADのA0が0の場合はTAG0の中味がXADと比較され
て、ヒット・ミスの判定が行われる。A0が1の場合はTAG
1が参照される。

【００４４】図1ではキャッシュが2ブロックの場合を示
したが、i/o線の分割数を増やした場合、その分だけキ
ャッシュのブロック数が増える。これは、キャッシュの
ヒット率を向上させ、実効的なアクセス時間を短縮する
うえで有利になる。

【００４５】以上、本メモリーアレーは以下の利点を有
する。

【００４６】(1)消費電力を低減するために、データ線
を多分割した場合のチップ面積の増加が小さい。プリチ
ャージ回路、Yゲート回路、メインアンプ等の入出力関
連の周辺回路をi/o線ごとに設けて複数のデータ線で共
有しているためである。

【００４７】(2)Y選択線の負荷が増加しない。

【００４８】上記と同様の理由である。

【００４９】(3)実効的なアクセス時間を短縮できる。

【００５０】リードヒットの場合、列系だけの動作でデ
ータを読み出せるため、アクセス時間を短縮できる。

【００５１】(4)プリチャージ、リフレッシュをリード
と並行して行うことができる。

【００５２】センスアンプとキャッシュが独立している
ため、同一要素単位アレイにおいてキャッシュからのデ
ータ読み出しと、データ線のプリチャージまたはリフレ
ッシュを並行して行うことができる。従って、通常のDR
AMでは一つの行のデータを連続して読み出した後、次の
行のデータを読みだすためには、データ線をプリチャー
ジする期間が必要であったが、本メモリーアレーでは一
つの行のデータをキャッシュから読みだしている間に、
データ線をプリチャージしておけるため、次の行のデー
タを読みだすまでの時間が短縮できる。

【００５３】(5)複数のデータ線でキャッシュを共有で
きるため、キャッシュを設けたことによるチップ面積の
増加を抑制できる。

【００５４】(6)ヒット率を高めるためにキャッシュの
ブロック数を増やしたときの面積増加を抑制できる。

【００５５】i/o線の分割数を増やし、キャッシュのブ
ロック数を増やしても、分割した複数のi/o線を1本のYS
で制御しているため、Ydecの数が増えないのでチップ面
積が増加しない。

【００５６】(実施例2)本実施例では図1のメモリーアレ
ーを用いて、i/o線の信号振幅を小振幅化する。これに
よりi/o線の寄生容量が大きい場合、その充放電による
消費電力を低減可能である。

【００５７】また、本実施例ではCA中の端子CAPは1.25
V、CANは0.75Vで一定とする。

【００５８】図7にリードヒットの波形を示す。実施例1
との違いは、CAのノードCN0-CN0B自体がすでに0.75-1.2
5Vと小振幅化されているため、I/O上のRWCには特にバイ
アス回路を設ける必要はなく、I/Oを1Vにプリチャージ
しておくことにより、小振幅の信号を伝送可能なことで
ある。

【００５９】図8にリードミスの波形を示す。実施例1と
同様にデータ線上に信号を読み出した後、SN1を0.75V
へ、SP1を1.25Vへ変化する。したがって、D0対、i/o0対
の信号は小振幅化される。XL0を立ち上げて、この電圧
でCAのデータは反転させる。

【００６０】RASBの立ち上げ時の処理は次の部分が実施
例1と異なる。RASBが立ち上がったら、始めにXS1とXL0
を立ち下げて、CAとi/oとDを分離する。この後、SN1を0
Vへ、SP1を2Vへと増幅してからW0を立ち下げてMCに2Vの
振幅のデータを書き込む。

【００６１】図9、図10にライトヒット、ライトミスの
波形を示すが、実施例1との違いは、リードミスと同様
のSN1、SP1の駆動法及び、RASBの立ち上がり時の処理の
他に、I/O0上の書き込みデータも小振幅化されることで
ある。すなわち、RWC0がI/O0を駆動する最にも、0.75-
1.25Vと小振幅で駆動して、CAあるいはSAを反転させ
る。

【００６２】(実施例３）図１１に実施例３の単位アレ
ーＵＡ０を示す。ｉ／ｏ線上にキャッシュCAを設ける。
また、i/o線とYGの間にスイッチQL-QLBを設ける。実施
例1(図1)との違いは、CAとYGの間にスイッチQA-QABを設
けないことである。したがって、チップ面積がより小さ
くなる利点がある。

【００６３】リードヒット、リードミス(図12、13)の場
合は、スイッチQA-QABが無いため、XAの制御が必要ない
だけで実施例1(図3、4)と同じ動作である。

【００６４】ライトヒット、ライトミス(図14)の場合
は、共通の動作になり、実施例1のライトヒット(図5)と
同様の動作でCAとMCの両方にデータが書き込まれる。す
なわち、ライトヒット時はライトスルー方式であり、ラ
イトミス時はライトアロケート方式ということになる。

【００６５】(実施例4)図15に実施例４の単位アレーＵ
Ａ０を示す。i/o線対以下の詳細は省略しているが、図1
と同様にスイッチを介して複数のデータ線対が接続され
ている。実施例1(図1)との違いは、i/o0対とi/o1対でYG
0、CA0、I/O0対を共有することである。このときQC0、Q
C1をi/o0とi/o1の選択用スイッチとして使える。したが
って、本実施例ではi/o線の分割数を図1と同じとする
と、キャッシュのブロック数が1/2になる。例えば、i/o
線での信号遅延を短くするためにi/o線を分割したとき
に、キャッシュのブロック数を増やす必要が無い場合に
は、本実施例の方式を用いれば、チップ面積が小さくな
る利点がある。

【００６６】動作波形はリード、ライトともに実施例1
(図3-6)あるいは、実施例2(図7-10)と同様である。

【００６７】

【発明の効果】以上のアレー構成および動作方式を用い
ると、チップ面積が小さく、低消費電力性、高速性を備
えたDRAMが実現可能である。

【００６８】すなわち、この構成では、低消費電力化を
計るためにデータ線の分割数を増やしても、面積の増加
を小さくすることが可能である。また、YSの負荷が増加
せず、高速ページモード動作において高いデータレート
を保つことができる。また、アクセス時間を短縮するた
めにキャッシュを搭載する際の面積増加を抑えることが
できる。

【図面の簡単な説明】

【図１】本発明のメモリーアレー(1)の回路図である。

【図２】本発明のチップ構成である。

【図３】第一の実施例のリードヒット波形である。

【図４】第一の実施例のリードミス波形である。

【図５】第一の実施例のライトヒット波形である。

【図６】第一の実施例のライトミス波形である。

【図７】第二の実施例のリードヒット波形である。

【図８】第二の実施例のリードミス波形である。

【図９】第二の実施例のライトヒット波形である。

【図１０】第二の実施例のライトミス波形である。

【図１１】本発明のメモリーアレー(2)の回路図であ
る。

【図１２】第三の実施例のリードヒット波形である。

【図１３】第三の実施例のリードミス波形である。

【図１４】第三の実施例のライト波形である。

【図１５】本発明のメモリーアレー(3)の回路図であ
る。

【図１６】本願に先立って検討したメモリーアレーの回
路図である。

【図１７】図１６のメモリーアレーのリード波形であ
る。

【図１８】図１６のメモリーアレーのライト波形であ
る。

【図１９】メモリーアレーの要素回路図である。

【符号の説明】

MAT0…メモリーマット、SMA0,SMA1…サブアレー、UA0,U
A1,UA2…単位アレー、PUA0,PUA1…要素単位アレー、MC
…メモリーセル、D,DB,D0,D0B,D1,D1B,D0,D0B,D1,D1B…
データ線、W,W0…ワード線、SA0,SA1,SA2…センスアン
プ、i/o,i/o0,i/o0B,i/o1,i/o1B,i/o2,i/o2B,i/o3,i/o3
B…i/o線またはサブ入出力線、QT0,QT0B,QT1,QT1B,QT2,
QT2B…Ｘブロック選択用MOSトランジスタ、QL1,QL1B,QR
1,QR1B…センスアンプ選択用ＭＯＳトランジスタ、QP,Q
PB…プリチャージ用ＭＯＳトランジスタ、QE…プリチャ
ージ用イコライズＭＯＳトランジスタ、QY,QYB…Ｙゲー
トスイッチトランジスタ、、XS,XS0,XS1,XS2…Ｘブロッ
ク選択線、SL1,SR1…センスアンプ選択制御線、PB,PB0,
PB1,PB2,PB3…プリチャージ回路、YG0,YG1…Yゲート回
路、I/O,I/O0,I/O0B,I/O1,I/O1B…I/O線又は主入出力
線、YS,YS0,YS1,YS2…Yゲート選択線、Ydec…Yデコーダ
または列デコーダ、CA,CA0,CA1,CA2…キャッシュ、QC0,
QC0B,QC1,QC1B…キャッシュ分離用ＭＯＳトランジス
タ、XL,XL0,XL1,XL2,XL3…キャッシュ分離制御線、QA0,
QA0B,QA1,QA1B…キャッシュ選択用ＭＯＳトランジス
タ、XA,XA0,XA1,XA2…キャッシュ選択線、XLTC…行アド
レスラッチ、YLTC…列アドレスラッチ、COMP…比較器、
TAG…タグ、X-CNTL…キャッシュ制御回路、Xdec…Ｘデ
コーダまたは行デコーダ、MCB…メモリーセブロック。

Claims

【特許請求の範囲】

【請求項１】長さ方向を第一の方向に平行に配線された
ワード線と、長さ方向を第一の方向と直交する第二の方向に平行に配
線されたデータ線と、ワード線とデータ線の交点に配置されたメモリーセル
と、対となる2本のデータ線が接続されたセンスアンプと、第一のスイッチと、長さ方向を第二の方向に平行に配線された第一の入出力
線対と、第二のスイッチと、キャッシュと、第三のスイッチと、第四のスイッチと、長さ方向を第一の方向に平行に配線された第二の入出力
線対を備え、第一の入出力線対は第二の方向に多分割され、分割された第一の入出力線対には複数の第一のスイッチ
の一方の端子が接続され、第一のスイッチの他方の端子には、データ線が接続され
第一の方向に配置された2対のデータ線が、1対の第一の
入出力線対に、第一のスイッチを介して接続され、それ
らのデータ線対は左右に配置された別々のセンスアンプ
に接続され、第一の入出力線対は、第二のスイッチの一方の端子に接
続され、第二のスイッチの他方の端子は第三、第四のスイッチの
一方の端子に接続され、第三のスイッチの他方の端子はキャッシュに接続され、第四のスイッチの他方の端子は第二の入出力線対に接続
されることを特徴とする半導体記憶装置。
【請求項２】長さ方向を第一の方向に平行に配線された
ワード線と、長さ方向を第一の方向と直交する第二の方向に平行に配
線されたデータ線と、ワード線とデータ線の交点に配置されたメモリーセル
と、対となる2本のデータ線が接続されたセンスアンプと、第一のスイッチと、長さ方向を第二の方向に平行に配線された第一の入出力
線対と、第二のスイッチと、キャッシュと、第三のスイッチと、第四のスイッチと、長さ方向を第一の方向に平行に配線された第二の入出力
線対を備え、第一の入出力線対には複数の第一のスイッチの一方の端
子が接続され、第一のスイッチの他方の端子には、データ線が接続さ
れ、第一の入出力線対は、第二のスイッチの一方の端子に接
続され、第二のスイッチの他方の端子は第三、第四のスイッチの
一方の端子に接続され、第三のスイッチの他方の端子はキャッシュに接続され、第四のスイッチの他方の端子は第二の入出力線対に接続
され、第一の入出力線の取り得る第一の高電位と第一の低電位
の差が、データ線の取り得る第二の高電位と第二の低電
位の差よりも小さいことを特徴とする半導体記憶装置。
【請求項３】長さ方向を第一の方向に平行に配線された
ワード線と、長さ方向を第一の方向と直交する第二の方向に平行に配
線されたデータ線と、ワード線とデータ線の交点に配置されたメモリーセル
と、対となる2本のデータ線が接続されたセンスアンプと、第一のスイッチと、長さ方向を第二の方向に平行に配線された第一の入出力
線対と、第二のスイッチと、キャッシュと、第三のスイッチと、第四のスイッチと、長さ方向を第一の方向に平行に配線された第二の入出力
線対を備え、第一の入出力線対には複数の第一のスイッチの一方の端
子が接続され、第一のスイッチの他方の端子には、データ線が接続さ
れ、第一の入出力線対は、第二のスイッチの一方の端子に接
続され、第二のスイッチの他方の端子は第三、第四のスイッチの
一方の端子に接続され、第三のスイッチの他方の端子はキャッシュに接続され、第四のスイッチの他方の端子は第二の入出力線対に接続
され、メモリーセルからデータを読み出す際には、選択メモリ
ーセルが接続されたデータ線に接続された第一のスイッ
チを導通させ、他の第一のスイッチを非導通にした状態
で、選択メモリーセルが接続したワード線を活性化し、
続いて選択メモリーセルが接続されたデータ線に接続さ
れたセンスアンプを第一の状態に活性化して、データ線
対及び第一の入出力線対を第一の高電位及び第一の低電
位に増幅し、続いて全ての第一のスイッチを非導通にし
た状態で、センスアンプを第二の状態に活性化してデー
タ線を第二の高電位及び第二の低電位に増幅した後、ワ
ード線を非活性化することを特徴とする半導体記憶装
置。
【請求項４】長さ方向を第一の方向に平行に配線された
ワード線と、長さ方向を第一の方向と直交する第二の方向に平行に配
線されたデータ線と、ワード線とデータ線の交点に配置されたメモリーセル
と、対となる2本のデータ線が接続されたセンスアンプと、第一のスイッチと、長さ方向を第二の方向に平行に配線された第一の入出力
線対と、第二のスイッチと、キャッシュと、第三のスイッチと、第四のスイッチと、長さ方向を第一の方向に平行に配線された第二の入出力
線対を備え、第一の入出力線対は第二の方向に多分割され、分割された第一の入出力線対には複数の第一のスイッチ
の一方の端子が接続され、第一のスイッチの他方の端子には、データ線が接続さ
れ、第一の入出力線対は、第二のスイッチの一方の端子に接
続され、第二のスイッチの他方の端子は第三、第四のスイッチの
一方の端子に接続され、第三のスイッチの他方の端子はキャッシュに接続され、第四のスイッチの他方の端子は第二の入出力線対に接続
され、第一の入出力線と、第四のスイッチの制御線は、同一の
配線層で形成され、この層の配線ピッチの平均値が、デ
ータ線を形成する配線層の配線ピッチの平均値より大き
いことを特徴とする半導体記憶装置。
【請求項５】前記メモリーセルはスイッチ用のMOSFET1
個と情報蓄積用キャパシタから成る請求項1から4のいず
れかに記載の半導体記憶装置。
【請求項６】第１の方向に延在する仮想線上に配置され
た複数のデータ線と、前記複数のデータ線のそれぞれに交差する複数のワード
線と、前記複数のデータ線と前記複数のワード線の所定の交点
に接続された複数のメモリーセルと、前記複数のデータ線に接続可能な複数のセンスアンプ
と、前記第１の方向に延在し前記データ線より長さの長い入
出力線と、前記複数のデータ線と前記入出力線の間に接続された複
数の第１スイッチと、前記入出力線に接続されたプリチャージ回路と、前記第１の方向とは実質的に直交する第２の方向に延在
する主入出力線と、一端が前記入出力線に接続され他端が前記主入力線に接
続され、前記入出力線と前記主入力線の接続を制御する
Ｙゲート回路と、前記入出力線と前記Ｙゲート回路の一端との間に接続さ
れた第２スイッチと、前記Ｙゲート回路の一端に接続されたキャッシュとを有
することを特徴とする半導体記憶装置。
【請求項７】請求項６に記載の半導体記憶装置は、さら
に前記仮想線上に配置された複数の第２データ線と、前記複数の第２データ線のそれぞれに交差する複数の第
２ワード線と、前記複数の第２データ線と前記複数の第２ワード線の所
定の交点に接続された複数の第２メモリーセルと、前記複数の第２データ線に接続可能な複数の第２センス
アンプと、前記第１の方向に延在し前記第２データ線より長さの長
い第２入出力線と、前記複数の第２データ線と前記第２入出力線の間に接続
された複数の第３スイッチと、前記第２入出力線に接続された第２プリチャージ回路
と、前記第２の方向に延在する第２主入出力線と、一端が前記第２入出力線に接続され他端が前記第２主入
力線に接続され、前記第２入出力線と前記第２主入力線
の接続を制御する第２Ｙゲート回路と、前記第２入出力線と前記第２Ｙゲート回路の一端との間
に接続された第４スイッチと、前記第２Ｙゲート回路の一端に接続された第２キャッシ
ュと、前記第１Ｙゲート回路及び第２Ｙゲート回路は共に前記
第１の方向に延在するＹ選択信号線により制御されるこ
とを特徴とする半導体記憶装置。