JPH09306164A - メモリ・リフレッシュ・システム - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 通常モード下でも動的にセルフ・リフレッシ
ュを行ない、以て低消費電力化ができる、リフレッシュ
・システムを提供する。 【解決手段】 各々のメモリ・バンク内を１行単位でリ
フレッシュする手段と第１の時間間隔でメモリ・システ
ムをリフレッシュする第１のメモリ・リフレッシュ制御
手段と、メモリ・バンク毎に設けられた第１の時間間隔
よりも比較的長い第２の時間間隔でリフレッシュする第
２のメモリ・リフレッシュ制御手段と、メモリ・アクセ
ス監視手段と、メモリ・バンクへの最後のアクセスから
第１の所定時間が経過したことに応答してタイマ出力を
活動化して次のアクセスで非活動化してタイマ出力に応
答して第１又は第２のメモリ・リフレッシュ制御手段の
いずれかを選択的に取り入れるためのセレクタとを具備
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ダイナミック・メ
モリ（ＤＲＡＭ）をリフレッシュするためのメモリ・リ
フレッシュ・システムに係り、特に、ＣＰＵ（Central
Processing Unit）によるメモリ・アクセスの合間に作
用するノーマル・リフレッシュ機能以外に、各メモリ・
バンク内で自己完結的にリフレッシュを行なうためのセ
ルフ・リフレッシュ機能を備えたメモリ・リフレッシュ
・システムに関する。更に詳しくは、本発明は、各メモ
リ・バンク単位でノーマル・リフレッシュとセルフ・リ
フレッシュとの切り換えを動的に行ない、以て低消費電
力化を実現するためのメモリ・リフレッシュ・システム
に関する。

【０００２】

【従来の技術】昨今の技術革新に伴い、オフィス環境を
前提としたデスクトップ型コンピュータや、バッテリ駆
動によりモーバイル環境での使用が可能なノートブック
型コンピュータなど、各種パーソナル・コンピュータ
（ＰＣ）が開発され市販されている。

【０００３】これらコンピュータ・システムの基本構造
は、中央コントローラとしてのＣＰＵ（Central Proces
sing Unit）とメイン・メモリの間のアクセス動作であ
る。すなわち、ＣＰＵは、メイン・メモリにロードした
プログラムを実行するとともに、実行結果をメイン・メ
モリ内の作業領域に逐次書き込むことによって、コンピ
ュータ処理を実現する訳である。

【０００４】メイン・メモリには、一般に、ＤＲＡＭ
（ダイナミックＲＡＭ）が用いられている。これは、Ｄ
ＲＡＭが単純なセル構造のため、ＳＲＡＭ（スタティッ
クＲＡＭ）に比し大容量化し易く、記憶容量当りの単価
も安いためである。ＤＲＡＭ内の各メモリ・セルはマト
リックス状に配列されており、始めに行アドレス及び行
アドレス・ストローブ（ＲＡＳ）信号を印加し、次いで
列アドレス及び列アドレス・ストローブ（ＣＡＳ）信号
を印加することによって、個々のメモリ・セルをアドレ
スすることができる。

【０００５】ＤＲＡＭの各メモリ・セルは、コンデンサ
に電荷を蓄えるという形態で情報を格納する構造になっ
ているため、一度メモリ・セルにデータを書き込んでも
長時間放置しておくと、電荷がリークして情報が失われ
てしまう。このため、ある一定時間以内に書き込みデー
タのリフレッシュ（すなわち再書き込み）を行なう必要
がある。リフレッシュの基本動作は、ある１つの行をア
クセスすることによって、その行の全てのメモリ・セル
をリフレッシュする、というものである。したがって、
全ての行アドレスを確実にリフレッシュするには、所定
周期でリフレッシュ・サイクルを与える（若しくはリフ
レッシュ要求を発行する）ための手段と、リフレッシュ
・アドレスを順次指定するためのリフレッシュ・アドレ
ス・カウンタが必須である（但し、リフレッシュ・アド
レス・カウンタは、通常、リフレッシュ・サイクル毎に
自動的にインクリメントするようにデザインされてい
る）。

【０００６】ＲＡＳオンリー・リフレッシュとＣＡＳビ
フォアＲＡＳリフレッシュ：リフレッシュ制御方式とし
ては、例えば、「ＲＡＳオンリー・リフレッシュ」方式
と、「ＣＡＳビフォアＲＡＳリフレッシュ」方式が挙げ
られよう。

【０００７】ＲＡＳオンリー・リフレッシュ方式とは、
行アドレス・ストローブ（ＲＡＳ）信号だけでリフレッ
シュ動作を制御する方式を言う。但し、ＲＡＳオンリー
・リフレッシュ方式の場合、リフレッシュ・アドレスを
指定するためのリフレッシュ・アドレス・カウンタをメ
モリ外部に設ける必要がある。

【０００８】一方、ＣＡＳビフォアＲＡＳリフレッシュ
方式とは、メモリへの列アドレス・ストローブ（ＣＡ
Ｓ）信号の直後に行アドレス・ストローブ（ＲＡＳ）信
号を活動化する（すなわちＣＡＳビフォアＲＡＳ）とい
う形態でリフレッシュ要求を供給する方式を言う。通常
のメモリ・アクセスでは必ずＲＡＳ信号が先に活動化す
ることから、このようなリフレッシュ制御が可能となっ
ている。ＣＡＳビフォアＲＡＳ方式によれば、メモリ内
部にリフレッシュ・アドレス・カウンタを備えていれ
ば、ＲＡＳオンリー方式と実質的に同様に機能する。そ
の上、外付けアドレス・カウンタは不要となる。現在の
２５６Ｋビット以上のメモリ容量を持つＤＲＡＭ製品
は、通常、このＣＡＳビフォアＲＡＳ機能を備えてい
る。

【０００９】ノーマル・リフレッシュとセルフ・リフレ
ッシュ：実装方式という観点から見た場合、リフレッシ
ュ制御方式を「ノーマル・リフレッシュ」と「セルフ・
リフレッシュ」に分類することができよう。ノーマル・
リフレッシュとは、その語義の通り、コンピュータ・シ
ステムが通常の動作モードの間、すなわちＣＰＵによる
メモリ・アクセスの合間に実行されるリフレッシュ動作
である。このため、ノーマル・リフレッシュを行なうた
めのノーマル・リフレッシュ回路は、ＣＰＵの動作に合
わせて高速に設計され、消費電流の大きい回路になり易
い。ノーマル・リフレッシュは通常約１５μｓｅｃ毎に
１回行われ、１回のリフレッシュ・サイクルは２００〜
５００ｎｓｅｃであり、この間の消費電流は１００ｍＡ
程度となる。これを時間当たりの平均電流に換算すると
２〜５ｍＡとなる。これはＤＲＡＭ１チップ当たりの値
であり、１台のＰＣには通常ＤＲＡＭチップを４〜８個
搭載されていることから、ノーマル・リフレッシュのた
めの総消費電流は数十ｍＡに到達することになる。

【００１０】これに対して、セルフ・リフレッシュと
は、リフレッシュ電流の節減を目的として開発されたも
ので、メモリ・デバイス自身が内部でリフレッシュ動作
を行なうものである。セルフ・リフレッシュを行うため
には、メモリ・デバイス自身が、所定周期でリフレッシ
ュ・サイクルを得るための機能や、リフレッシュ・サイ
クル毎にリフレッシュ・アドレスを指定するためのリフ
レッシュ・アドレス・カウンタなどを備える必要があ
る。

【００１１】セルフ・リフレッシュは、一般にはＣＰＵ
からのメモリ・アクセスがないときに実行されるので、
ＣＰＵの動作とは非同期でよい。すなわち、セルフ・リ
フレッシュは、各メモリ・セルがデータを失わない程度
の最低電流（２００〜３００μＡ）、及び最大限に長い
周期を以てリフレッシュ動作を行えばよいので、節電効
果が極めて高い。また、セルフ・リフレッシュはメモリ
・デバイス内部のみで動作することが可能なため、メモ
リ周辺の回路の給電を停止することができ、さらに節電
効果を高めることができる。セルフ・リフレッシュの他
の有効性として、メモリ外部から見れば、ＤＲＡＭをＳ
ＲＡＭ（擬似ＳＲＡＭ）として扱える点も挙げられよ
う。

【００１２】メモリのバックアップを考慮したコンピュ
ータ・システムでは、ノーマル・リフレッシュ機能とセ
ルフ・リフレッシュ機能を共に備えたものが多い。図６
には、ノーマル・リフレッシュ機能とセルフ・リフレッ
シュ機能を共に備えたシステムの構成を概略的に示して
いる。同図において、メモリ・デバイスとこれにアクセ
スするＣＰＵやＩ／Ｏデバイスとの間はバスによって接
続されている。メモリ・デバイス外には、ＣＰＵなどか
らアクセスが行われている間に比較的高速にリフレッシ
ュ動作を行うノーマル・リフレッシュ回路と、該リフレ
ッシュ回路に比較的短い周期信号を供給するクロックが
配設されている。また、メモリ・デバイス内には、比較
的低速にリフレッシュ動作を行うセルフ・リフレッシュ
回路と、該リフレッシュ回路に比較的長い周期信号を供
給するクロックが配設されている。また、スイッチは、
メモリ・デバイスをノーマル・リフレッシュ回路又はセ
ルフ・リフレッシュ回路のいずれによってリフレッシュ
するかを選択するために設けられている。

【００１３】最近のメモリ・システムは、複数のメモリ
・バンクを備え、メモリ・バンク単位で１組のＲＡＳ信
号及びＣＡＳ信号が割り振られた構成となっている。ま
た、メモリ・バンク単位でセルフ・リフレッシュ機能を
備えたものが多い。このようなメモリ・バンクに対して
は、ノーマル・リフレッシュ回路はＣＡＳビフォアＲＡ
Ｓ形式で制御信号を印加するだけで、メモリ・バンクに
対してリフレッシュ・サイクルを与えることができる。
メモリ・バンク内では、内蔵リフレッシュ・アドレス・
カウンタがリフレッシュ・サイクル毎にアドレスを自動
的にインクリメントするようになっている。また、メモ
リ・バンクへのＲＡＳ入力及びＣＡＳ入力を共に一定期
間活動状態を保つことによって、内蔵セルフ・リフレッ
シュ機能が活動化させ、セルフ・リフレッシュ・モード
に遷移するようにデザインされている。

【００１４】メモリ・リフレッシュの低消費電力化：例
えばバッテリ駆動型のノートブック・コンピュータなど
は、モーバイル環境下でのバッテリ駆動時間（ｄｕｒａ
ｔｉｏｎ）の延長のためにも、低消費電力化が急務とな
っている。このようなコンピュータ・システムにとって
は、メモリ・リフレッシュに要する消費電力も無視し難
い。先述したように、ノーマル・リフレッシュよりもセ
ルフ・リフレッシュの方が電力消費が小さいことから、
極力セルフ・リフレッシュを利用することが望ましい。

【００１５】しかしながら、セルフ・リフレッシュはＣ
ＰＵと非同期な低速動作のため（前述）、セルフ・リフ
レッシュ・モードの期間中はそのメモリ・バンクへのア
クセス（リード・アクセス及びライト・アクセスの双方
を含む）はできなくなる。また、通常のＤＲＡＭチップ
は、動作の安定性のため、セルフ・リフレッシュ・モー
ドに遷移するための一旦トリガが発生すると、セルフ・
リフレッシュ・モードに完全に陥った後でないとノーマ
ル・リフレッシュ・モードに復帰できないように設計さ
れている。このため、メモリ・バンクがセルフ・リフレ
ッシュ・モードからノーマル・リフレッシュに復帰する
ためには遅延時間（１００μｓｅｃ程度）を要すること
になる。復帰するまでの期間中にメモリ・バンクへのア
クセスが敢行されると、アクセス・データの破壊又は消
失を招来し、ひいてはシステム動作の保全性を揺るがす
結果となる。

【００１６】このため、従来は、低消費電力化よりもシ
ステム動作の保全性を重視して、ＣＰＵが通常動作を行
っている間はセルフ・リフレッシュを利用せず、ノーマ
ル・リフレッシュのみを行っていた。すなわち、コンピ
ュータ・システム全体がサスペンドなどの低消費電力モ
ードに突入して完全に動作を停止している期間しか、セ
ルフ・リフレッシュが利用されないのが実情であった。
また、ＣＰＵなどからのメモリ・アクセスが一部のメモ
リ・バンクに集中していても、アクセスされないその他
のメモリ・バンクをセルフ・リフレッシュ・モードに切
り替える、ということまでは行なわれていなかった。

【００１７】

【発明が解決しようとする課題】本発明の目的は、メモ
リのリフレッシュ電流を低減することにより、コンピュ
ータ・システム全体の平均電流を低減することを目的と
する。

【００１８】本発明の更なる目的は、通常の動作モード
で作用するノーマル・リフレッシュ機能以外に、各メモ
リ・バンク内でリフレッシュを行なうためのセルフ・リ
フレッシュ機能を備えた、優れたメモリ・リフレッシュ
・システムを提供することにある。

【００１９】本発明の更なる目的は、コンピュータ・シ
ステムが通常モード下でも動的にセルフ・リフレッシュ
を行ない、以て低消費電力化を実現することができる、
優れたメモリ・リフレッシュ・システムを提供すること
にある。

【００２０】

【課題を解決するための手段】本発明は、上記課題を参
酌してなされたものであり、その第１の側面は、複数の
メモリ・バンクで構成されたメモリ・システムのための
メモリ・リフレッシュ・システムにおいて、（ａ）前記
メモリ・システムに対してメモリ・リフレッシュ動作を
行なうためのノーマル・リフレッシュ手段と、（ｂ）各
々のメモリ・バンク毎に設けられた、メモリ・バンクへ
のアクセスを検出するためのメモリ・アクセス監視手段
と、（ｃ）各々のメモリ・バンク毎に設けられた、メモ
リ・バンクへの最後のアクセスから所定時間経過したこ
とに応答して、前記ノーマル・リフレッシュ手段による
メモリ・バンクへのメモリ・リフレッシュ動作を停止す
るとともに、メモリ・バンク内での独自のメモリ・リフ
レッシュ動作を行なうためのセルフ・リフレッシュ手段
と、を具備することを特徴とするメモリ・リフレッシュ
・システムである。

【００２１】また、本発明の第２の側面は、複数のメモ
リ・バンクで構成されたメモリ・システムのためのメモ
リ・リフレッシュ・システムにおいて、（ａ）各々のメ
モリ・バンク毎に設けられた、リフレッシュ要求に応答
してメモリ・バンク内を１行単位でリフレッシュするた
めのメモリ・リフレッシュ手段と、（ｂ）第１の時間間
隔（Ｐ１）で前記メモリ・システムにリフレッシュ要求
を供給する第１のメモリ・リフレッシュ制御手段と、
（ｃ）各々のメモリ・バンク毎に設けられた、前記第１
の時間間隔（Ｐ１）よりも比較的長い第２の時間間隔
（Ｐ２）でメモリ・バンクにリフレッシュ要求を供給す
る第２のメモリ・リフレッシュ制御手段と、（ｄ）各々
のメモリ・バンク毎に設けられた、メモリ・バンクへの
アクセスを検出するためのメモリ・アクセス監視手段
と、（ｅ）各々のメモリ・バンク毎に設けられた、メモ
リ・バンクへの最後のアクセスから第１の所定時間（Ｔ
１）が経過したことに応答してタイマ出力を活動化する
とともに、メモリ・バンクへの次のアクセスに応答して
タイマ出力を非活動化するタイマと、（ｆ）各々のメモ
リ・バンク毎に設けられた、前記タイマ出力に応答して
前記第１又は第２のメモリ・リフレッシュ制御手段のい
ずれか一方によるリフレッシュ要求を選択的に取り入れ
るためのセレクタと、を具備することを特徴とするメモ
リ・リフレッシュ・システムである。

【００２２】また、本発明の第３の側面は、複数のメモ
リ・バンクで構成されたメモリ・システムのためのメモ
リ・リフレッシュ・システムにおいて、（ａ）各々のメ
モリ・バンク毎に設けられた、リフレッシュ要求に応答
してメモリ・バンク内を１行単位でリフレッシュするた
めのメモリ・リフレッシュ手段と、（ｂ）第１の時間間
隔（Ｐ１）で前記メモリ・システムにリフレッシュ要求
を供給する第１のメモリ・リフレッシュ制御手段と、
（ｃ）各々のメモリ・バンク毎に設けられた、前記第１
の時間間隔（Ｐ１）よりも比較的長い第２の時間間隔
（Ｐ２）でメモリ・バンクにリフレッシュ要求を供給す
る第２のメモリ・リフレッシュ制御手段と、（ｄ）各々
のメモリ・バンク毎に設けられた、メモリ・バンクへの
アクセスを検出するためのメモリ・アクセス監視手段
と、（ｅ）各々のメモリ・バンク毎に設けられた、メモ
リ・バンクへの最後のアクセスから第１の所定時間（Ｔ
１）が経過したことに応じてタイマ出力を活動化すると
ともに、メモリ・バンクへの次のアクセスに応答してタ
イマ出力を非活動化するタイマと、（ｆ）各々のメモリ
・バンク毎に設けられた、前記タイマ出力に応じて前記
第１又は第２のメモリ・リフレッシュ制御手段のいずれ
か一方によるリフレッシュ要求を選択的に取り入れるた
めのセレクタと、（ｇ）各々のバンクごとに設けられ
た、前記タイマ出力が活動化されている期間中にメモリ
・バンクへのアクセスが検出されたことに応答して、ア
クセス要求元に対してメモリ・アクセス動作の実行の待
機を要求する待機要求手段と、を具備することを特徴と
するメモリ・リフレッシュ・システムである。

【００２３】ここで、第１のメモリ・リフレッシュ制御
手段によるリフレッシュ動作はいわゆる「ノーマル・リ
フレッシュ」に該当し、また、第２のメモリ・リフレッ
シュ手段によるリフレッシュ動作は「セルフ・リフレッ
シュ」に該当するものと把握されたい。

【００２４】また、第２及び第３の側面に係るメモリ・
リフレッシュ・システムにおいて、前記第１のメモリ・
リフレッシュ制御手段は、さらに、列アドレス・ストロ
ーブ（ＣＡＳ）信号の直後に行アドレス・ストローブ
（ＲＡＳ）信号を活動化することによってリフレッシュ
要求を供給する手段を含んでいてもよい。何故ならば、
ＣＡＳビフォアＲＡＳ形式のメモリ・リフレッシュは現
在多くのメモリ・システムに採り入れられているからで
ある。

【００２５】また、第２及び第３の側面に係るメモリ・
リフレッシュ・システムにおいて、前記第２のメモリ・
リフレッシュ制御手段は、自身に入力された列アドレス
・ストローブ（ＣＡＳ）信号及び行アドレス・ストロー
ブ（ＲＡＳ）信号が共に第２の所定時間（Ｔ２）以上活
動化され続けたことによってリフレッシュ要求の供給を
開始するようにしてもよい。何故ならば、現在の多くの
セルフ・リフレッシュ機能は、所定時間メモリ・アクセ
スがない（すなわちＲＡＳ及びＣＡＳ信号が所定時間以
上活動化され続けた）ことによって駆動を開始するよう
にデザインされているからである。

【００２６】また、第２及び第３の側面に係るメモリ・
リフレッシュ・システムにおいて、前記メモリ・アクセ
ス監視手段は、メモリ・バンクへの列アドレス・ストロ
ーブ（ＣＡＳ）信号及び行アドレス・ストローブ（ＲＡ
Ｓ）信号を入力する手段と、行アドレス・ストローブ
（ＲＡＳ）信号の直後に列アドレス・ストローブ（ＣＡ
Ｓ）信号が活動化されたことに応答してメモリ・バンク
へのアクセスを検出する手段と、列アドレス・ストロー
ブ（ＣＡＳ）信号の直後に行アドレス・ストローブ（Ｒ
ＡＳ）信号が活動化されてもメモリ・バンクへのアクセ
スを検出しない手段とを含んでいてもよい。通常のメモ
リ・アクセスはＲＡＳビフォアＣＡＳ形式で行なわれる
一方、リフレッシュ要求はＣＡＳビフォアＲＡＳ形式で
行なわれる。リフレッシュ・モードの切り替えを考慮し
た場合、ノーマル・リフレッシュ動作を通常のメモリ・
アクセスと同じに扱う必要はない。したがって、メモリ
・アクセス監視手段は、ＣＡＳビフォアＲＡＳを無視
し、この結果、タイマはＣＡＳビフォアＲＡＳを除外し
て最後のメモリ・アクセスからの経過時間を計時するこ
とになる。

【００２７】また、第２及び第３の側面に係るメモリ・
リフレッシュ・システムにおいて、前記セレクタは、前
記タイマ出力が非活動化されている期間は前記第１のメ
モリ・リフレッシュ制御手段によるリフレッシュ要求を
受け入れる手段と、前記タイマ出力が活動化されたこと
に応答して前記第１のメモリ・リフレッシュ制御手段に
よるリフレッシュ要求を遮断する手段とを含んでいても
よい。

【００２８】また、第２及び第３の側面に係るメモリ・
リフレッシュ・システムにおいて、前記第１のメモリ・
リフレッシュ制御手段によるリフレッシュ要求を遮断す
る手段は、前記第２のメモリ・リフレッシュ制御手段へ
の行アドレス・ストローブ（ＲＡＳ）信号及び列アドレ
ス・ストローブ（ＣＡＳ）信号を共に活動化する手段を
含んでいてもよい。このようにすれば、第１及び第２の
メモリ・リフレッシュ制御手段の各々からのリフレッシ
ュ要求は択一的に用いられることになる。

【００２９】

【作用】現在の多くのメモリ・システムは、複数のメモ
リ・バンクを含み、且つメモリ・バンク毎にＲＡＳ信号
及びＣＡＳ信号の組が割り振られた構成となっている。
このため、メモリ・バンク単位でメモリ・アクセスを管
理することが可能となっている。本発明の各側面に係る
メモリ・リフレッシュ・システムによれば、各メモリ・
バンク毎にＣＰＵからのメモリ・アクセスが監視され
る。そして、比較的頻繁にアクセスされるメモリ・バン
クについてはノーマル・リフレッシュを継続して行なう
一方で、第１の所定時間（Ｔ１）以上メモリ・アクセス
がないメモリ・バンクについては動的にセルフ・リフレ
ッシュ・モードに切り替わるようになっている。

【００３０】ノーマル・リフレッシュは、ＣＰＵによる
メモリ・アクセスの合間を縫って行なわれる^/*/リフレ
ッシュ動作であり、ＣＰＵの動作に合わせて高速に設計
され、必然的に消費電流の大きい動作となる。これに対
して、セルフ・リフレッシュは、ＣＰＵの動作とは非同
期で、すなわち保持データを失わない程度の最小電流と
最大限に遅い周期で行なわれるので、節電効果が高い。
本発明によれば、サスペンドなどのロー・アクティビテ
ィ状態のときだけでなく、コンピュータ・システムが通
常の動作を行なっている間であっても、アクセス頻度に
応じてメモリ・バンク単位で動的にセルフ・リフレッシ
ュに遷移させることができる。実行中のプログラムが頻
繁にアクセスするメモリ領域は一部分に偏っているとい
う、「局所性の原理（principle of locality）」を勘
案すれば、通常の動作中にセルフ・リフレッシュに切り
替えることができるメモリ・バンクは比較的多く、した
がって、本発明による節電効果は高いと考えられよう。

【００３１】また、セルフ・リフレッシュはＣＰＵの動
作と非同期のため、メモリ・アクセスが再開されたとき
にはノーマル・リフレッシュ・モードに復帰する必要が
あるが、復帰には遅延時間（第１５パラグラフ参照）を
要する。第３の側面に係るメモリ・リフレッシュ・シス
テムによれば、セルフ・リフレッシュ・モードに陥って
いるメモリ・バンクにメモリ・アクセス要求が起こって
も、アクセスの要求元（より具体的にはメモリ・コント
ローラ）に対してメモリ・アクセス動作の開始を待機さ
せる旨のウェイト要求を発行するようになっている。こ
のため、セルフ・リフレッシュ・モード中のメモリ・バ
ンクには、ノーマル・リフレッシュ・モードに復帰する
ための猶予期間が与えられることになる。この猶予期間
は、メモリ・アクセスのオーバーヘッドになるが、一旦
メモリ・バンクがノーマル動作に復帰すれば局所性の原
理によりしばらく当該メモリ・バンクへのアクセスが継
続するとともに、他のメモリ・バンクが代わってセルフ
・リフレッシュ・モードに陥る運びとなる。したがっ
て、システムのオペレーション時間全体から見れば、猶
予期間のためのオーバーヘッドは無視し得るものとなる
であろう。

【００３２】略言すれば、本発明に係るメモリ・リフレ
ッシュ・システムによれば、通常モード下でも動的にセ
ルフ・リフレッシュを行ない、以て低消費電力化を実現
することができる訳である。

【００３３】本発明のさらに他の目的、特徴や利点は、
後述する本発明の実施例や添付する図面に基づくより詳
細な説明によって明らかになるであろう。

【００３４】《注釈》 ＊：メモリ・リフレッシュ要求は、一般にはメモリ・ア
クセス要求よりも優先される。

【００３５】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施例を詳解する。

【００３６】Ａ．システム構成 図１には、本発明を実現するのに適したメモリ・リフレ
ッシュ・システム１００の構成を模式的に示している。
該システム１００は、メモリ・コントローラ２００やメ
モリ・システム３００とで構成される。

【００３７】メモリ・コントローラ２００は、ＣＰＵ
（図示しない）からのメモリ・アクセス要求に従って、
メモリ・システム３００へのメモリ・アクセス（リード
・アクセス及びライト・アクセスの双方を含む）動作を
実行するための専用コントローラである。また、メモリ
・コントローラ２００は、いわゆるノーマル・リフレッ
シュを行うためノーマル・リフレッシュ回路２００−Ａ
を含んでいる。このノーマル・リフレッシュ回路２００
−Ａは、所定の周期（第１の時間間隔Ｐ１）でノーマル
・リフレッシュ・サイクルを与えるための機能モジュー
ルを備えており、第１の時間間隔Ｐ１（通常は約１５μ
ｓｅｃ）毎に、各メモリ・バンクに対して、ＣＡＳビフ
ォアＲＡＳ形式のメモリ・リフレッシュ要求を供給する
ようになっている。メモリ・コントローラ２００が出力
する−ＲＡＳ信号及び−ＣＡＳ信号は、セレクタ３１４
によって選択的にメモリ・バンク３０１に供給される
（後述）。

【００３８】なお、メモリ・コントローラ２００とメモ
リ・システム３００との間は、行アドレス読み取り及び
列アドレス読み取りを指示するための−ＲＡＳ信号線及
び−ＣＡＳ信号線（"−"はアクティブ・ロー信号を意味
する。以下同様）の他、データ・バスやアドレス・バ
ス、コントロール・バスによっても接続されている。但
し、図１では、図面の錯綜を避ける目的で、本発明に必
要な信号線以外は省略してある。

【００３９】メモリ・システム３００は、記憶媒体自体
であるメモリ・バンク３０１−０，３０１−１，…を複
数個備えている。各メモリ・バンク３０１−０…は、リ
フレッシュ機能モジュールを内蔵しているタイプであ
る。この内蔵リフレッシュ機能モジュールは、リフレッ
シュ・サイクルの度にリフレッシュ・アドレス（行アド
レス）をインクリメントするためのリフレッシュ・アド
レス・カウンタと、リフレッシュ要求に応答して指定行
アドレスへのアクセスを制御するための制御回路を備
え、「ノーマル・リフレッシュ」と「セルフ・リフレッ
シュ」の双方を実行できるようになっている。このう
ち、ノーマル・リフレッシュは、メモリ・バンク外（ノ
ーマル・リフレッシュ回路２００−Ａ）から受け取った
ＣＡＳビフォアＲＡＳ形式のメモリ・リフレッシュ要求
に応答して、指定行アドレスにアクセスすることによっ
て実現される。また、セルフ・リフレッシュ機能は、−
ＲＡＳ信号及び−ＣＡＳ信号がともに第２の所定時間
（Ｔ２）以上活動状態（すなわちロー状態）を継続した
ことに応答して（但し、−ＣＡＳ信号の方が立ち下がり
が早い場合）、その動作を開始するようになっている。
セルフ・リフレッシュ・モードのとき、内部クロック
（図示しない）に従った第２の時間間隔（Ｐ２）毎にリ
フレッシュ要求が発行され、このリフレッシュ要求に応
答して指定行アドレスにアクセスすることによって、セ
ルフ・リフレッシュ動作が実現される。一般に、セルフ
・リフレッシュ・サイクルである第２の時間間隔Ｐ２
は、ノーマル・リフレッシュ・サイクルである第１の時
間間隔Ｐ１よりも長い。

【００４０】メモリ・システム３００中の破線ブロック
は、メモリ・バンクのリフレッシュ動作を切り換え制御
するための機能モジュールであり、メモリ・バンクへの
アクセスを監視するためのメモリ・アクセス監視部３１
１と、所定のタイミングでメモリ・バンク内のセルフ・
リフレッシュ機能を活動化させるためのタイミング発生
部３１２と、メモリ・バンクへの最後のアクセスからの
経過時間を計時するためのタイマ３１３と、タイマ３１
３の出力に応答してリフレッシュ要求を選択的にメモリ
・バンクに供給するためのセレクタ３１４とを含んでい
る。これらメモリ・アクセス監視部３１１、タイミング
発生部３１２、タイマ３１３、及びセレクタ３１４は各
メモリ・バンク毎に設けられており、このため、メモリ
・バンク毎にノーマル・リフレッシュとセルフ・リフレ
ッシュとの切り換えを制御できるようになっている。以
下、各部について説明する。

【００４１】メモリ・アクセス監視部：メモリ・アクセ
ス監視部３１１は、メモリ・バンク３０１へのアクセス
を監視するための部分であり、メモリ・バンク３０１へ
のアクセスが行われている間はセルフ・リフレッシュ・
モードに遷移させないために設けられている。但し、ノ
ーマル・リフレッシュを通常のメモリ・アクセスとして
扱う必要はないので、メモリ・アクセス監視部３１１は
ＲＡＳビフォアＣＡＳのみをメモリ・アクセスと判断
し、ＣＡＳビフォアＲＡＳを無視するようにデザインさ
れている。

【００４２】図２には、メモリ・アクセス監視部３１１
の回路例を示している。同図に示すようにメモリ・アク
セス監視部３１１内では、メモリ・コントローラ２００
が出力する−ＲＡＳ信号はＤフリップ・フロップ３１１
ＡのＤ端子に入力され、−ＣＡＳ信号はＮＯＴゲート３
１１Ｂを経てＤフリップ・フロップ３１１ＡのＣ端子に
入力されている。また、Ｄフリップ・フロップ３１１Ａ
のＱ出力は、メモリ・コントローラ２００からの−ＲＡ
Ｓ信号とともに、ＡＮＤゲート３１１Ｃの各入力端子に
反転入力されている。このＡＮＤゲート３１１Ｃの出力
は、メモリ・バンク３０１へのアクセス動作を示すＣｌ
ｅａｒ信号として、タイミング発生部３１２とタイマ３
１３に供給されている。

【００４３】図２に示すような回路構成によれば、メモ
リ・アクセス監視部３１１は、−ＲＡＳ信号がアクティ
ブ（すなわちロー）になった後に−ＣＡＳがアクティブ
（すなわちロー）になると、メモリ・アクセス要求が発
生したとみなしてＣｌｅａｒ出力を活動化する（より厳
密には、ＲＡＳ信号が立ち下がった後のＣＡＳ信号の立
ち下がりから次にＲＡＳ信号が立ち上がるまでの間、Ｃ
ｌｅａｒ信号をハイ状態に保つ）。一方、−ＣＡＳ信号
がアクティブ（すなわちロー）になった後に−ＲＡＳが
アクティブ（すなわちロー）になった（すなわちＣＡＳ
ビフォアＲＡＳ）場合には、メモリ・リフレッシュ要求
なので、これを無視してＣｌｅａｒ出力の非活動状態を
維持する。

【００４４】タイミング発生部：タイミング発生部３１
２は、所定のタイミングでメモリ・バンク３０１内のセ
ルフ・リフレッシュ機能を活動化させるために設けられ
ている。ここで言う所定のタイミングとは、メモリ・バ
ンク３０１への最後のアクセスから第１の所定時間Ｔ１
以上経過したときのことを指し、タイマ３１３からのＥ
ｘｐｉｒｅ信号を受け取る（後述）ことによって検知す
るようになっている。また、タイミング発生部３１２
は、メモリ・バンク３０１内のセルフ・リフレッシュ機
能を活動化させるために、−ＲＡＳ信号及び−ＣＡＳ信
号を継続的に活動化（すなわちロー状態）する（但し、
ＣＡＳの方の立ち下がりを早くする）ようになってい
る。タイミング発生部３１２の−ＲＡＳ出力及び−ＣＡ
Ｓ出力は、セレクタ３１４によってメモリ・バンク３０
１に選択的に供給される（後述）。さらに、タイミング
発生部３１２は、メモリ・バンク３０１へのアクセス要
求が再開してＣｌｅａｒ信号が供給されたことに応答し
て、メモリ・コントローラ２００に対してＷａｉｔ信号
を一定時間（例えば１００μｓｅｃ程度：第１５パラグ
ラフ参照）出力するようになっている。メモリ・コント
ローラ２００はＷａｉｔ信号を入力している間はメモリ
・アクセス動作を実行せず、待機状態を保つように設計
されている。この待機時間を利用して、メモリ・バンク
３０１はセルフ・リフレッシュ・モードからノーマル・
リフレッシュ・モードに復帰できる訳である。

【００４５】図３には、タイミング発生部３１２の動作
特性を図解した状態遷移図を示している。同図に示すよ
うに、タイミング発生部３１２は、ノーマル・リフレッ
シュ・モードに該当する「状態０」と、セルフ・リフレ
ッシュ・モードに該当する「状態１」と、セルフ・リフ
レッシュ・モードからノーマル・リフレッシュ・モード
に復帰するための過渡状態に該当する「状態２」とで構
成される。

【００４６】状態０では、メモリ・アクセスを表すＣｌ
ｅａｒ信号を入力しても状態０を維持するのみである
が、第１の所定時間Ｔ１以上メモリ・アクセスが途絶え
た結果としてＥｘｐｉｒｅ信号を受け取ると、状態１に
遷移する。

【００４７】状態１では、活動状態（すなわちロー状
態）の−ＲＡＳ信号及び−ＣＡＳ信号を継続的に出力す
る（但し、−ＣＡＳ信号の方の立ち下がりを早くする）
ことによって、メモリ・バンク３０１内のセルフ・リフ
レッシュ機能を活動化させるようになっている。そし
て、状態１において、次のメモリ・アクセスを表すＣｌ
ｅａｒ信号を受け取ることによって、状態２に遷移す
る。

【００４８】状態２では、メモリ・バンク３０１がセル
フ・リフレッシュ・モードからノーマル・リフレッシュ
・モードに復帰するための所要時間（第１５パラグラフ
参照）経過するまでは、メモリ・アクセスを待機させる
ためのＷａｉｔ信号を出力し続け、所要時間経過後に状
態０に復帰する。

【００４９】図３に示す状態遷移図に従ってタイミング
発生部を実装することは、当業者には可能である。

【００５０】タイマ：タイマ３１３は、メモリ・バンク
３０１への最後のアクセスからの経過時間を計時するた
めに設けられている。タイマ３１３は、Ｃｌｅａｒ信号
を受け取ってからの経過時間を計時するためのカウンタ
を備えており、経過時間に従ってカウンタをインクリメ
ントするとともに次のＣｌｅａｒ信号の入力によってカ
ウンタをリセットする。そして、カウンタが所定値に到
達してタイマ３１３が消滅したとき、すなわちメモリ・
バンク３０１への最後のアクセスから第１の所定時間Ｔ
１が経過したときに、Ｅｘｐｉｒｅ信号を活動化するよ
うになっている。

【００５１】図４には、タイマ３１３による処理手順を
フローチャート化して示している。まず、カウンタＣは
初期値ゼロにセットされ（ステップＳ１０）、逐次１ず
つカウント・アップされる（ステップＳ１２）。カウン
タＣが所定値に到達していなければ、Ｃｌｅａｒ信号が
出力されていなければそのままステップＳ１２に復帰し
て、同様の処理を繰り返す。また、Ｃｌｅａｒ信号が出
力されていれば、次のメモリ・アクセスが起こったこと
になるので、ステップＳ１０に復帰してカウンタＣをゼ
ロにリセットしてから同様の処理を繰り返す（ステップ
Ｓ１６）。

【００５２】一方、カウンタＣが所定値に到達してタイ
マ３１３が消滅すると（ステップＳ１４）、ステップＳ
１８にジャンプして、第１の所定時間Ｔ１以上メモリ・
アクセスが途絶えたことを示すＥｘｐｉｒｅ信号を出力
する。このＥｘｐｉｒｅ信号に応答して、タイミング発
生部３１２やセレクタ３１４はそれぞれ所定の動作を行
う。そして、次のメモリ・アクセスが発生してＣｌｅａ
ｒ信号が出力されれば、ステップＳ１０に復帰してカウ
ンタＣをゼロにリセットしてから同様の処理を繰り返す
（ステップＳ２０）。

【００５３】タイマ３１３を図４のフローチャートに従
って動作するようにプログラムすることは、当業者には
可能である。

【００５４】セレクタ：セレクタ３１４は、タイマ３１
３の出力に応答してリフレッシュ要求を選択的にメモリ
・バンク３０１に供給するために設けられている。セレ
クタ３１４の詳細な動作特性は、次の通りである。すな
わち、 （１）タイマ３１３がＥｘｐｉｒｅ信号を出力していな
い間、すなわちメモリ・バンク３０１への最後のアクセ
スから第１の所定時間Ｔ１が経過していない間は、メモ
リ・コントローラ２００からの−ＲＡＳ／ＣＡＳ信号を
メモリ・バンク３０１に供給する。この結果、メモリ・
コントローラ２００が発行するＣＡＳビフォアＲＡＳ形
式のメモリ・リフレッシュ要求がそのままメモリ・バン
ク３０１に伝えられる。 （２）タイマ３１３がＥｘｐｉｒｅ信号を出力している
間、すなわちメモリ・バンク３０１への最後のアクセス
から第１の所定時間Ｔ１が経過した後は、タイミング発
生器３１２が出力する−ＲＡＳ／ＣＡＳ信号をメモリ・
バンク３０１に供給する。この結果、メモリ・コントロ
ーラ２００からのメモリ・リフレッシュ要求は遮断され
るため、ノーマル・リフレッシュは実行されなくなる。
また、このときタイミング発生部３１２は−ＲＡＳ信号
及び−ＣＡＳ信号をともに活動状態（すなわちロー状
態）にしている。

【００５５】セレクタ３１４のこのような動作特性によ
って、メモリ・バンク３０１への最後のアクセスから第
１の所定時間Ｔ１が経過していない間（すなわち依然と
してメモリ・バンク３０１へのアクセスが発生し得る
間）は、メモリ・コントローラ２００によってノーマル
・リフレッシュが実行され、逆に、メモリ・バンク３０
１への最後のアクセスから第１の所定時間Ｔ１が経過し
た後は、メモリ・バンク３０１内のセルフ・リフレッシ
ュ機能が駆動を開始するようになっている。略言すれ
ば、各メモリ・バンク毎に、そのアクセス頻度に応じ
て、動的にノーマル・リフレッシュとセルフ・リフレッ
シュとを動的に切り換えるようになっている訳である。

【００５６】以下、メモリ・コントローラ２００が出力
するＲＡＳ信号及びＣＡＳ信号をそれぞれＲＡＳ＿ｉ
ｎ，ＣＡＳ＿ｉｎと呼び、また、メモリ・バンク３０１
に実際に供給されるＲＡＳ信号及びＣＡＳ信号をそれぞ
れＲＡＳ＿ｏｕｔ，ＣＡＳ＿ｏｕｔと呼ぶことにする。

【００５７】Ｂ．メモリ・リフレッシュ・オペレーショ
ン 前項までで、本発明を具現するためのメモリ・システム
３００のハードウェア構成を説明してきた。本項では、
該システム３００によるメモリ・リフレッシュ動作とと
もに本発明の作用について説明することにする。

【００５８】図５は、本実施例に係るメモリ・リフレッ
シュ・システム１００の動作例をタイミング・チャート
にして示している。このタイミング・チャートには、通
常のメモリ・アクセス動作（フェーズ１）と、ノーマル
・リフレッシュ動作（フェーズ２）と、高速ページ・モ
ード・アクセス動作（フェーズ３）と、メモリ・バンク
３０１へのアクセスがない状態（すなわち、ノーマル・
リフレッシュ・モードからセルフ・リフレッシュ・モー
ドに遷移する動作：フェーズ４）と、メモリ・アクセス
の再開動作（すなわちセルフ・リフレッシュ・モードか
ら復帰する動作：フェーズ５）という、５つのフェーズ
を含んでいる。

【００５９】フェーズ１：通常のメモリ・アクセス動作
は、１回のアクセス当たりに１回ずつ、ＲＡＳビフォア
ＣＡＳ形式で−ＲＡＳ＿ｉｎ及び−ＣＡＳ＿ｉｎを活動
化することによって実行される（前述）。このようなＲ
ＡＳ＿ｉｎ信号及びＣＡＳ＿ｉｎ信号の動作に応答し
て、メモリ・アクセス監視部３１１は、−ＲＡＳ信号が
立ち下がった後の−ＣＡＳ信号の立ち下がりから次に−
ＲＡＳ信号が立ち上がるまでの間、Ｃｌｅａｒ信号をハ
イ状態に保つ。また、Ｃｌｅａｒ信号の出力によってタ
イマ３１３の消滅が阻止される結果として、セレクタ３
１４は、−ＲＡＳ＿ｉｎ及び−ＣＡＳ＿ｉｎをそのまま
−ＲＡＳ＿ｏｕｔ及び−ＣＡＳ＿ｏｕｔとして出力す
る。

【００６０】フェーズ２：ノーマル・リフレッシュ動作
は、メモリ・アクセス動作の合間を縫って実行される
（但し、メモリ・リフレッシュ動作は、一般には、メモ
リ・アクセス動作よりも優先される）。ノーマル・リフ
レッシュは、ノーマル・リフレッシュ回路２００−Ａが
ＣＡＳビフォアＲＡＳ形式でリフレッシュ要求を供給す
ることによって実行される（前述）。このとき、メモリ
・アクセス３１１は、ＣＡＳビフォアＲＡＳ形式の信号
動作を検出しないため、Ｃｌｅａｒ信号は出力されな
い。但し、タイマ３１３が消滅するまでは、セレクタ３
１４は、−ＲＡＳ＿ｉｎ及び−ＣＡＳ＿ｉｎをそのまま
メモリ・バンク３０１に供給し続ける。

【００６１】フェーズ３：高速ページ・モード・アクセ
スは、１回のメモリ・アクセスで、−ＲＡＳ＿ｉｎを１
度活動化した後は−ＣＡＳ＿ｉｎを連続して活動化する
タイプのアクセス方式であり、同一行アドレス上の列ア
ドレスを連続してアクセスする分だけアクセス・サイク
ルが短くなる。このとき、メモリ・アクセス監視部３１
１は、ＲＡＳ信号が立ち下がった後のＣＡＳ信号の立ち
下がりから次にＲＡＳ信号が立ち上がるまでの間、Ｃｌ
ｅａｒ信号をハイ状態に保つ。また、Ｃｌｅａｒ信号の
出力によってタイマ３１３の消滅が阻止される結果とし
て、セレクタ３１４は、−ＲＡＳ＿ｉｎ及び−ＣＡＳ＿
ｉｎをそのまま−ＲＡＳ＿ｏｕｔ及び−ＣＡＳ＿ｏｕｔ
として出力する。

【００６２】フェーズ４：メモリ・バンク３０１へのア
クセスが途切れた間、メモリ・コントローラ２００はＣ
ＡＳビフォアＲＡＳ形式のリフレッシュ要求のみを発す
る。したがって、メモリ・アクセス監視部３１１はＣｌ
ｅａｒ信号を出力しない。タイマ３１３が消滅するまで
は、セレクタ３１４は、−ＲＡＳ＿ｉｎ及び−ＣＡＳ＿
ｉｎをそのままメモリ・バンク３０１に供給するので、
メモリ・バンク３０１ではノーマル・リフレッシュ動作
が実行される。

【００６３】ところが、最後のメモリ・アクセス（すな
わちＣｌｅａｒ信号がロー状態に復帰後）から第１の所
定時間Ｔ１が経過すると、タイマ３１３が消滅してＥｘ
ｐｉｒｅ信号を出力する。タイミング発生部３１２は、
このＥｘｐｉｒｅ信号に応答して、活動状態（すなわち
ロー状態）の−ＲＡＳ信号及び−ＣＡＳ信号を継続的に
出力する（但し、−ＣＡＳ信号の方の立ち下がりを早く
する）。また、セレクタ３１４は、Ｅｘｐｉｒｅ信号に
応答して、タイミング発生部３１２からのＲＡＳ／ＣＡ
Ｓ信号をメモリ・バンク３０１に供給する。この結果、
メモリ・バンク３０１内では、第２の所定時間Ｔ２経過
後にセルフ・リフレッシュ機能が活動化し、セルフ・リ
フレッシュ動作を行う。

【００６４】フェーズ５：セルフ・リフレッシュ・モー
ド下で、すなわちメモリ・コントローラ２００がＲＡＳ
ビフォアＣＡＳ形式の信号駆動を行うことによってメモ
リ・アクセスが再開されると、まず、メモリ・アクセス
監視部３１１によってＣｌｅａｒ信号が出力される。タ
イミング発生部３１２は、このＣｌｅａｒ信号に応答し
て、メモリ・コントローラ２００に対してはメモリ・ア
クセス動作を待機させるためのＷａｉｔ信号を出力す
る。このＷａｉｔ信号の出力は、ノーマル・リフレッシ
ュ・モードへの復帰に必要な所要時間（第１５パラグラ
フ参照）だけ継続される。

【００６５】次いで、メモリ・コントローラ２００はメ
モリ・アクセスを開始する。このとき、タイマ３１３は
リセットされており、この結果、セレクタ３１４は、メ
モリ・コントローラ２００からの−ＲＡＳ＿ｉｎ及び−
ＣＡＳ＿ｉｎを再びそのままメモリ・バンク３０１に供
給する。

【００６６】Ｃ．追補 以上、特定の実施例を参照しながら、本発明について詳
解してきた。しかしながら、本発明の要旨を逸脱しない
範囲で当業者が該実施例の修正や代用を成し得ることは
自明である。本明細書では本発明をパーソナル・コンピ
ュータに適用した例を中心に論述しているが、ＤＲＡＭ
のようなリフレッシュ動作を必要とするメモリを備えた
その他のタイプの情報処理機器に対しても、当然本発明
を適用することが可能である。要するに、例示という形
態で本発明を開示してきたのであり、限定的に解釈され
るべきではない。本発明の要旨を判断するためには、冒
頭に記載した特許請求の範囲の欄を参酌すべきである。

【００６７】

【発明の効果】以上詳記したように、本発明によれば、
通常モード下でも動的にセルフ・リフレッシュを行な
い、以て低消費電力化を実現することができる、優れた
メモリ・リフレッシュ・システムを提供することができ
る。

【００６８】本発明によれば、メモリのリフレッシュ電
流を低減することにより、コンピュータ・システム全体
の平均電流を低減することができる。例えばノートブッ
ク・コンピュータであれば、バッテリ駆動時間の延長が
もたらされることになる。

【図面の簡単な説明】

【図１】図１は、本発明を実現するのに適したメモリ・
リフレッシュ・システム１００の構成を、その周辺にあ
るメモリ・コントローラ２００やメモリ・システム３０
０とともに、模式的に示している。

【図２】図２は、メモリ・アクセス監視部３１１の回路
例を示した図である。

【図３】図３は、タイミング発生部３１２の動作特性を
図解した状態遷移図である。

【図４】図４は、タイマ３１３による処理手順をフロー
チャート化して示した図である。

【図５】図５は、本実施例に係るメモリ・リフレッシュ
・システム１００の動作例をタイミング・チャートにし
て示した図である。

【図６】図６は、ノーマル・リフレッシュ機能とセルフ
・リフレッシュ機能を共に備えたシステムの構成を概略
的に示した図である。

【符号の説明】

１００…メモリ・リフレッシュ・システム、 ２００…メモリ・コントローラ、３００…メモリ・シス
テム、 ３０１…メモリ・バンク、３１１…メモリ・アクセス監
視部、 ３１２…タイミング発生部、３１３…タイマ、３１４…
セレクタ。

Claims (13)

【特許請求の範囲】
1. 【請求項１】複数のメモリ・バンクで構成されたメモリ
   ・システムのためのメモリ・リフレッシュ・システムに
   おいて、（ａ）前記メモリ・システムに対してメモリ・
   リフレッシュ動作を行なうためのノーマル・リフレッシ
   ュ手段と、（ｂ）各々のメモリ・バンク毎に設けられ
   た、メモリ・バンクへのアクセスを検出するためのメモ
   リ・アクセス監視手段と、（ｃ）各々のメモリ・バンク
   毎に設けられた、メモリ・バンクへの最後のアクセスか
   ら所定時間経過したことに応答して、前記ノーマル・リ
   フレッシュ手段によるメモリ・バンクへのメモリ・リフ
   レッシュ動作を停止するとともに、メモリ・バンク内で
   の独自のメモリ・リフレッシュ動作を行なうためのセル
   フ・リフレッシュ手段と、を具備することを特徴とする
   メモリ・リフレッシュ・システム。
2. 【請求項２】複数のメモリ・バンクで構成されたメモリ
   ・システムのためのメモリ・リフレッシュ・システムに
   おいて、（ａ）各々のメモリ・バンク毎に設けられた、
   リフレッシュ要求に応答してメモリ・バンク内を１行単
   位でリフレッシュするためのメモリ・リフレッシュ手段
   と、（ｂ）第１の時間間隔（Ｐ１）で前記メモリ・シス
   テムにリフレッシュ要求を供給する第１のメモリ・リフ
   レッシュ制御手段と、（ｃ）各々のメモリ・バンク毎に
   設けられた、前記第１の時間間隔（Ｐ１）よりも比較的
   長い第２の時間間隔（Ｐ２）でメモリ・バンクにリフレ
   ッシュ要求を供給する第２のメモリ・リフレッシュ制御
   手段と、（ｄ）各々のメモリ・バンク毎に設けられた、
   メモリ・バンクへのアクセスを検出するためのメモリ・
   アクセス監視手段と、（ｅ）各々のメモリ・バンク毎に
   設けられた、メモリ・バンクへの最後のアクセスから第
   １の所定時間（Ｔ１）が経過したことに応答してタイマ
   出力を活動化するとともに、メモリ・バンクへの次のア
   クセスに応答してタイマ出力を非活動化するタイマと、
   （ｆ）各々のメモリ・バンク毎に設けられた、前記タイ
   マ出力に応答して前記第１又は第２のメモリ・リフレッ
   シュ制御手段のいずれか一方によるリフレッシュ要求を
   選択的に取り入れるためのセレクタと、を具備すること
   を特徴とするメモリ・リフレッシュ・システム。
3. 【請求項３】前記第１のメモリ・リフレッシュ制御手段
   は、さらに、列アドレス・ストローブ（ＣＡＳ）信号の
   直後に行アドレス・ストローブ（ＲＡＳ）信号を活動化
   することによってリフレッシュ要求を供給する手段を含
   むことを特徴とする請求項２に記載のメモリ・リフレッ
   シュ・システム。
4. 【請求項４】前記第２のメモリ・リフレッシュ制御手段
   は、自身に入力された列アドレス・ストローブ（ＣＡ
   Ｓ）信号及び行アドレス・ストローブ（ＲＡＳ）信号が
   共に第２の所定時間（Ｔ２）以上活動化され続けたこと
   によってリフレッシュ要求の供給を開始することを特徴
   とする請求項３に記載のメモリ・リフレッシュ・システ
   ム。
5. 【請求項５】前記メモリ・アクセス監視手段は、メモリ
   ・バンクへの列アドレス・ストローブ（ＣＡＳ）信号及
   び行アドレス・ストローブ（ＲＡＳ）信号を入力する手
   段と、行アドレス・ストローブ（ＲＡＳ）信号の直後に
   列アドレス・ストローブ（ＣＡＳ）信号が活動化された
   ことに応答してメモリ・バンクへのアクセスを検出する
   手段と、列アドレス・ストローブ（ＣＡＳ）信号の直後
   に行アドレス・ストローブ（ＲＡＳ）信号が活動化され
   てもメモリ・バンクへのアクセスを検出しない手段と、
   を含むことを特徴とする請求項４に記載のメモリ・リフ
   レッシュ・システム。
6. 【請求項６】前記セレクタは、さらに、前記タイマ出力
   が非活動化されている期間は前記第１のメモリ・リフレ
   ッシュ制御手段によるリフレッシュ要求を受け入れる手
   段と、前記タイマ出力が活動化されたことに応答して前
   記第１のメモリ・リフレッシュ制御手段によるリフレッ
   シュ要求を遮断する手段を含むことを特徴とする請求項
   ２又は請求項５に記載のメモリ・リフレッシュ・システ
   ム。
7. 【請求項７】前記第１のメモリ・リフレッシュ制御手段
   によるリフレッシュ要求を遮断する手段は、前記第２の
   メモリ・リフレッシュ制御手段への行アドレス・ストロ
   ーブ（ＲＡＳ）信号及び列アドレス・ストローブ（ＣＡ
   Ｓ）信号を共に活動化する手段を含むことを特徴とする
   請求項６に記載のメモリ・リフレッシュ・システム。
8. 【請求項８】複数のメモリ・バンクで構成されたメモリ
   ・システムのためのメモリ・リフレッシュ・システムに
   おいて、（ａ）各々のメモリ・バンク毎に設けられた、
   リフレッシュ要求に応答してメモリ・バンク内を１行単
   位でリフレッシュするためのメモリ・リフレッシュ手段
   と、（ｂ）第１の時間間隔（Ｐ１）で前記メモリ・シス
   テムにリフレッシュ要求を供給する第１のメモリ・リフ
   レッシュ制御手段と、（ｃ）各々のメモリ・バンク毎に
   設けられた、前記第１の時間間隔（Ｐ１）よりも比較的
   長い第２の時間間隔（Ｐ２）でメモリ・バンクにリフレ
   ッシュ要求を供給する第２のメモリ・リフレッシュ制御
   手段と、（ｄ）各々のメモリ・バンク毎に設けられた、
   メモリ・バンクへのアクセスを検出するためのメモリ・
   アクセス監視手段と、（ｅ）各々のメモリ・バンク毎に
   設けられた、メモリ・バンクへの最後のアクセスから第
   １の所定時間（Ｔ１）が経過したことに応じてタイマ出
   力を活動化するとともに、メモリ・バンクへの次のアク
   セスに応答してタイマ出力を非活動化するタイマと、
   （ｆ）各々のメモリ・バンク毎に設けられた、前記タイ
   マ出力に応じて前記第１又は第２のメモリ・リフレッシ
   ュ制御手段のいずれか一方によるリフレッシュ要求を選
   択的に取り入れるためのセレクタと、（ｇ）各々のバン
   クごとに設けられた、前記タイマ出力が活動化されてい
   る期間中にメモリ・バンクへのアクセスが検出されたこ
   とに応答して、アクセス要求元に対してメモリ・アクセ
   ス動作の実行の待機を要求する待機要求手段と、を具備
   することを特徴とするメモリ・リフレッシュ・システ
   ム。
9. 【請求項９】前記第１のメモリ・リフレッシュ制御手段
   は、さらに、列アドレス・ストローブ（ＣＡＳ）信号の
   直後に行アドレス・ストローブ（ＲＡＳ）信号を活動化
   することによってリフレッシュ要求を供給する手段を含
   むことを特徴とする請求項８に記載のメモリ・リフレッ
   シュ・システム。
10. 【請求項１０】前記第２のメモリ・リフレッシュ制御手
    段は、自身に入力された列アドレス・ストローブ（ＣＡ
    Ｓ）信号及び行アドレス・ストローブ（ＲＡＳ）信号が
    共に第２の所定時間（Ｔ２）以上活動化され続けたこと
    によってリフレッシュ要求の供給を開始することを特徴
    とする請求項９に記載のメモリ・リフレッシュ・システ
    ム。
11. 【請求項１１】前記メモリ・アクセス監視手段は、メモ
    リ・バンクへの列アドレス・ストローブ（ＣＡＳ）信号
    及び行アドレス・ストローブ（ＲＡＳ）信号を入力する
    手段と、行アドレス・ストローブ（ＲＡＳ）信号の直後
    に列アドレス・ストローブ（ＣＡＳ）信号が活動化され
    たことに応答してメモリ・バンクへのアクセスを検出す
    る手段と、列アドレス・ストローブ（ＣＡＳ）信号の直
    後に行アドレス・ストローブ（ＲＡＳ）信号が活動化さ
    れてもメモリ・バンクへのアクセスを検出しない手段
    と、を含むことを特徴とする請求項１０に記載のメモリ
    ・リフレッシュ・システム。
12. 【請求項１２】前記セレクタは、さらに、前記タイマ出
    力が非活動化されている期間は前記第１のメモリ・リフ
    レッシュ制御手段によるリフレッシュ要求を受け入れる
    手段と、前記タイマ出力が活動化されたことに応答して
    前記第１のメモリ・リフレッシュ制御手段によるリフレ
    ッシュ要求を遮断する手段を含むことを特徴とする請求
    項８又は請求項１１に記載のメモリ・リフレッシュ・シ
    ステム。
13. 【請求項１３】前記第１のメモリ・リフレッシュ制御手
    段によるリフレッシュ要求を遮断する手段は、前記第２
    のメモリ・リフレッシュ制御手段への行アドレス・スト
    ローブ（ＲＡＳ）信号及び列アドレス・ストローブ（Ｃ
    ＡＳ）信号を共に活動化する手段を含むことを特徴とす
    る請求項１２に記載のメモリ・リフレッシュ・システ
    ム。