JPH09288593A - インサーキットエミュレータ - Google Patents
インサーキットエミュレータInfo
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- JPH09288593A JPH09288593A JP8102139A JP10213996A JPH09288593A JP H09288593 A JPH09288593 A JP H09288593A JP 8102139 A JP8102139 A JP 8102139A JP 10213996 A JP10213996 A JP 10213996A JP H09288593 A JPH09288593 A JP H09288593A
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- peripheral circuit
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Abstract
(57)【要約】
【課題】 本発明は、集積回路をシリーズ展開した場合
に、これらの集積回路を搭載するマイコン応用装置に対
して、効率のよい開発を可能とするインサーキットエミ
ュレータの提供を課題とする。 【解決手段】 中央処理部１２と周辺回路部１３とを備
える集積回路１１の機能を代行することにより、この集
積回路１１を搭載した応用装置１０の動作確認を行うイ
ンサーキットエミュレータ１に、前記中央処理部１２と
同等の情報処理機能を有する処理手段２と、この処理手
段２と前記周辺回路部１３とを接続させる接続手段３
と、接続された前記処理手段２と前記周辺回路部１３と
に対し、前記動作確認に必要な処理を行わせる評価手段
４とを設ける。
に、これらの集積回路を搭載するマイコン応用装置に対
して、効率のよい開発を可能とするインサーキットエミ
ュレータの提供を課題とする。 【解決手段】 中央処理部１２と周辺回路部１３とを備
える集積回路１１の機能を代行することにより、この集
積回路１１を搭載した応用装置１０の動作確認を行うイ
ンサーキットエミュレータ１に、前記中央処理部１２と
同等の情報処理機能を有する処理手段２と、この処理手
段２と前記周辺回路部１３とを接続させる接続手段３
と、接続された前記処理手段２と前記周辺回路部１３と
に対し、前記動作確認に必要な処理を行わせる評価手段
４とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータ（以下、マイコンと略す）応用装置を開発するため
のツールであり、このマイコン応用装置に対する動作確
認を行うためのインサーキットエミュレータ（incircui
t emulator；以下ＩＣＥと略す）に関するものである。
ータ（以下、マイコンと略す）応用装置を開発するため
のツールであり、このマイコン応用装置に対する動作確
認を行うためのインサーキットエミュレータ（incircui
t emulator；以下ＩＣＥと略す）に関するものである。
【０００２】
【従来の技術】ＩＣＥとは、開発中のマイコン応用装置
に対する動作確認を行うために、このマイコン応用装置
に搭載されたマイコン、すなわち集積回路の機能を代行
するものである。ただし、ここでいう動作確認は、ハー
ドウエアの動作確認とソフトウエアのデバッグとを含む
ものとする。マイコン応用装置に搭載される集積回路に
は、情報処理機能を有する中央処理部（Central Proces
sing Unit;以下、ＣＰＵと略す）と、このＣＰＵにおけ
る情報処理を支援する周辺回路部とが、１チップに集約
されたものが多く用いられる。なお、周辺回路部とは、
プログラム格納用のＲＯＭ（Read Only Memory）、デー
タ一時記憶用のＲＡＭ（Random Access Memory）、タイ
マ等の組み合わせからなるものである。
に対する動作確認を行うために、このマイコン応用装置
に搭載されたマイコン、すなわち集積回路の機能を代行
するものである。ただし、ここでいう動作確認は、ハー
ドウエアの動作確認とソフトウエアのデバッグとを含む
ものとする。マイコン応用装置に搭載される集積回路に
は、情報処理機能を有する中央処理部（Central Proces
sing Unit;以下、ＣＰＵと略す）と、このＣＰＵにおけ
る情報処理を支援する周辺回路部とが、１チップに集約
されたものが多く用いられる。なお、周辺回路部とは、
プログラム格納用のＲＯＭ（Read Only Memory）、デー
タ一時記憶用のＲＡＭ（Random Access Memory）、タイ
マ等の組み合わせからなるものである。
【０００３】このような集積回路を搭載したマイコン応
用装置に対する動作確認を行うために、従来のＩＣＥ
は、例えば図３に示すように、マイコン応用装置１０と
ソフトウエア開発用の親計算機２０（例えば、パーソナ
ルコンピュータ）との間において用いられるようになっ
ている。ただし、このとき、マイコン応用装置１０側で
は、マイコン応用装置１０の集積回路に替わって、この
マイコン応用装置１０にＩＣＥ３０が接続されるように
なっている。このように用いられるＩＣＥ３０は、ＣＰ
Ｕ３１と、周辺回路部３２と、エバ回路部（以下、ＥＶ
Ａと略す）３３とから構成されている。ＣＰＵ３１及び
周辺回路部３２は、マイコン応用装置に搭載された集積
回路におけるＣＰＵ及び周辺回路部と同等機能を有する
ものであり、ＥＶＡ３３は、これらのＣＰＵ３１及び周
辺回路部３２に対して、マイコン応用装置の動作確認に
必要な処理を行わせるものである。
用装置に対する動作確認を行うために、従来のＩＣＥ
は、例えば図３に示すように、マイコン応用装置１０と
ソフトウエア開発用の親計算機２０（例えば、パーソナ
ルコンピュータ）との間において用いられるようになっ
ている。ただし、このとき、マイコン応用装置１０側で
は、マイコン応用装置１０の集積回路に替わって、この
マイコン応用装置１０にＩＣＥ３０が接続されるように
なっている。このように用いられるＩＣＥ３０は、ＣＰ
Ｕ３１と、周辺回路部３２と、エバ回路部（以下、ＥＶ
Ａと略す）３３とから構成されている。ＣＰＵ３１及び
周辺回路部３２は、マイコン応用装置に搭載された集積
回路におけるＣＰＵ及び周辺回路部と同等機能を有する
ものであり、ＥＶＡ３３は、これらのＣＰＵ３１及び周
辺回路部３２に対して、マイコン応用装置の動作確認に
必要な処理を行わせるものである。
【０００４】つまり、ＩＣＥ３０は、集積回路のＣＰＵ
及び周辺回路部と同等機能のＣＰＵ３１及び周辺回路部
３２を備えるとともに、その集積回路に替わってマイコ
ン応用装置１０に接続されるようになっている。これに
より、ＩＣＥ３０は、マイコン応用装置１０の集積回路
の機能を代行する。そして、ＩＣＥ３０では、マイコン
応用装置１０に対する動作確認を行うために、例えば動
作のスタート／ストップ、レジスタのリード／ライト、
メモリのリード／ライト、ブレークポイント機能などを
エミュレートする。
及び周辺回路部と同等機能のＣＰＵ３１及び周辺回路部
３２を備えるとともに、その集積回路に替わってマイコ
ン応用装置１０に接続されるようになっている。これに
より、ＩＣＥ３０は、マイコン応用装置１０の集積回路
の機能を代行する。そして、ＩＣＥ３０では、マイコン
応用装置１０に対する動作確認を行うために、例えば動
作のスタート／ストップ、レジスタのリード／ライト、
メモリのリード／ライト、ブレークポイント機能などを
エミュレートする。
【０００５】なお、ＩＣＥ３０は、開発中のマイコン応
用装置１０に対する動作確認を行うためのものである。
したがって、その動作確認の結果がマイコン応用装置１
０の集積回路の開発に影響を及ぼすために、ＩＣＥ３
０、すなわちＣＰＵ３１、周辺回路部３２、及びＥＶＡ
３３は、この集積回路に先行して開発されるようになっ
ている。ただし、既に開発されているＩＣＥ３０に新規
開発部分の機能を有する汎用ＩＣ、ＰＬＤ（programmab
le logic device ）、ＦＰＧＡ（field programmable g
ate array ）等の組み合わせを接続することにより、既
存のＩＣＥ３０上に開発しようとする集積回路と同等の
機能を実現させることも可能である。
用装置１０に対する動作確認を行うためのものである。
したがって、その動作確認の結果がマイコン応用装置１
０の集積回路の開発に影響を及ぼすために、ＩＣＥ３
０、すなわちＣＰＵ３１、周辺回路部３２、及びＥＶＡ
３３は、この集積回路に先行して開発されるようになっ
ている。ただし、既に開発されているＩＣＥ３０に新規
開発部分の機能を有する汎用ＩＣ、ＰＬＤ（programmab
le logic device ）、ＦＰＧＡ（field programmable g
ate array ）等の組み合わせを接続することにより、既
存のＩＣＥ３０上に開発しようとする集積回路と同等の
機能を実現させることも可能である。
【０００６】
【発明が解決しようとする課題】ところで、一般に、マ
イコン応用装置を開発する場合に、搭載する集積回路を
シリーズ展開することがよくある。シリーズ展開とは、
例えば、集積回路を構成するＣＰＵと周辺回路部とのう
ち、周辺回路部だけを新たな構成にすることにより、こ
の集積回路に新規機能を持たせることである。しかしな
がら、上述したＩＣＥでは、集積回路をシリーズ展開し
た場合であっても、シリーズ展開した各集積回路につい
て、その機能を代行するＩＣＥをそれぞれ先行して開発
しなければならない。つまり、集積回路の開発に併せて
ＩＣＥの開発を行わなければならず、そのために多くの
手間を必要としてしまい、結果としてマイコン応用装置
の開発効率の向上の妨げとなってしまう。
イコン応用装置を開発する場合に、搭載する集積回路を
シリーズ展開することがよくある。シリーズ展開とは、
例えば、集積回路を構成するＣＰＵと周辺回路部とのう
ち、周辺回路部だけを新たな構成にすることにより、こ
の集積回路に新規機能を持たせることである。しかしな
がら、上述したＩＣＥでは、集積回路をシリーズ展開し
た場合であっても、シリーズ展開した各集積回路につい
て、その機能を代行するＩＣＥをそれぞれ先行して開発
しなければならない。つまり、集積回路の開発に併せて
ＩＣＥの開発を行わなければならず、そのために多くの
手間を必要としてしまい、結果としてマイコン応用装置
の開発効率の向上の妨げとなってしまう。
【０００７】また、汎用ＩＣ、ＰＬＤ、ＦＰＧＡ等の組
み合わせによって集積回路と同一の機能を実現させた場
合に、そのＩＣＥは、実際の集積回路と構成が異なるた
め、最終的な処理のタイミングやスピードが違ったり、
アナログ回路が実現し難くなってしまう。すなわち、Ｉ
ＣＥと集積回路との間で、機能の面における相違点が発
生してしまう可能性がある。
み合わせによって集積回路と同一の機能を実現させた場
合に、そのＩＣＥは、実際の集積回路と構成が異なるた
め、最終的な処理のタイミングやスピードが違ったり、
アナログ回路が実現し難くなってしまう。すなわち、Ｉ
ＣＥと集積回路との間で、機能の面における相違点が発
生してしまう可能性がある。
【０００８】そこで、本発明は、集積回路をシリーズ展
開した場合に、これらの集積回路を搭載するマイコン応
用装置に対して効率のよい開発を可能とするとともに、
集積回路との間で機能の面における相違点が発生するこ
とのないＩＣＥを提供することを目的とする。
開した場合に、これらの集積回路を搭載するマイコン応
用装置に対して効率のよい開発を可能とするとともに、
集積回路との間で機能の面における相違点が発生するこ
とのないＩＣＥを提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために案出されたＩＣＥで、情報処理機能を有す
る中央処理部とこの中央処理部における情報処理を支援
する周辺回路部とを備える集積回路を搭載した応用装置
に接続され、前記応用装置の動作確認を行うものであっ
て、さらに、前記中央処理部と同等の情報処理機能を有
する処理手段と、この処理手段と前記周辺回路部とを接
続させるとともに、前記処理手段と前記周辺回路部とが
接続している間は前記中央処理部の情報処理機能の動作
を停止させる接続手段と、この接続手段によって接続さ
れた前記処理手段と前記周辺回路部とに対し、前記動作
確認に必要な処理を行わせる評価手段とが設けられたこ
とを特徴とする。
成するために案出されたＩＣＥで、情報処理機能を有す
る中央処理部とこの中央処理部における情報処理を支援
する周辺回路部とを備える集積回路を搭載した応用装置
に接続され、前記応用装置の動作確認を行うものであっ
て、さらに、前記中央処理部と同等の情報処理機能を有
する処理手段と、この処理手段と前記周辺回路部とを接
続させるとともに、前記処理手段と前記周辺回路部とが
接続している間は前記中央処理部の情報処理機能の動作
を停止させる接続手段と、この接続手段によって接続さ
れた前記処理手段と前記周辺回路部とに対し、前記動作
確認に必要な処理を行わせる評価手段とが設けられたこ
とを特徴とする。
【００１０】上記構成のＩＣＥによれば、接続手段は、
集積回路の中央処理部と同等の情報処理機能を有する処
理手段と、その集積回路の周辺回路部とを接続させる。
これにより、処理手段及び周辺回路部は、集積回路と同
等の機能を有することとなり、その機能を代行すること
が可能となる。ここで、評価手段が処理手段及び周辺回
路部に対して応用装置の動作確認に必要な処理を行わせ
ると、これら処理手段及び周辺回路部では、集積回路の
機能を代行して応用装置の動作確認を行う。よって、こ
のＩＣＥでは、例えば中央処理部が同一で周辺回路部が
異なるといったように集積回路がシリーズ展開された場
合であっても、シリーズ展開された各集積回路の機能を
一つのＩＣＥによって代行する。
集積回路の中央処理部と同等の情報処理機能を有する処
理手段と、その集積回路の周辺回路部とを接続させる。
これにより、処理手段及び周辺回路部は、集積回路と同
等の機能を有することとなり、その機能を代行すること
が可能となる。ここで、評価手段が処理手段及び周辺回
路部に対して応用装置の動作確認に必要な処理を行わせ
ると、これら処理手段及び周辺回路部では、集積回路の
機能を代行して応用装置の動作確認を行う。よって、こ
のＩＣＥでは、例えば中央処理部が同一で周辺回路部が
異なるといったように集積回路がシリーズ展開された場
合であっても、シリーズ展開された各集積回路の機能を
一つのＩＣＥによって代行する。
【００１１】
【発明の実施の形態】以下、図面に基づき本発明に係わ
るＩＣＥについて説明する。図１には、本実施の形態に
おけるＩＣＥ１の概略構成を示す。本実施の形態のＩＣ
Ｅ１は、図１に示すように、１チップ化された集積回路
１１を搭載したマイコン応用装置１０と、例えばパーソ
ナルコンピュータ等からなるソフトウエア開発用の親計
算機２０との間において用いられるものである。
るＩＣＥについて説明する。図１には、本実施の形態に
おけるＩＣＥ１の概略構成を示す。本実施の形態のＩＣ
Ｅ１は、図１に示すように、１チップ化された集積回路
１１を搭載したマイコン応用装置１０と、例えばパーソ
ナルコンピュータ等からなるソフトウエア開発用の親計
算機２０との間において用いられるものである。
【００１２】集積回路１１は、いわゆる１チップマイコ
ンと呼ばれるもので、従来と同様にＣＰＵ１２及び周辺
回路部１３を備えるとともに、入出力ポート１４と内部
バス１５とを備えているものである。入出力ポート１４
は、集積回路１１とこの集積回路１１の外部（例えば、
マイコン応用装置１０）との間で、ＣＰＵ１２あるいは
周辺回路部１３で処理される情報を授受するために設け
られたものである。内部バス１５は、ＣＰＵ１２、周辺
回路部１３、及び入出力ポート１４を互いに接続するも
のである。ただし、この内部バス１５は、通常の状態に
おいてはＣＰＵ１２と周辺回路部１３とを接続してい
る。
ンと呼ばれるもので、従来と同様にＣＰＵ１２及び周辺
回路部１３を備えるとともに、入出力ポート１４と内部
バス１５とを備えているものである。入出力ポート１４
は、集積回路１１とこの集積回路１１の外部（例えば、
マイコン応用装置１０）との間で、ＣＰＵ１２あるいは
周辺回路部１３で処理される情報を授受するために設け
られたものである。内部バス１５は、ＣＰＵ１２、周辺
回路部１３、及び入出力ポート１４を互いに接続するも
のである。ただし、この内部バス１５は、通常の状態に
おいてはＣＰＵ１２と周辺回路部１３とを接続してい
る。
【００１３】このように構成された集積回路１１には、
この集積回路１１内でＣＰＵ１２と周辺回路部１３とを
接続している内部バス１５に対して、この内部バス１５
の接続を外部からの指示に従って切り替えて、周辺回路
部１３と入出力ポート１４とを接続させる機能が予め設
けられている。すなわち、この集積回路１１では、ＣＰ
Ｕ１２と周辺回路部１３と接続されている通常の状態
を、周辺回路部１３と入出力ポート１４とが接続された
状態であるエバモードに、外部からの指示に従って切り
替える機能（エバモード機能）を有している。
この集積回路１１内でＣＰＵ１２と周辺回路部１３とを
接続している内部バス１５に対して、この内部バス１５
の接続を外部からの指示に従って切り替えて、周辺回路
部１３と入出力ポート１４とを接続させる機能が予め設
けられている。すなわち、この集積回路１１では、ＣＰ
Ｕ１２と周辺回路部１３と接続されている通常の状態
を、周辺回路部１３と入出力ポート１４とが接続された
状態であるエバモードに、外部からの指示に従って切り
替える機能（エバモード機能）を有している。
【００１４】なお、この集積回路１１では、エバモード
機能によって周辺回路部１３と入出力ポート１４とが接
続されると、ＣＰＵ１２と周辺回路部１３との接続が遮
断され、ＣＰＵ１２がその情報処理機能の動作を停止す
るようになっている。また、エバモード機能によって周
辺回路部１３に接続される入出力ポート１４は、エバモ
ードに対応する専用ポートとして予め設けられたもので
あっても、本来は他の機能を有する汎用ポートをエバモ
ード時のみ使用するものであってもよい。つまり、入出
力ポート１４は、集積回路１１の１次機能として設けら
れた専用ポートであっても、集積回路１１の２次機能と
して設けられた汎用ポートであってもよい。ただし、入
出力ポート１４が２次機能として設けられている場合に
は、汎用ポート等の１次機能を代替するポート等を、後
述するＩＣＥ１に設けなければならない。
機能によって周辺回路部１３と入出力ポート１４とが接
続されると、ＣＰＵ１２と周辺回路部１３との接続が遮
断され、ＣＰＵ１２がその情報処理機能の動作を停止す
るようになっている。また、エバモード機能によって周
辺回路部１３に接続される入出力ポート１４は、エバモ
ードに対応する専用ポートとして予め設けられたもので
あっても、本来は他の機能を有する汎用ポートをエバモ
ード時のみ使用するものであってもよい。つまり、入出
力ポート１４は、集積回路１１の１次機能として設けら
れた専用ポートであっても、集積回路１１の２次機能と
して設けられた汎用ポートであってもよい。ただし、入
出力ポート１４が２次機能として設けられている場合に
は、汎用ポート等の１次機能を代替するポート等を、後
述するＩＣＥ１に設けなければならない。
【００１５】本実施の形態のＩＣＥ１は、このような集
積回路１１を搭載したマイコン応用装置１０と、親計算
機２０とに接続されて用いられるものであり、ＣＰＵ２
と、接続部３と、ＥＶＡ４とから構成されているもので
ある。ただし、このＩＣＥ１では、マイコン応用装置１
０と接続する際に、従来のもののように集積回路１１に
替わって接続するのではなく、集積回路１１の入出力ポ
ート１４に接続するようになっている。
積回路１１を搭載したマイコン応用装置１０と、親計算
機２０とに接続されて用いられるものであり、ＣＰＵ２
と、接続部３と、ＥＶＡ４とから構成されているもので
ある。ただし、このＩＣＥ１では、マイコン応用装置１
０と接続する際に、従来のもののように集積回路１１に
替わって接続するのではなく、集積回路１１の入出力ポ
ート１４に接続するようになっている。
【００１６】ＣＰＵ２は、本発明における処理手段とし
て機能するものであり、集積回路１１のＣＰＵ１２と同
等の情報処理機能を有するものである。ただし、ＣＰＵ
２には、このＣＰＵ２の有する情報処理機能により処理
する情報を、後述するように接続部３を介して接続され
た集積回路１１から受け取る場合に、情報を受け取り可
能になってから所定時間が経過するまでの間を、その情
報の受け取り待機状態とするウエイト機能が設けられて
いる。なお、受け取り待機状態とする所定時間は、予め
の設定により定められているものとする。
て機能するものであり、集積回路１１のＣＰＵ１２と同
等の情報処理機能を有するものである。ただし、ＣＰＵ
２には、このＣＰＵ２の有する情報処理機能により処理
する情報を、後述するように接続部３を介して接続され
た集積回路１１から受け取る場合に、情報を受け取り可
能になってから所定時間が経過するまでの間を、その情
報の受け取り待機状態とするウエイト機能が設けられて
いる。なお、受け取り待機状態とする所定時間は、予め
の設定により定められているものとする。
【００１７】接続部３は、本発明における接続手段とし
て機能するものであり、ＣＰＵ２と集積回路１１の周辺
回路部１３とを接続させるために、例えば、集積回路１
１の入出力ポート１４に接続されるコネクタ部と、この
コネクタ部とＣＰＵ２とを接続するケーブル部とからな
るものである。さらに、この接続部３では、コネクタ部
が入出力ポート１４に接続された際に、集積回路１１が
エバモードに切り替わるように、この集積回路１１に対
する切り替え指示を与えるようになっている。つまり、
接続部３は、集積回路１１内の内部バス１５の接続を切
り替えることにより、ＣＰＵ２と周辺回路部１３とを接
続させるとともに、これらのＣＰＵ２と周辺回路部１３
とが接続している間は集積回路１１のＣＰＵ１２の情報
処理機能を停止させるものである。
て機能するものであり、ＣＰＵ２と集積回路１１の周辺
回路部１３とを接続させるために、例えば、集積回路１
１の入出力ポート１４に接続されるコネクタ部と、この
コネクタ部とＣＰＵ２とを接続するケーブル部とからな
るものである。さらに、この接続部３では、コネクタ部
が入出力ポート１４に接続された際に、集積回路１１が
エバモードに切り替わるように、この集積回路１１に対
する切り替え指示を与えるようになっている。つまり、
接続部３は、集積回路１１内の内部バス１５の接続を切
り替えることにより、ＣＰＵ２と周辺回路部１３とを接
続させるとともに、これらのＣＰＵ２と周辺回路部１３
とが接続している間は集積回路１１のＣＰＵ１２の情報
処理機能を停止させるものである。
【００１８】ＥＶＡ４は、本発明における評価手段とし
て機能するものであり、接続部３によって接続されたＣ
ＰＵ２及び周辺回路部１３、またはＣＰＵ２及び周辺回
路部１３の一部に対し、マイコン応用装置１０に対する
動作確認に必要な処理を行わせるものである。この動作
確認に必要な処理としては、例えば、動作のスタート／
ストップ、レジスタのリード／ライト、メモリのリード
／ライト、ブレークポイント機能などがある。すなわ
ち、ＥＶＡ４では、これらの処理を集積回路１１に替わ
って、ＣＰＵ２及び周辺回路部１３にエミュレートさせ
るようになっている。
て機能するものであり、接続部３によって接続されたＣ
ＰＵ２及び周辺回路部１３、またはＣＰＵ２及び周辺回
路部１３の一部に対し、マイコン応用装置１０に対する
動作確認に必要な処理を行わせるものである。この動作
確認に必要な処理としては、例えば、動作のスタート／
ストップ、レジスタのリード／ライト、メモリのリード
／ライト、ブレークポイント機能などがある。すなわ
ち、ＥＶＡ４では、これらの処理を集積回路１１に替わ
って、ＣＰＵ２及び周辺回路部１３にエミュレートさせ
るようになっている。
【００１９】次に、このように構成されたＩＣＥ１を用
いて、マイコン応用装置１０に対する動作確認を行う場
合について説明する。ＩＣＥ１の接続部３を集積回路１
１の入出力ポート１４に接続させると、集積回路１１に
は、接続部３からエバモードへの切り替え指示が与えら
れる。そして、集積回路１１では、その切り替え指示に
従って、ＣＰＵ１２と周辺回路部１３との間の内部バス
１５の接続を切り替えて、周辺回路部１３と入出力ポー
ト１４とを接続させる。このとき、集積回路１１は、Ｃ
ＰＵ１２の情報処理機能の動作を停止する。
いて、マイコン応用装置１０に対する動作確認を行う場
合について説明する。ＩＣＥ１の接続部３を集積回路１
１の入出力ポート１４に接続させると、集積回路１１に
は、接続部３からエバモードへの切り替え指示が与えら
れる。そして、集積回路１１では、その切り替え指示に
従って、ＣＰＵ１２と周辺回路部１３との間の内部バス
１５の接続を切り替えて、周辺回路部１３と入出力ポー
ト１４とを接続させる。このとき、集積回路１１は、Ｃ
ＰＵ１２の情報処理機能の動作を停止する。
【００２０】集積回路１１がエバモードに切り替わり、
周辺回路部１３と入出力ポート１４とが接続されると、
ＩＣＥ１のＣＰＵ２とこの入出力ポート１４とは接続部
３によって接続されているので、結果として集積回路１
１の周辺回路部１３とＩＣＥ１のＣＰＵ２とが接続され
ることとなる。ＣＰＵ２と周辺回路部１３とが接続され
ると、ＥＶＡ４は、親計算機２０からの情報を基に、こ
れらＣＰＵ２及び周辺回路部１３、またはＣＰＵ２及び
周辺回路部１３の一部に対し、マイコン応用装置１０に
対する動作確認に必要な処理を行わせる。これにより、
集積回路１１の機能は、ＣＰＵ２と周辺回路部１３とに
よってエミュレートされる。
周辺回路部１３と入出力ポート１４とが接続されると、
ＩＣＥ１のＣＰＵ２とこの入出力ポート１４とは接続部
３によって接続されているので、結果として集積回路１
１の周辺回路部１３とＩＣＥ１のＣＰＵ２とが接続され
ることとなる。ＣＰＵ２と周辺回路部１３とが接続され
ると、ＥＶＡ４は、親計算機２０からの情報を基に、こ
れらＣＰＵ２及び周辺回路部１３、またはＣＰＵ２及び
周辺回路部１３の一部に対し、マイコン応用装置１０に
対する動作確認に必要な処理を行わせる。これにより、
集積回路１１の機能は、ＣＰＵ２と周辺回路部１３とに
よってエミュレートされる。
【００２１】このとき、ＣＰＵ２と周辺回路部１３との
間では、このＣＰＵ２の有する情報処理機能により処理
する情報が、接続部３を介して授受されている。ただ
し、ＣＰＵ２には、ウエイト機能が設けられている。す
なわち、ＣＰＵ２では、接続部３を介して受け取る情報
に対して、その情報を受け取り可能になってから所定時
間が経過するまでの間を、情報の受け取り待機状態とす
る。したがって、ＣＰＵ２と周辺回路部１３との間に接
続部３を介することにより、これらの間における情報転
送の能力が低下しても、ＣＰＵ２では、確実に情報を受
け取ることが可能となる。
間では、このＣＰＵ２の有する情報処理機能により処理
する情報が、接続部３を介して授受されている。ただ
し、ＣＰＵ２には、ウエイト機能が設けられている。す
なわち、ＣＰＵ２では、接続部３を介して受け取る情報
に対して、その情報を受け取り可能になってから所定時
間が経過するまでの間を、情報の受け取り待機状態とす
る。したがって、ＣＰＵ２と周辺回路部１３との間に接
続部３を介することにより、これらの間における情報転
送の能力が低下しても、ＣＰＵ２では、確実に情報を受
け取ることが可能となる。
【００２２】以上のように、本実施の形態のＩＣＥ１
は、接続部３により接続されたＣＰＵ２と周辺回路部１
３とが集積回路１１の機能を代行するとともに、ＥＶＡ
４がこれらＣＰＵ２及び周辺回路部１３に対してマイコ
ン応用装置１０の動作確認に必要な処理を行わせるよう
になっている。よって、このＩＣＥ１では、例えばＣＰ
Ｕが同一で周辺回路部が異なるといったように集積回路
がシリーズ展開された場合であっても、シリーズ展開さ
れた各集積回路の機能を一つのＩＣＥ１によって代行す
ることができる。すなわち、シリーズ展開された各集積
回路の開発に併せて、それぞれのＩＣＥの開発を行う必
要がなく、結果として従来に比べてマイコン応用装置の
開発効率の向上が可能となる。
は、接続部３により接続されたＣＰＵ２と周辺回路部１
３とが集積回路１１の機能を代行するとともに、ＥＶＡ
４がこれらＣＰＵ２及び周辺回路部１３に対してマイコ
ン応用装置１０の動作確認に必要な処理を行わせるよう
になっている。よって、このＩＣＥ１では、例えばＣＰ
Ｕが同一で周辺回路部が異なるといったように集積回路
がシリーズ展開された場合であっても、シリーズ展開さ
れた各集積回路の機能を一つのＩＣＥ１によって代行す
ることができる。すなわち、シリーズ展開された各集積
回路の開発に併せて、それぞれのＩＣＥの開発を行う必
要がなく、結果として従来に比べてマイコン応用装置の
開発効率の向上が可能となる。
【００２３】また、汎用ＩＣ、ＰＬＤ、ＦＰＧＡ等の組
み合わせによって集積回路と同一の機能を実現させた場
合と異なり、このＩＣＥ１は、機能を代行する対象とな
る集積回路と同様の構成を有するため、最終的な処理の
タイミングやスピードが違ったり、アナログ回路が実現
し難くなってしまうことがない。すなわち、ＩＣＥ１と
集積回路との間で機能の面における相違点が生じること
がないので、マイコン応用装置に対して、確実で、か
つ、信頼度の高い動作確認を実現することができる。つ
まり、このＩＣＥ１は、集積回路をシリーズ展開した場
合に、従来に比べて開発効率を向上させることが可能と
なり、さらに確実で、かつ、信頼度の高い動作確認を実
現することができる。
み合わせによって集積回路と同一の機能を実現させた場
合と異なり、このＩＣＥ１は、機能を代行する対象とな
る集積回路と同様の構成を有するため、最終的な処理の
タイミングやスピードが違ったり、アナログ回路が実現
し難くなってしまうことがない。すなわち、ＩＣＥ１と
集積回路との間で機能の面における相違点が生じること
がないので、マイコン応用装置に対して、確実で、か
つ、信頼度の高い動作確認を実現することができる。つ
まり、このＩＣＥ１は、集積回路をシリーズ展開した場
合に、従来に比べて開発効率を向上させることが可能と
なり、さらに確実で、かつ、信頼度の高い動作確認を実
現することができる。
【００２４】さらに、本実施の形態のＩＣＥ１では、接
続部３が集積回路１１内の内部バス１５の接続を切り替
えることにより、ＣＰＵ２と周辺回路部１３とを接続さ
せるようになっている。つまり、通常の状態において、
集積回路１１内のＣＰＵ１２と周辺回路部１３との間を
接続する内部バス１５が、エバモード時にＣＰＵ２と周
辺回路部１３とを接続させるようになっている。よっ
て、ＣＰＵ２と周辺回路部１３との間では、集積回路１
１内のＣＰＵ１２と周辺回路部１３との間と同様に、情
報の授受を高速で行うことができる。
続部３が集積回路１１内の内部バス１５の接続を切り替
えることにより、ＣＰＵ２と周辺回路部１３とを接続さ
せるようになっている。つまり、通常の状態において、
集積回路１１内のＣＰＵ１２と周辺回路部１３との間を
接続する内部バス１５が、エバモード時にＣＰＵ２と周
辺回路部１３とを接続させるようになっている。よっ
て、ＣＰＵ２と周辺回路部１３との間では、集積回路１
１内のＣＰＵ１２と周辺回路部１３との間と同様に、情
報の授受を高速で行うことができる。
【００２５】また、本実施の形態のＩＣＥ１は、ＣＰＵ
２にウエイト機能が設けられている。すなわち、例えば
接続部３の一部に情報転送能力の低いケーブルを用いた
場合であっても、ＣＰＵ２では、所定時間が経過するま
での間は情報の受け取り待機状態となっている。よっ
て、ＣＰＵ２は、情報の受け取りを確実に行うことがで
き、その結果周辺回路部１３との間のインターフェース
の信頼度が増す。つまり、接続負荷によるインターフェ
ースの遅れが、低速の周辺回路部との接続にも動作クロ
ックの変更無しに対応可能となる。
２にウエイト機能が設けられている。すなわち、例えば
接続部３の一部に情報転送能力の低いケーブルを用いた
場合であっても、ＣＰＵ２では、所定時間が経過するま
での間は情報の受け取り待機状態となっている。よっ
て、ＣＰＵ２は、情報の受け取りを確実に行うことがで
き、その結果周辺回路部１３との間のインターフェース
の信頼度が増す。つまり、接続負荷によるインターフェ
ースの遅れが、低速の周辺回路部との接続にも動作クロ
ックの変更無しに対応可能となる。
【００２６】次に、本発明に係わるＩＣＥの他の実施の
形態について、図２を参照して説明する。本実施の形態
のＩＣＥ１ａは、上述した実施の形態のＩＣＥ１と接続
部３ａが異なるものである。
形態について、図２を参照して説明する。本実施の形態
のＩＣＥ１ａは、上述した実施の形態のＩＣＥ１と接続
部３ａが異なるものである。
【００２７】この接続部３ａは、集積回路１１に設けら
れた入出力ポート１４を介してＣＰＵ２と周辺回路部１
３とを接続させるものである。ただし、接続部３ａで
は、集積回路１１とマイコン応用装置１０との間で、Ｃ
ＰＵ１２の情報処理機能によって処理される情報を授受
するために設けられた入出力ポート１４を介するように
なっている。よって、この入出力ポート１４は、上述し
た実施の形態の場合と異なり、内部バス１５と接続する
機能を有していなくても良い。なお、この入出力ポート
１４は、集積回路１１に設けられた汎用ポート（入力、
出力、または入出力）を使用しても良いが、ソフトウエ
アでの制御を簡易にするために、外部メモリアクセス用
のポートを使用することが好ましい。
れた入出力ポート１４を介してＣＰＵ２と周辺回路部１
３とを接続させるものである。ただし、接続部３ａで
は、集積回路１１とマイコン応用装置１０との間で、Ｃ
ＰＵ１２の情報処理機能によって処理される情報を授受
するために設けられた入出力ポート１４を介するように
なっている。よって、この入出力ポート１４は、上述し
た実施の形態の場合と異なり、内部バス１５と接続する
機能を有していなくても良い。なお、この入出力ポート
１４は、集積回路１１に設けられた汎用ポート（入力、
出力、または入出力）を使用しても良いが、ソフトウエ
アでの制御を簡易にするために、外部メモリアクセス用
のポートを使用することが好ましい。
【００２８】また、この接続部３ａは、入出力ポート１
４と接続した際に、集積回路１１がエバモードに切り替
わるように、この集積回路１１に対する切り替え指示を
与えるようになっている。ただし、この切り替え指示に
は、入出力ポート１４を介してＣＰＵ１２に与える停止
指示信号も含まれる。つまり、接続部３ａでは、入出力
ポート１４を介してＣＰＵ２と周辺回路部１３とを接続
させるとともに、これらのＣＰＵ２と周辺回路部１３と
が接続している間は集積回路１１のＣＰＵ１２の情報処
理機能を停止させるものである。
４と接続した際に、集積回路１１がエバモードに切り替
わるように、この集積回路１１に対する切り替え指示を
与えるようになっている。ただし、この切り替え指示に
は、入出力ポート１４を介してＣＰＵ１２に与える停止
指示信号も含まれる。つまり、接続部３ａでは、入出力
ポート１４を介してＣＰＵ２と周辺回路部１３とを接続
させるとともに、これらのＣＰＵ２と周辺回路部１３と
が接続している間は集積回路１１のＣＰＵ１２の情報処
理機能を停止させるものである。
【００２９】このように構成されたＩＣＥ１ａでは、上
述した実施の形態におけるＩＣＥ１の場合と同様に、マ
イコン応用装置１０に対する動作確認を行う。よって、
このＩＣＥ１ａにおいても、集積回路をシリーズ展開し
た場合に、従来に比べて開発効率を向上させることが可
能となり、さらに確実で、かつ、信頼度の高い動作確認
を実現することができる。
述した実施の形態におけるＩＣＥ１の場合と同様に、マ
イコン応用装置１０に対する動作確認を行う。よって、
このＩＣＥ１ａにおいても、集積回路をシリーズ展開し
た場合に、従来に比べて開発効率を向上させることが可
能となり、さらに確実で、かつ、信頼度の高い動作確認
を実現することができる。
【００３０】ただし、このＩＣＥ１ａでは、ＣＰＵ２と
周辺回路部１３とを接続させる際に、集積回路１１内の
内部バス１５の接続切り替えを行わずに、例えば外部メ
モリアクセス用の入出力ポート１４を介して行うように
なっている。したがって、ＣＰＵ２と周辺回路部１３と
の間の情報の授受が、内部バス１５の接続切り替えを行
う場合に比べて低速となるが、内部バス１５の接続切り
替えを行う必要がないので、簡素な構成で上述の効果を
得ることができ、さらに、そのための制御も容易とな
る。
周辺回路部１３とを接続させる際に、集積回路１１内の
内部バス１５の接続切り替えを行わずに、例えば外部メ
モリアクセス用の入出力ポート１４を介して行うように
なっている。したがって、ＣＰＵ２と周辺回路部１３と
の間の情報の授受が、内部バス１５の接続切り替えを行
う場合に比べて低速となるが、内部バス１５の接続切り
替えを行う必要がないので、簡素な構成で上述の効果を
得ることができ、さらに、そのための制御も容易とな
る。
【００３１】
【発明の効果】以上に説明したように、本発明のＩＣＥ
は、接続手段により接続された処理手段と周辺回路部と
が集積回路の機能を代行するとともに、評価手段がこれ
ら処理手段及び周辺回路部に対して応用装置の動作確認
に必要な処理を行わせるようになっている。よって、こ
のＩＣＥでは、例えば集積回路がシリーズ展開された場
合であっても、シリーズ展開された各集積回路の機能を
一つのＩＣＥによって代行することができるので、前記
各集積回路の開発に併せてそれぞれのＩＣＥを開発する
必要がなく、結果として従来に比べて開発効率が向上す
る。また、このＩＣＥは、機能を代行する対象となる集
積回路と同様に構成されているため、最終的な処理のタ
イミングやスピードが違ったり、アナログ回路が実現し
難くなってしまうことがなく、確実で、かつ、信頼度の
高い動作確認を実現することができる。
は、接続手段により接続された処理手段と周辺回路部と
が集積回路の機能を代行するとともに、評価手段がこれ
ら処理手段及び周辺回路部に対して応用装置の動作確認
に必要な処理を行わせるようになっている。よって、こ
のＩＣＥでは、例えば集積回路がシリーズ展開された場
合であっても、シリーズ展開された各集積回路の機能を
一つのＩＣＥによって代行することができるので、前記
各集積回路の開発に併せてそれぞれのＩＣＥを開発する
必要がなく、結果として従来に比べて開発効率が向上す
る。また、このＩＣＥは、機能を代行する対象となる集
積回路と同様に構成されているため、最終的な処理のタ
イミングやスピードが違ったり、アナログ回路が実現し
難くなってしまうことがなく、確実で、かつ、信頼度の
高い動作確認を実現することができる。
【図１】本発明に係わるインサーキットエミュレータの
実施の形態の一例の概略構成を示すブロック図である。
実施の形態の一例の概略構成を示すブロック図である。
【図２】本発明に係わるインサーキットエミュレータの
他の実施の形態の概略構成を示すブロック図である。
他の実施の形態の概略構成を示すブロック図である。
【図３】従来のインサーキットエミュレータの概略構成
を示すブロック図である。
を示すブロック図である。
１ ＩＣＥ（インサーキットエミュレータ） ２ ＣＰＵ ３ 接続部 ４ ＥＶＡ １１ 集積回路 １２ ＣＰＵ １３ 周辺回路部 １４ 入出力ポート １５ 内部バス
Claims (4)
- 【請求項１】 情報処理機能を有する中央処理部と該中
央処理部における情報処理を支援する周辺回路部とを備
える集積回路を搭載した応用装置に接続され、前記応用
装置の動作確認を行うインサーキットエミュレータであ
って、 前記中央処理部と同等の情報処理機能を有する処理手段
と、 該処理手段と前記周辺回路部とを接続させるとともに、
前記処理手段と前記周辺回路部とが接続している間は前
記中央処理部の情報処理機能の動作を停止させる接続手
段と、 該接続手段によって接続された前記処理手段と前記周辺
回路部とに対し、前記動作確認に必要な処理を行わせる
評価手段とが設けられたことを特徴とするインサーキッ
トエミュレータ。 - 【請求項２】 前記接続手段は、前記集積回路内で前記
中央処理部と前記周辺回路部との間を接続する内部バス
に対して、該内部バスの接続の切り替えを行い前記処理
手段と前記周辺回路部とを接続させるものであることを
特徴とする請求項１記載のインサーキットエミュレー
タ。 - 【請求項３】 前記接続手段は、前記集積回路と前記応
用装置との間で前記中央処理部の情報処理機能によって
処理される情報を授受するために前記集積回路に設けら
れたポートを介して、前記処理手段と前記周辺回路部と
を接続させるものであることを特徴とする請求項１記載
のインサーキットエミュレータ。 - 【請求項４】 前記処理手段には、該処理手段の有する
情報処理機能により処理する情報を前記接続手段から受
け取る場合に、該処理手段が前記情報を受け取り可能に
なってから所定時間が経過するまでの間を、前記情報の
受け取り待機状態とするウエイト機能が設けられたこと
を特徴とする請求項１、２または３記載のインサーキッ
トエミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8102139A JPH09288593A (ja) | 1996-04-24 | 1996-04-24 | インサーキットエミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8102139A JPH09288593A (ja) | 1996-04-24 | 1996-04-24 | インサーキットエミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09288593A true JPH09288593A (ja) | 1997-11-04 |
Family
ID=14319442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8102139A Pending JPH09288593A (ja) | 1996-04-24 | 1996-04-24 | インサーキットエミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09288593A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7283946B2 (en) | 2001-11-30 | 2007-10-16 | Fujitsu Ten Limited | Microcomputer logic development system |
| US7539610B2 (en) | 2003-01-31 | 2009-05-26 | Fujitsu Ten Limited | Microcomputer logic development |
-
1996
- 1996-04-24 JP JP8102139A patent/JPH09288593A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7283946B2 (en) | 2001-11-30 | 2007-10-16 | Fujitsu Ten Limited | Microcomputer logic development system |
| US7650274B2 (en) | 2001-11-30 | 2010-01-19 | Fujitsu Ten Limited | Microcomputer logic development system |
| US7539610B2 (en) | 2003-01-31 | 2009-05-26 | Fujitsu Ten Limited | Microcomputer logic development |
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