JPH09284130A - Pll circuit - Google Patents
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
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- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は特にクロック同期
が重要な通信用のＬＳＩやマイクロプロセッサ、高速メ
モリ等に適用されるＰＬＬ（phase locked loop ）回路
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PLL (phase locked loop) circuit applied to LSIs, microprocessors, high-speed memories, etc. for communication, in which clock synchronization is important.
【０００２】[0002]
【従来の技術】ＰＬＬ回路は入力されてくるクロックに
正確な周波数追尾を行う閉ループ、サーボ機構である。
図５は従来のＰＬＬ回路の構成を示すブロック図であ
る。リファレンスクロック（外部クロック）ＣＫ1 と、
ＰＬＬ自体が発生する内部クロックＣＫ2 のそれぞれの
位相と周波数を比較する周波数位相比較器（ＰＦＤ：ph
ase frequency detector）11と、ＰＦＤ11の出力に応じ
てローパスフィルタ（ＬＰＦ：low pass filter ）13を
充放電するチャージポンプ回路（ＣＨＰ：charge pump
）12と、上記ＬＰＦ13の出力電圧に応じて発振周波数
が変化する電圧制御発振器（ＶＣＯ：voltage controll
ed oscillator ）14で構成される。2. Description of the Related Art A PLL circuit is a closed loop, servo mechanism that accurately tracks the frequency of an incoming clock.
FIG. 5 is a block diagram showing the configuration of a conventional PLL circuit. Reference clock (external clock) CK1,
A frequency phase comparator (PFD: ph) for comparing the phase and frequency of each internal clock CK2 generated by the PLL itself.
ase frequency detector) 11 and a charge pump circuit (CHP: charge pump) for charging and discharging a low pass filter (LPF) 13 according to the output of the PFD 11.
) 12 and a voltage controlled oscillator (VCO) whose oscillation frequency changes according to the output voltage of the LPF 13.
ed oscillator) 14.
【０００３】ＰＬＬ自体が発生する内部クロックが外部
クロックに比較して遅れている場合、ＰＦＤ11はＣＨＰ
12にＬＰＦ13を充電するように信号を発する。ＬＰＦ13
を充電することにより、ＬＰＦ13の出力電位が上昇し、
その結果、ＶＣＯ14の発振周波数が速くなり、ＰＬＬの
発生するクロック（内部クロック）は外部クロックに追
いつくようなフィードバックがかかる。When the internal clock generated by the PLL itself is delayed as compared with the external clock, the PFD 11 outputs CHP.
Sends a signal to 12 to charge LPF 13. LPF13
By charging, the output potential of LPF13 rises,
As a result, the oscillation frequency of the VCO 14 becomes faster, and the clock generated by the PLL (internal clock) is fed back to catch up with the external clock.
【０００４】逆にＰＬＬが発生する内部クロックが外部
クロックに比較して進んでいる場合にはＣＨＰ12はＬＰ
Ｆ13の電荷を放電し、ＬＰＦ13の電位を下げてＶＣＯ14
の発振周波数を下げる。On the contrary, when the internal clock generated by the PLL is ahead of the external clock, the CHP 12 is LP.
The electric charge of F13 is discharged, the electric potential of LPF13 is lowered, and VCO14
Lower the oscillation frequency of.
【０００５】図６（ａ），（ｂ）はそれぞれ従来のＰＬ
Ｌ回路のＶＣＯ14においてゲインに対するジッタの影響
を示すｆ−ｖ特性図である。入力する電圧ΔＶ1 を変化
させたときのＶＣＯ14の発振周波数Δｆ1 の変化する割
合（ｆ−ｖ特性）はゲインの大小に依存する。すなわ
ち、図６（ａ）のようにＶＣＯ14のゲインが大きいと、
電源電圧のゆらぎ（電源ノイズ）による発振周波数のゆ
らぎ（ジッタ）が大きくなってしまう。従って、ジッタ
の小さいＰＬＬを構成するには図６（ｂ）のようにＶＣ
Ｏのゲインを小さくする必要がある（図６（ｂ））。FIGS. 6 (a) and 6 (b) show conventional PLs, respectively.
FIG. 11 is an fv characteristic diagram showing the influence of jitter on gain in the VCO 14 of the L circuit. The changing rate (fv characteristic) of the oscillation frequency Δf 1 of the VCO 14 when the input voltage ΔV 1 is changed depends on the magnitude of the gain. That is, if the VCO 14 has a large gain as shown in FIG.
Fluctuations in the oscillation frequency (jitter) due to fluctuations in the power supply voltage (power supply noise) increase. Therefore, in order to construct a PLL with a small jitter, as shown in FIG.
It is necessary to reduce the O gain (FIG. 6B).
【０００６】しかしながら、ＶＣＯ14のｆ−ｖ特性のゲ
インを小さくすると、ＶＣＯ14の発振周波数帯が狭ま
り、ＰＬＬの動作周波数帯（ロックレンジ）が狭くなっ
てしまう。図７（ａ），（ｂ）はそれぞれ従来のＰＬＬ
回路のＶＣＯ14においてゲインに対するロックレンジの
影響を示すｆ−ｖ特性図である。各図中、ΔＶ2 は動作
電圧帯、Δｆ2 は動作周波数帯（ロックレンジ）を示
す。ＶＣＯのゲインが大きい方（図７（ａ））が、ゲイ
ンが小さい方（図７（ｂ））に比べてロックレンジが広
範囲となる。However, if the gain of the fv characteristic of the VCO 14 is reduced, the oscillation frequency band of the VCO 14 is narrowed and the operating frequency band (lock range) of the PLL is narrowed. 7 (a) and 7 (b) are conventional PLLs, respectively.
It is a fv characteristic figure which shows the influence of the lock range with respect to gain in VCO14 of a circuit. In each figure, ΔV 2 indicates an operating voltage band, and Δf 2 indicates an operating frequency band (lock range). The larger VCO gain (FIG. 7A) has a wider lock range than the smaller VCO gain (FIG. 7B).
【０００７】キャッシュ用途の高速ＳＲＡＭ等では、対
応するプロセッサが変わると動作周波数も変わるので、
搭載されるＰＬＬのロックレンジも広域であることが望
ましい。In a high-speed SRAM or the like for cache, the operating frequency changes when the corresponding processor changes.
It is desirable that the lock range of the mounted PLL is wide.
【０００８】[0008]
【発明が解決しようとする課題】上述によれば、ＰＬＬ
において動作周波数帯はできるだけ広い方がよい。従来
ではＰＬＬにおいて動作周波数帯を広くしようとすれ
ば、ＶＣＯにおいてゲインの大きな構成にすることにな
り、電源ノイズによる発振周波数のゆらぎ（ジッタ）が
大きくなる問題がある。この発明は上記のような事情を
考慮してなされたものであり、その目的は、ジッタが小
さく、かつ動作周波数帯の広いＰＬＬ回路を提供するこ
とにある。According to the above, the PLL is
In, the operating frequency band should be as wide as possible. Conventionally, if an attempt is made to widen the operating frequency band in the PLL, the VCO will have a large gain configuration, and there is a problem that fluctuations (jitter) in the oscillation frequency due to power supply noise increase. The present invention has been made in consideration of the above circumstances, and an object thereof is to provide a PLL circuit having a small jitter and a wide operating frequency band.
【０００９】[0009]
【課題を解決するための手段】この発明のＰＬＬ回路
は、第１の信号と第２の信号を比較し、２つの信号の位
相差、周波数差を検出する周波数位相比較手段と、前記
周波数位相比較手段の結果に応じて出力電圧を変化させ
る電圧制御手段と、前記出力電圧に従って発振動作す
る、異なる複数の発振周波数帯を有する電圧制御発振手
段と、前記第１の信号の周波数に応じて前記電圧制御発
振手段の１つを選択する制御手段とを具備し、前記制御
手段に応じた前記電圧制御発振手段により前記第２の信
号を生成することを特徴とする。A PLL circuit of the present invention comprises a frequency phase comparison means for comparing a first signal and a second signal to detect a phase difference and a frequency difference between the two signals, and the frequency phase comparison means. Voltage control means for changing the output voltage according to the result of the comparison means, voltage controlled oscillating means having a plurality of different oscillation frequency bands for oscillating according to the output voltage, and And a control means for selecting one of the voltage control oscillating means, wherein the voltage control oscillating means corresponding to the control means generates the second signal.
【００１０】この発明では、ゲインの小さな電圧制御発
振手段を構成する。その代り、ＰＬＬの動作周波数帯を
幾つかに分けオフセットを持たせた電圧制御発振手段を
構成する。このような電圧制御発振手段において、制御
手段により第１の信号に適応可能なＰＬＬの動作周波数
帯が選択される。According to the present invention, the voltage controlled oscillating means having a small gain is constructed. Instead, the operating frequency band of the PLL is divided into several parts to form a voltage controlled oscillating means having an offset. In such a voltage controlled oscillator, the control unit selects an operating frequency band of the PLL that can be applied to the first signal.
【００１１】[0011]
【発明の実施の形態】図１はこの発明の第１の実施形態
によるＰＬＬ回路の構成を示すブロック図である。周波
数位相比較器（ＰＦＤ：phase frequency detector）11
は、リファレンスクロック（外部クロック）ＣＫ1 とＰ
ＬＬ自体が発生する内部クロックＣＫ2 のそれぞれの位
相と周波数を比較する。チャージポンプ回路（ＣＨＰ：
chargepump ）12は、ＰＦＤ11の出力に応じてローパス
フィルタ（ＬＰＦ：low passfilter）13を充放電する。
ＬＰＦ13ではＣＨＰ12に応じた出力電圧が決まる。電圧
制御発振器（ＶＣＯ：voltage controlled oscillator
）15は、ＬＰＦ13からの出力電圧に応じて発振周波数
が変化する。1 is a block diagram showing the configuration of a PLL circuit according to a first embodiment of the present invention. Frequency phase detector (PFD) 11
Is the reference clock (external clock) CK1 and P
The respective phases and frequencies of the internal clock CK2 generated by LL itself are compared. Charge pump circuit (CHP:
chargepump) 12 charges and discharges a low pass filter (LPF) 13 according to the output of PFD 11.
The LPF13 determines the output voltage corresponding to the CHP12. Voltage controlled oscillator (VCO)
) 15, the oscillation frequency changes in accordance with the output voltage from the LPF13.
【００１２】内部クロックＣＫ2 が外部クロックＣＫ1
に比較して位相が遅れている場合、ＰＦＤ11はＣＨＰ12
にＬＰＦ13を充電するように信号を発する。ＬＰＦ13を
充電することにより、ＬＰＦ13の出力電位が上昇し、そ
の結果、ＶＣＯ15の発振周波数が上がり、逆に内部クロ
ックＣＫ2 が外部クロックＣＫ1 に比較して進んでいる
場合には、ＣＨＰ12はＬＰＦ13の電荷を放電し、ＬＰＦ
13の電位を下げてＶＣＯ15の発振周波数を下げる．これ
により、内部クロックＣＫ2 は外部クロックＣＫ1 に追
尾する閉ループ動作ができる。The internal clock CK2 is the external clock CK1
If the phase is delayed compared to, PFD11 is CHP12
Signal to charge the LPF13. When the LPF13 is charged, the output potential of the LPF13 rises, and as a result, the oscillation frequency of the VCO15 rises, and conversely, when the internal clock CK2 is ahead of the external clock CK1, the CHP12 charges the LPF13. Discharge the LPF
Lower the potential of 13 and lower the oscillation frequency of VCO 15. As a result, the internal clock CK2 can perform a closed loop operation of tracking the external clock CK1.
【００１３】ここで、上記ＶＣＯ15は複数の異なる発振
周波数帯を有する電圧制御発振器から構成されている。
すなわち、ＶＣＯ15は、ジッタの影響が極めて小さく抑
えられるようｆ−ｖ特性のゲインを小さくし、使用され
るべき発振周波数帯を２種類以上、例えば、ＦＢ0 〜Ｆ
Ｂｎ（ｎ＝1,2,…）に区分される電圧制御発振器からな
る（図２参照）。図２によれば、それぞれ互いの隣り合
う発振周波数帯、例えばＦＢ0 とＦＢ1 には周波数帯が
オーバーラップした部分2 が設けられる。Here, the VCO 15 is composed of a voltage controlled oscillator having a plurality of different oscillation frequency bands.
That is, the VCO 15 reduces the gain of the fv characteristic so that the influence of the jitter can be suppressed to a very small level, and uses two or more types of oscillation frequency bands to be used, for example, FB0 to FB0.
It is composed of a voltage controlled oscillator classified into Bn (n = 1, 2, ...) (see FIG. 2). According to FIG. 2, the oscillating frequency bands adjacent to each other, for example, FB0 and FB1 are each provided with a portion 2 where the frequency bands overlap.
【００１４】また、図１を参照すると外部クロックＣＫ
1 の周波数をカウントする周波数カウンタ（ＦＱＣ：fr
equency counter ）16が設けられている。このカウント
値はセレクタ17に入力され、セレクタ17は上記カウント
値に応じて上記ＶＣＯ15の電圧制御発振器の１つを選択
する。Further, referring to FIG. 1, the external clock CK
Frequency counter that counts the frequency of 1 (FQC: fr
equency counter) 16 is provided. This count value is input to the selector 17, which selects one of the voltage controlled oscillators of the VCO 15 according to the count value.
【００１５】上記構成によれば、ＶＣＯ15は、それぞれ
ゲインの小さい異なるｆ−ｖ特性を持つ（ｎ＋１）個の
ＶＣＯを持つことになり、セレクタ17で上記（ｎ＋１）
個のうち所定の１個を選択し、ジッタが低減された所望
のＰＬＬ動作ができるようになる。つまり、上記セレク
タにおける選択は、外部クロックＣＫ1 に対して、発生
させる内部クロックＣＫ2 の周波数を発生させるのに最
適な発振周波数帯となる。これにより、ジッタを抑えた
広いロックレンジを有する構成となる。According to the above configuration, the VCO 15 has (n + 1) VCOs having different fv characteristics with small gains, and the selector 17 causes the (n + 1) VCOs.
By selecting a predetermined one of them, a desired PLL operation with reduced jitter can be performed. That is, the selection by the selector is the optimum oscillation frequency band for generating the frequency of the internal clock CK2 to be generated with respect to the external clock CK1. As a result, the configuration has a wide lock range with suppressed jitter.
【００１６】図３は図１のセレクタ17とＶＣＯ15の制御
構成例を示す回路ブロック図である。ＦＱＣ16のカウン
ト値がどの範囲にあるかで（ｎ＋１）本の信号線のいず
れかがアクティブ信号としてセレクタ170 〜17ｎいずれ
か１つを動作させ、ＬＰＦ13からの出力電圧をＶＣＯ15
に伝達する。ＶＣＯ15でも上記ＦＱＣ16からのアクティ
ブ信号を受け、アクティブとなっているセレクタとつな
がる発振周波数帯ＦＢ0 〜ＦＢｎのいずれか１つのＶＣ
Ｏの動作が選択される。この発振周波数帯ＦＢ0 〜ＦＢ
ｎのいずれか１つを使用して得られたＶＣＯ15の出力は
上記ＦＱＣ16からのアクティブ信号により開くゲート回
路18を介してＰＦＤ11に供給される。FIG. 3 is a circuit block diagram showing a control configuration example of the selector 17 and the VCO 15 of FIG. Depending on the range of the count value of the FQC16, one of the (n + 1) signal lines activates one of the selectors 170 to 17n as an active signal to output the output voltage from the LPF13 to the VCO15.
To communicate. The VCO 15 also receives the active signal from the FQC 16 and connects any one of the oscillation frequency bands FB0 to FBn to the active selector VC.
The O operation is selected. This oscillation frequency band FB0-FB
The output of the VCO 15 obtained by using any one of n is supplied to the PFD 11 through the gate circuit 18 which is opened by the active signal from the FQC 16.
【００１７】図４はこの発明の第２の実施形態によるＰ
ＬＬ回路の構成を示すブロック図である。図１と比べて
ＦＱＣ16とセレクタ17の間にレジスタ20が設けられてい
ること、及び、ＶＣＯ15の後段に分周回路21が設けられ
ていることが異なっている。レジスタ20はリセット後、
ＦＱＣ16のカウント値を保持する。このレジスタ20の保
持情報によりセレクタ17が動作し、ＶＣＯ15が制御され
ることになる。これにより、外部クロックＣＫ1 の周波
数が、何らかの原因でゆらぐような変化があったとして
も、使用する電圧発振器は変わらない。FIG. 4 shows P according to the second embodiment of the present invention.
It is a block diagram which shows the structure of a LL circuit. The difference from FIG. 1 is that a register 20 is provided between the FQC 16 and the selector 17 and that a frequency divider circuit 21 is provided at the subsequent stage of the VCO 15. After register 20 is reset,
Holds the count value of FQC16. The selector 17 operates according to the information held in the register 20, and the VCO 15 is controlled. As a result, even if the frequency of the external clock CK1 fluctuates for some reason, the voltage oscillator used does not change.
【００１８】また、分周回路21が設けられることによ
り、外部クロックＣＫ1 に対して、発生させる内部クロ
ックＣＫ2 の周波数を分周する。上記各実施形態の構成
によれば、例えば、外部クロックＣＫ1 が２００ＭＨｚ
のときに内部クロックＣＫ2 は２００ＭＨｚ、あるい
は、外部クロックＣＫ1 が２００ＭＨｚのときに内部ク
ロックＣＫ2 は１００ＭＨｚと、所望のクロック信号を
発生させるため、ＶＣＯ15において最適な発振周波数帯
が選択され、広いロックレンジに対処でき、しかもジッ
タの極めて少ない周波数追尾が可能となる。Further, by providing the frequency dividing circuit 21, the frequency of the internal clock CK2 to be generated is divided with respect to the external clock CK1. According to the configurations of the above embodiments, for example, the external clock CK1 is 200 MHz.
, The internal clock CK2 is 200 MHz, or the external clock CK1 is 200 MHz, the internal clock CK2 is 100 MHz, so that the VCO15 can generate a desired clock signal. It is possible to deal with this, and frequency tracking with extremely little jitter is possible.
【００１９】なお、この発明のようなオフセットを持た
せた複数の発振周波数帯を有する各発振器から構成され
るＶＣＯ15を内蔵したＰＬＬ回路をＬＳＩチップ化する
場合、ＬＳＩ内での占有する割合は従来に比べてもそれ
程大きくならない。ＬＳＩ内での占有する割合はローパ
スフィルタが約５０％あって大きいが、ＶＣＯ15に関し
ては占有面積は小さいので集積化の上でそれほど心配な
い。When a PLL circuit having a built-in VCO 15 composed of oscillators having a plurality of oscillating frequency bands with offsets as in the present invention is formed into an LSI chip, the ratio occupied in the LSI is conventional. It doesn't grow so much compared to. The low-pass filter has a large occupying ratio in the LSI, which is about 50%, but the VCO 15 occupies a small area, so there is little concern in terms of integration.
【００２０】[0020]
【発明の効果】以上説明したようにこの発明によれば、
ＶＣＯのゲインを抑えて、かつ発振周波数帯を複数種類
オフセットを持たせて用意するので、ジッタが小さくロ
ックレンジの大きいＰＬＬ回路を提供することができ
る。As described above, according to the present invention,
Since the VCO gain is suppressed and the oscillation frequency band is provided with a plurality of types of offsets, it is possible to provide a PLL circuit with a small jitter and a large lock range.
【図１】この発明の第１の実施形態によるＰＬＬ回路の
構成を示すブロック図。FIG. 1 is a block diagram showing a configuration of a PLL circuit according to a first embodiment of the present invention.
【図２】この発明に用いるＶＣＯの特性を示すｆ−ｖ特
性図。FIG. 2 is an fv characteristic diagram showing characteristics of a VCO used in the present invention.
【図３】図１の要部の制御構成例を示す回路ブロック
図。FIG. 3 is a circuit block diagram showing a control configuration example of a main part of FIG.
【図４】この発明の第２の実施形態によるＰＬＬ回路の
構成を示すブロック図。FIG. 4 is a block diagram showing a configuration of a PLL circuit according to a second embodiment of the present invention.
【図５】従来のＰＬＬ回路の構成を示すブロック図。FIG. 5 is a block diagram showing a configuration of a conventional PLL circuit.
【図６】図６（ａ），（ｂ）はそれぞれ従来のＰＬＬ回
路のＶＣＯにおけるゲインに対するジッタの影響を示す
ｆ−ｖ特性図。FIGS. 6A and 6B are fv characteristic diagrams showing the influence of jitter on the gain in the VCO of the conventional PLL circuit.
【図７】図７（ａ），（ｂ）はそれぞれ従来のＰＬＬ回
路のＶＣＯにおけるゲインに対するロックレンジの影響
を示すｆ−ｖ特性図。7A and 7B are fv characteristic diagrams showing the effect of the lock range on the gain in the VCO of the conventional PLL circuit.
11…周波数位相比較器（ＰＦＤ） 12…チャージポンプ回路（ＣＨＰ） 13…ローパスフィルタ（ＬＰＦ） 15…電圧制御発振器（ＶＣＯ） 16…周波数カウンタ（ＦＱＣ） 17…セレクタ 18…ゲート回路 20…レジスタ 21…分周回路 11 ... Frequency phase comparator (PFD) 12 ... Charge pump circuit (CHP) 13 ... Low pass filter (LPF) 15 ... Voltage controlled oscillator (VCO) 16 ... Frequency counter (FQC) 17 ... Selector 18 ... Gate circuit 20 ... Register 21 … Divider circuit
Claims (9)
の信号の位相差、周波数差を検出する周波数位相比較手
段と、 前記周波数位相比較手段の結果に応じて出力電圧を変化
させる電圧制御手段と、 前記出力電圧に従って発振動作する、異なる複数の発振
周波数帯を有する電圧制御発振手段と、 前記第１の信号の周波数に応じて前記電圧制御発振手段
の１つを選択する制御手段とを具備し、前記制御手段に
応じた前記電圧制御発振手段により前記第２の信号を生
成することを特徴とするＰＬＬ回路。1. A frequency / phase comparison means for comparing a first signal and a second signal to detect a phase difference and a frequency difference between the two signals, and an output voltage varying according to a result of the frequency / phase comparison means. Voltage control means, a voltage control oscillation means that oscillates according to the output voltage and has a plurality of different oscillation frequency bands, and a control that selects one of the voltage control oscillation means according to the frequency of the first signal. Means for generating the second signal by the voltage controlled oscillation means according to the control means.
記第１の信号の周波数に応じた値を格納するレジスタを
さらに具備し、前記レジスタの保持情報から前記制御手
段が機能し前記発振周波数帯の１つを選択することを特
徴とする。2. The PLL circuit according to claim 1, further comprising a register that stores a value corresponding to the frequency of the first signal, and the control means functions based on the information held in the register to cause the oscillation frequency band. Is selected.
おいて、前記電圧制御発振手段の後段に出力周波数を分
周する回路手段を具備することを特徴とする。3. The PLL circuit according to claim 1 or 2, further comprising circuit means for dividing the output frequency at a stage subsequent to the voltage controlled oscillation means.
内部クロックとを比較する周波数位相比較器と、 前記周波数位相比較器からの結果に応じて前記電圧制御
発振器への入力電圧を変化させるローパスフィルタと、 前記入力クロックの周波数をカウントするカウンタと、 前記電圧制御発振器において異なる２種類以上の発振周
波数帯に区分し、そのうちの１つの発振周波数帯を前記
カウンタに応じて選択するセレクタとを具備したことを
特徴とするＰＬＬ回路。4. A frequency phase comparator for comparing an input clock with an internal clock corresponding to a voltage controlled oscillator, and a low pass filter for changing an input voltage to the voltage controlled oscillator according to a result from the frequency phase comparator. And a counter that counts the frequency of the input clock, and a selector that divides the voltage-controlled oscillator into two or more different oscillation frequency bands and selects one of the oscillation frequency bands according to the counter. A PLL circuit characterized by the above.
記カウンタに応じたカウント値を格納するレジスタをさ
らに具備し、前記レジスタの保持情報から前記セレクタ
が動作制御されることを特徴とする。5. The PLL circuit according to claim 4, further comprising a register that stores a count value corresponding to the counter, and operation of the selector is controlled based on information held in the register.
おいて、前記電圧制御発振器の後段に出力周波数を分周
する回路手段を具備することを特徴とする。6. The PLL circuit according to claim 4 or 5, further comprising circuit means for dividing an output frequency at a stage subsequent to the voltage controlled oscillator.
部で発生した内部クロック信号とを比較し、２つのクロ
ック信号の位相差、周波数差を検出する周波数位相比較
器と、 前記周波数位相比較器の出力に応じて出力電圧を変化さ
せる電圧制御回路と、 異なる複数の発振周波数帯を有する電圧制御発振回路
と、 前記入力クロック信号の周波数に応じた前記電圧制御発
振回路の１つを選択するセレクタとを具備し、前記セレ
クタに応じた前記電圧制御発振回路の発振周波数帯でも
って前記内部クロック信号を生成することを特徴とする
ＰＬＬ回路。7. A frequency phase comparator for comparing an input clock signal from the outside with an internal clock signal generated inside the LSI to detect a phase difference and a frequency difference between the two clock signals, and a frequency phase comparator of the frequency phase comparator. A voltage control circuit that changes the output voltage according to the output, a voltage control oscillation circuit having a plurality of different oscillation frequency bands, and a selector that selects one of the voltage control oscillation circuits according to the frequency of the input clock signal A PLL circuit comprising: an internal clock signal generated in the oscillation frequency band of the voltage controlled oscillation circuit according to the selector.
記入力クロック信号の周波数に応じた値を格納するレジ
スタをさらに具備し、前記レジスタの保持情報から前記
セレクタが動作制御されることを特徴とする。8. The PLL circuit according to claim 7, further comprising a register that stores a value according to the frequency of the input clock signal, and the operation of the selector is controlled based on the information held in the register. To do.
おいて、前記電圧制御発振回路の後段に出力周波数を分
周する回路手段を具備することを特徴とする。9. The PLL circuit according to claim 7 or 8, further comprising circuit means for dividing an output frequency at a stage subsequent to the voltage controlled oscillator circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8095351A JPH09284130A (en) | 1996-04-17 | 1996-04-17 | Pll circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8095351A JPH09284130A (en) | 1996-04-17 | 1996-04-17 | Pll circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09284130A true JPH09284130A (en) | 1997-10-31 |
Family
ID=14135253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8095351A Pending JPH09284130A (en) | 1996-04-17 | 1996-04-17 | Pll circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09284130A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7301413B2 (en) | 2004-04-13 | 2007-11-27 | Fujitsu Limited | Voltage controlled oscillator and PLL circuit |
| JP2010517383A (en) * | 2007-01-19 | 2010-05-20 | クゥアルコム・インコーポレイテッド | Method and apparatus for dynamic frequency scaling of phase-locked loops for microprocessors |
| JP2011259402A (en) * | 2010-06-11 | 2011-12-22 | Askey Computer Corp | Frequency calibration fixing device and frequency calibration fixing method |
-
1996
- 1996-04-17 JP JP8095351A patent/JPH09284130A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7301413B2 (en) | 2004-04-13 | 2007-11-27 | Fujitsu Limited | Voltage controlled oscillator and PLL circuit |
| JP2010517383A (en) * | 2007-01-19 | 2010-05-20 | クゥアルコム・インコーポレイテッド | Method and apparatus for dynamic frequency scaling of phase-locked loops for microprocessors |
| JP2011259402A (en) * | 2010-06-11 | 2011-12-22 | Askey Computer Corp | Frequency calibration fixing device and frequency calibration fixing method |
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