JPH0927624A - 薄膜トランジスタ、薄膜トランジスタの製造方法及び液晶ディスプレイ - Google Patents
薄膜トランジスタ、薄膜トランジスタの製造方法及び液晶ディスプレイInfo
- Publication number
- JPH0927624A JPH0927624A JP17648995A JP17648995A JPH0927624A JP H0927624 A JPH0927624 A JP H0927624A JP 17648995 A JP17648995 A JP 17648995A JP 17648995 A JP17648995 A JP 17648995A JP H0927624 A JPH0927624 A JP H0927624A
- Authority
- JP
- Japan
- Prior art keywords
- film
- sidewall
- polycrystalline silicon
- thin film
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims description 34
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 21
- 239000010408 film Substances 0.000 claims abstract description 181
- 238000000034 method Methods 0.000 claims abstract description 72
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 54
- 239000012535 impurity Substances 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 24
- 238000010438 heat treatment Methods 0.000 claims description 10
- 230000003213 activating effect Effects 0.000 claims description 4
- 230000002093 peripheral effect Effects 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 21
- 229910052814 silicon oxide Inorganic materials 0.000 description 19
- 210000002858 crystal cell Anatomy 0.000 description 12
- 239000013078 crystal Substances 0.000 description 9
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 9
- 238000004151 rapid thermal annealing Methods 0.000 description 9
- 229910021332 silicide Inorganic materials 0.000 description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 7
- 239000010410 layer Substances 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical group [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000013081 microcrystal Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 239000007790 solid phase Substances 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 229910000042 hydrogen bromide Inorganic materials 0.000 description 2
- 238000005984 hydrogenation reaction Methods 0.000 description 2
- 230000006698 induction Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 230000003405 preventing effect Effects 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000005979 thermal decomposition reaction Methods 0.000 description 2
- 229910021364 Al-Si alloy Inorganic materials 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- 229910019001 CoSi Inorganic materials 0.000 description 1
- -1 CoSi 2 Chemical compound 0.000 description 1
- 206010016275 Fear Diseases 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910016006 MoSi Inorganic materials 0.000 description 1
- 229910001069 Ti alloy Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 210000004027 cell Anatomy 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000007737 ion beam deposition Methods 0.000 description 1
- 238000007733 ion plating Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 229910052724 xenon Inorganic materials 0.000 description 1
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＯＦＦ時の漏洩電流の少ない薄膜トランジス
タを提供すること。 【構成】 ガラス基板１上に多結晶シリコン膜２を形成
し、この多結晶シリコン膜２の上に、ゲート絶縁膜３を
介してゲート電極４を形成し、ゲート電極３の側壁にサ
イドウォール７を形成し、サイドウォール７をマスクと
して、多結晶シリコン膜２に低濃度の不純物を注入して
低濃度不純物領域６ａを形成し、ゲート電極４及びサイ
ドウォール７をレジスト８で覆い、レジスト８をマスク
として、多結晶シリコン膜２に高濃度の不純物を注入し
て高濃度不純物領域６ｂを形成する。こうして、ＬＤＤ
構造のソース／ドレイン領域６を有する薄膜トランジス
タを形成する。
タを提供すること。 【構成】 ガラス基板１上に多結晶シリコン膜２を形成
し、この多結晶シリコン膜２の上に、ゲート絶縁膜３を
介してゲート電極４を形成し、ゲート電極３の側壁にサ
イドウォール７を形成し、サイドウォール７をマスクと
して、多結晶シリコン膜２に低濃度の不純物を注入して
低濃度不純物領域６ａを形成し、ゲート電極４及びサイ
ドウォール７をレジスト８で覆い、レジスト８をマスク
として、多結晶シリコン膜２に高濃度の不純物を注入し
て高濃度不純物領域６ｂを形成する。こうして、ＬＤＤ
構造のソース／ドレイン領域６を有する薄膜トランジス
タを形成する。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ(Thi
n Film Transistor)、その製造方法及び液晶ディスプレ
イ(ＬＣＤ：Liqid Crystal Display)に関するものであ
る。
n Film Transistor)、その製造方法及び液晶ディスプレ
イ(ＬＣＤ：Liqid Crystal Display)に関するものであ
る。
【０００２】
【従来の技術】液晶デバイスとしてのＬＣＤにあって
は、近年、単純マトリックス方式からアクティブマトリ
ックス方式の開発が盛んとなっている。アクティブマト
リックス方式には、各画素毎に薄膜トタンジスタを付け
たＴＦＴ型と非線形ダイオードを付けたダイオード型と
がある。このうち、ＴＦＴ型は、そのスイッチング特性
と画素容量を利用して、選択期間に印加された電圧を次
の走査まで保持するものであり、大容量で高いコントラ
スト及び中間調を容易に得ることができる。
は、近年、単純マトリックス方式からアクティブマトリ
ックス方式の開発が盛んとなっている。アクティブマト
リックス方式には、各画素毎に薄膜トタンジスタを付け
たＴＦＴ型と非線形ダイオードを付けたダイオード型と
がある。このうち、ＴＦＴ型は、そのスイッチング特性
と画素容量を利用して、選択期間に印加された電圧を次
の走査まで保持するものであり、大容量で高いコントラ
スト及び中間調を容易に得ることができる。
【０００３】しかしながら、このＴＦＴ型のＬＣＤは、
印加された電圧を保持する、いわゆるＴＦＴのＯＦＦ期
間に漏洩電流が生じる問題がある。そこで、この漏洩電
流を減少させるために、ＬＤＤ構造のトランジスタが採
用されている。ＬＤＤ構造のトランジスタの製造方法は
種々提案されているが、工程を簡略化するために、自己
整合的に形成する技術が、例えば、特開平４−１０４３
４号公報（Ｈ０１Ｌ２１／３３６）に示されている。
印加された電圧を保持する、いわゆるＴＦＴのＯＦＦ期
間に漏洩電流が生じる問題がある。そこで、この漏洩電
流を減少させるために、ＬＤＤ構造のトランジスタが採
用されている。ＬＤＤ構造のトランジスタの製造方法は
種々提案されているが、工程を簡略化するために、自己
整合的に形成する技術が、例えば、特開平４−１０４３
４号公報（Ｈ０１Ｌ２１／３３６）に示されている。
【０００４】この従来技術を、図１９〜図２１に基づい
て説明する。 工程Ａ（図１９参照）：絶縁基板（例えば石英ガラス）
５１上に多結晶シリコン膜５２を形成し、この多結晶シ
リコン膜５２を薄膜トランジスタの能動層として用いる
ために、フォトリソグラフィ技術、ＲＩＥ法によるドラ
イエッチング技術により前記多結晶シリコン膜５２を所
定形状に加工する。
て説明する。 工程Ａ（図１９参照）：絶縁基板（例えば石英ガラス）
５１上に多結晶シリコン膜５２を形成し、この多結晶シ
リコン膜５２を薄膜トランジスタの能動層として用いる
ために、フォトリソグラフィ技術、ＲＩＥ法によるドラ
イエッチング技術により前記多結晶シリコン膜５２を所
定形状に加工する。
【０００５】前記多結晶シリコン膜５２の上に、減圧Ｃ
ＶＤ法を用いて、ゲート絶縁膜５３としてのシリコン酸
化膜を堆積する。 工程Ｂ（図２０参照）：前記ゲート絶縁膜５３上に、減
圧ＣＶＤ法により多結晶シリコン膜を堆積した後、この
多結晶シリコン膜に不純物を注入し、更に熱処理を行っ
て不純物を活性化させる。
ＶＤ法を用いて、ゲート絶縁膜５３としてのシリコン酸
化膜を堆積する。 工程Ｂ（図２０参照）：前記ゲート絶縁膜５３上に、減
圧ＣＶＤ法により多結晶シリコン膜を堆積した後、この
多結晶シリコン膜に不純物を注入し、更に熱処理を行っ
て不純物を活性化させる。
【０００６】次に、常圧ＣＶＤ法により、この多結晶シ
リコン膜の上にシリコン酸化膜５４を堆積した後、フォ
トリソグラフィ技術、ＲＩＥ法によるドライエッチング
技術を用いて、前記多結晶シリコン膜及びシリコン酸化
膜５４を所定形状に加工する。前記多結晶シリコン膜は
ゲート電極５５として使用する。次に、自己整合技術に
より、ゲート電極５５及びシリコン酸化膜５４をマスク
として、多結晶シリコン膜５２に低濃度の不純物を注入
し、低濃度不純物領域５６ａを形成する。
リコン膜の上にシリコン酸化膜５４を堆積した後、フォ
トリソグラフィ技術、ＲＩＥ法によるドライエッチング
技術を用いて、前記多結晶シリコン膜及びシリコン酸化
膜５４を所定形状に加工する。前記多結晶シリコン膜は
ゲート電極５５として使用する。次に、自己整合技術に
より、ゲート電極５５及びシリコン酸化膜５４をマスク
として、多結晶シリコン膜５２に低濃度の不純物を注入
し、低濃度不純物領域５６ａを形成する。
【０００７】工程Ｃ（図２１参照）：前記ゲート絶縁膜
５３及びシリコン酸化膜５４の上に減圧ＣＶＤ法により
シリコン酸化膜を薄く堆積した後、これを異方性全面エ
ッチバックして、前記ゲート電極５５の側壁にサイドウ
ォール５７を形成する。そして、前記サイドウォール５
７をマスクとして、多結晶シリコン膜５２に高濃度の不
純物を注入し、高濃度不純物領域５６ｂを形成する。
５３及びシリコン酸化膜５４の上に減圧ＣＶＤ法により
シリコン酸化膜を薄く堆積した後、これを異方性全面エ
ッチバックして、前記ゲート電極５５の側壁にサイドウ
ォール５７を形成する。そして、前記サイドウォール５
７をマスクとして、多結晶シリコン膜５２に高濃度の不
純物を注入し、高濃度不純物領域５６ｂを形成する。
【０００８】こうして、ソース／ドレインとしてのＬＤ
Ｄ構造の不純物領域５６が自己整合的に形成される。
Ｄ構造の不純物領域５６が自己整合的に形成される。
【０００９】
【発明が解決しようとする課題】従来例にあっては、Ｌ
ＤＤ構造の採用により、ＯＦＦ時の漏洩電流は減少させ
ることができるが、ＬＣＤなど今後ますます高性能化す
るデバイスに適用するためには、この漏洩電流をできる
だけ少なく抑える必要がある。本発明は、斯かる問題点
に鑑み、ＯＦＦ時の漏洩電流が少ない薄膜トランジスタ
を提供するものである。
ＤＤ構造の採用により、ＯＦＦ時の漏洩電流は減少させ
ることができるが、ＬＣＤなど今後ますます高性能化す
るデバイスに適用するためには、この漏洩電流をできる
だけ少なく抑える必要がある。本発明は、斯かる問題点
に鑑み、ＯＦＦ時の漏洩電流が少ない薄膜トランジスタ
を提供するものである。
【００１０】また、本発明は、ＯＦＦ時の漏洩電流が少
ない薄膜トランジスタを採用することで、表示特性が優
れた液晶ディスプレイを提供するものである。
ない薄膜トランジスタを採用することで、表示特性が優
れた液晶ディスプレイを提供するものである。
【００１１】
【課題を解決するための手段】請求項１の薄膜トランジ
スタは、絶縁基板の上に形成された半導体膜と、この半
導体膜の上に形成されたゲート絶縁膜と、このゲート絶
縁膜の上に形成されたゲート電極と、このゲート電極の
側壁に形成されたサイドウォールと、前記半導体膜にお
ける前記サイドウォールの両側に形成されたソース／ド
レインとなるＬＤＤ構造の不純物領域とを具備したもの
である。
スタは、絶縁基板の上に形成された半導体膜と、この半
導体膜の上に形成されたゲート絶縁膜と、このゲート絶
縁膜の上に形成されたゲート電極と、このゲート電極の
側壁に形成されたサイドウォールと、前記半導体膜にお
ける前記サイドウォールの両側に形成されたソース／ド
レインとなるＬＤＤ構造の不純物領域とを具備したもの
である。
【００１２】また、請求項２の薄膜トランジスタは、絶
縁基板の上に形成された多結晶シリコン膜と、この多結
晶シリコン膜の上に形成されたゲート絶縁膜と、このゲ
ート絶縁膜の上に形成されたゲート電極と、このゲート
電極の側壁に形成された絶縁性のサイドウォールと、前
記多結晶シリコン膜における前記サイドウォールの両側
に形成されたソース／ドレインとなるＬＤＤ構造の不純
物領域とを具備したものである。
縁基板の上に形成された多結晶シリコン膜と、この多結
晶シリコン膜の上に形成されたゲート絶縁膜と、このゲ
ート絶縁膜の上に形成されたゲート電極と、このゲート
電極の側壁に形成された絶縁性のサイドウォールと、前
記多結晶シリコン膜における前記サイドウォールの両側
に形成されたソース／ドレインとなるＬＤＤ構造の不純
物領域とを具備したものである。
【００１３】また、請求項３の薄膜トランジスタの製造
方法は、絶縁基板上に半導体膜を形成する工程と、この
半導体膜の上に、ゲート絶縁膜を介してゲート電極を形
成する工程と、前記ゲート電極の少なくとも側壁に第１
のサイドウォールを形成する工程と、前記第１のサイド
ウォールをマスクとして、前記半導体膜に低濃度の不純
物を注入する工程と、前記第１のサイドウォールの少な
くとも側壁に第２のサイドウォールを形成する工程と、
前記第２のサイドウォールをマスクとして、前記半導体
膜に高濃度の不純物を注入する工程とを含むものであ
る。
方法は、絶縁基板上に半導体膜を形成する工程と、この
半導体膜の上に、ゲート絶縁膜を介してゲート電極を形
成する工程と、前記ゲート電極の少なくとも側壁に第１
のサイドウォールを形成する工程と、前記第１のサイド
ウォールをマスクとして、前記半導体膜に低濃度の不純
物を注入する工程と、前記第１のサイドウォールの少な
くとも側壁に第２のサイドウォールを形成する工程と、
前記第２のサイドウォールをマスクとして、前記半導体
膜に高濃度の不純物を注入する工程とを含むものであ
る。
【００１４】また、請求項４の薄膜トランジスタの製造
方法は、絶縁基板上に多結晶シリコン膜を形成する工程
と、この多結晶シリコン膜の上に、ゲート絶縁膜を介し
てゲート電極を形成する工程と、前記ゲート電極の少な
くとも側壁に第１のサイドウォールを形成する工程と、
前記第１のサイドウォールをマスクとして、前記多結晶
シリコン膜に低濃度の不純物を注入する工程と、前記ゲ
ート電極及び第１のサイドウォールをレジストで覆う工
程と、前記レジストをマスクとして、前記多結晶シリコ
ン膜に高濃度の不純物を注入する工程とを含むものであ
る。
方法は、絶縁基板上に多結晶シリコン膜を形成する工程
と、この多結晶シリコン膜の上に、ゲート絶縁膜を介し
てゲート電極を形成する工程と、前記ゲート電極の少な
くとも側壁に第１のサイドウォールを形成する工程と、
前記第１のサイドウォールをマスクとして、前記多結晶
シリコン膜に低濃度の不純物を注入する工程と、前記ゲ
ート電極及び第１のサイドウォールをレジストで覆う工
程と、前記レジストをマスクとして、前記多結晶シリコ
ン膜に高濃度の不純物を注入する工程とを含むものであ
る。
【００１５】また、請求項５の薄膜トランジスタの製造
方法は、絶縁基板上に非晶質シリコン膜を形成する工程
と、この非晶質シリコン膜を熱処理して多結晶シリコン
膜を形成する工程と、この多結晶シリコン膜の上に、ゲ
ート絶縁膜を介してゲート電極を形成する工程と、前記
ゲート電極の少なくとも側壁に第１のサイドウォールを
形成する工程と、前記第１のサイドウォールをマスクと
して、前記多結晶シリコン膜に低濃度の不純物を注入す
る工程と、前記ゲート電極及び第１のサイドウォールを
レジストで覆う工程と、前記レジストをマスクとして、
前記多結晶シリコン膜に高濃度の不純物を注入する工程
とを含むものである。
方法は、絶縁基板上に非晶質シリコン膜を形成する工程
と、この非晶質シリコン膜を熱処理して多結晶シリコン
膜を形成する工程と、この多結晶シリコン膜の上に、ゲ
ート絶縁膜を介してゲート電極を形成する工程と、前記
ゲート電極の少なくとも側壁に第１のサイドウォールを
形成する工程と、前記第１のサイドウォールをマスクと
して、前記多結晶シリコン膜に低濃度の不純物を注入す
る工程と、前記ゲート電極及び第１のサイドウォールを
レジストで覆う工程と、前記レジストをマスクとして、
前記多結晶シリコン膜に高濃度の不純物を注入する工程
とを含むものである。
【００１６】また、請求項６の薄膜トランジスタの製造
方法は、前記注入した不純物を活性化するための熱処理
を行うものである。また、請求項７の薄膜トランジスタ
の製造方法は、請求項１又は２に記載の薄膜トランジス
タ、もしくは請求項３乃至６のいずれか１項に記載の薄
膜トランジスタの製造方法によって製造した薄膜トラン
ジスタを画素駆動用素子として用いるものである。
方法は、前記注入した不純物を活性化するための熱処理
を行うものである。また、請求項７の薄膜トランジスタ
の製造方法は、請求項１又は２に記載の薄膜トランジス
タ、もしくは請求項３乃至６のいずれか１項に記載の薄
膜トランジスタの製造方法によって製造した薄膜トラン
ジスタを画素駆動用素子として用いるものである。
【００１７】また、請求項８の薄膜トランジスタの製造
方法は、請求項１又は２に記載の薄膜トランジスタ、も
しくは請求項３乃至６のいずれか１項に記載の薄膜トラ
ンジスタの製造方法によって製造した薄膜トランジスタ
を画素駆動用素子及び周辺駆動回路用素子として用いる
ものである。
方法は、請求項１又は２に記載の薄膜トランジスタ、も
しくは請求項３乃至６のいずれか１項に記載の薄膜トラ
ンジスタの製造方法によって製造した薄膜トランジスタ
を画素駆動用素子及び周辺駆動回路用素子として用いる
ものである。
【００１８】
【作用】すなわち、半導体膜（多結晶シリコン膜）にお
いて、ゲート電極の両側ではなく、ゲート電極の側壁に
サイドウォールを設け、このサイドウォールの両側にＬ
ＤＤ構造を形成することにより、トランジスタＯＦＦ時
の漏洩電流が小さくなる。
いて、ゲート電極の両側ではなく、ゲート電極の側壁に
サイドウォールを設け、このサイドウォールの両側にＬ
ＤＤ構造を形成することにより、トランジスタＯＦＦ時
の漏洩電流が小さくなる。
【００１９】
【実施例】本発明を具体化した一実施例を図１乃至図１
８に従って説明する。 工程１（図１参照）：石英ガラスや無アルカリガラスな
どの基板１上に、常圧又は減圧ＣＶＤ法により、形成温
度３５０℃で、膜厚３０００〜５０００ÅのＳｉＯ2膜
１ａを形成する。
８に従って説明する。 工程１（図１参照）：石英ガラスや無アルカリガラスな
どの基板１上に、常圧又は減圧ＣＶＤ法により、形成温
度３５０℃で、膜厚３０００〜５０００ÅのＳｉＯ2膜
１ａを形成する。
【００２０】このＳｉＯ2膜１ａの膜厚は、後工程の熱
処理やビーム照射などで基板１中の不純物がこのＳｉＯ
2膜を通過して上層へ拡散しない程度の厚みが必要で、
１０００〜６０００Åの範囲が適切で、２０００〜６０
００Åにしたときに拡散防止効果が良好で、その中でも
３０００〜５０００Åの場合がもっとも適している。ま
た、ＳｉＯ2膜１ａに代えてＳｉＮ膜を用いてもよく、
その場合の膜厚としては、１０００〜５０００Åの範囲
が適切で、２０００〜５０００Åにしたときに拡散防止
効果が良好で、その中でも２０００〜３０００Åの場合
がもっとも適している。
処理やビーム照射などで基板１中の不純物がこのＳｉＯ
2膜を通過して上層へ拡散しない程度の厚みが必要で、
１０００〜６０００Åの範囲が適切で、２０００〜６０
００Åにしたときに拡散防止効果が良好で、その中でも
３０００〜５０００Åの場合がもっとも適している。ま
た、ＳｉＯ2膜１ａに代えてＳｉＮ膜を用いてもよく、
その場合の膜厚としては、１０００〜５０００Åの範囲
が適切で、２０００〜５０００Åにしたときに拡散防止
効果が良好で、その中でも２０００〜３０００Åの場合
がもっとも適している。
【００２１】工程２（図２参照）：前記絶縁性薄膜１ａ
の上に、非晶質シリコン膜２ａ（膜厚５００Å）を形成
する。この非晶質シリコン膜２ａをＴＦＴの能動層とし
て用いた場合、この能動層が厚すぎると、多結晶シリコ
ンＴＦＴのオフ電流が増大し、薄すぎるとオン電流が減
少するため、このときの非晶質シリコン膜２ａの膜厚
は、４００〜８００Åの範囲が適切で、５００〜７００
Åにしたときに特性が良好で、その中でも５００〜６０
０Åの場合がもっとも適している。
の上に、非晶質シリコン膜２ａ（膜厚５００Å）を形成
する。この非晶質シリコン膜２ａをＴＦＴの能動層とし
て用いた場合、この能動層が厚すぎると、多結晶シリコ
ンＴＦＴのオフ電流が増大し、薄すぎるとオン電流が減
少するため、このときの非晶質シリコン膜２ａの膜厚
は、４００〜８００Åの範囲が適切で、５００〜７００
Åにしたときに特性が良好で、その中でも５００〜６０
０Åの場合がもっとも適している。
【００２２】前記非晶質シリコン膜２ａの形成方法には
以下のものがある。 減圧ＣＶＤを用いる方法：減圧ＣＶＤ法でシリコン膜
を形成するには、モノシラン（ＳｉＨ4）又はジシラン
（Ｓｉ2Ｈ6）の熱分解を用いる。モノシランを用いた場
合、処理温度が５５０℃以下では非晶質、６２０℃以上
では多結晶となる。そして、５５０〜６２０℃では微結
晶を含む非晶質が多くなり、温度が低くなるほど非晶質
に近づいて微結晶が少なくなる。従って、温度条件を変
えるだけで、非晶質シリコン膜２ａ中の微結晶の量を調
整することができる。
以下のものがある。 減圧ＣＶＤを用いる方法：減圧ＣＶＤ法でシリコン膜
を形成するには、モノシラン（ＳｉＨ4）又はジシラン
（Ｓｉ2Ｈ6）の熱分解を用いる。モノシランを用いた場
合、処理温度が５５０℃以下では非晶質、６２０℃以上
では多結晶となる。そして、５５０〜６２０℃では微結
晶を含む非晶質が多くなり、温度が低くなるほど非晶質
に近づいて微結晶が少なくなる。従って、温度条件を変
えるだけで、非晶質シリコン膜２ａ中の微結晶の量を調
整することができる。
【００２３】プラズマＣＶＤ法を用いる方法：プラズ
マＣＶＤ法で非晶質シリコン膜を形成するには、プラズ
マ中でのモノシランまたはジシランの熱分解を用いる。
実際の工程では、前記の方法を採用し、使用ガス：モ
ノシラン、温度：３５０℃の条件で、微結晶を含まない
非晶質シリコン膜を形成している。 工程３（図３参照）：前記非晶質シリコン膜２ａの表面
に波長λ＝３０８ｎｍのＸｅＣｌエキシマレーザービー
ムを走査してアニール処理を行い、非晶質シリコン膜２
ａを溶融再結晶化して、多結晶シリコン薄膜２を形成す
る。
マＣＶＤ法で非晶質シリコン膜を形成するには、プラズ
マ中でのモノシランまたはジシランの熱分解を用いる。
実際の工程では、前記の方法を採用し、使用ガス：モ
ノシラン、温度：３５０℃の条件で、微結晶を含まない
非晶質シリコン膜を形成している。 工程３（図３参照）：前記非晶質シリコン膜２ａの表面
に波長λ＝３０８ｎｍのＸｅＣｌエキシマレーザービー
ムを走査してアニール処理を行い、非晶質シリコン膜２
ａを溶融再結晶化して、多結晶シリコン薄膜２を形成す
る。
【００２４】この時のレーザー条件は、アニール雰囲
気：１×１０-4Ｐａ以下、基板温度：室温〜６００℃、
照射エネルギー密度：１００〜５００ｍＪ／ｃｍ2、走
査速度：１〜１０ｍｍ／ｓｅｃ（実際には、０．１〜１
００ｍｍ／ｓｅｃの範囲の速度で走査可能）である。 工程４（図４参照）：前記多結晶シリコン膜２を薄膜ト
ランジスタの能動層として用いるために、フォトリソグ
ラフィ技術、ＲＩＥ法によるドライエッチング技術によ
り前記多結晶シリコン膜２を所定形状に加工する。
気：１×１０-4Ｐａ以下、基板温度：室温〜６００℃、
照射エネルギー密度：１００〜５００ｍＪ／ｃｍ2、走
査速度：１〜１０ｍｍ／ｓｅｃ（実際には、０．１〜１
００ｍｍ／ｓｅｃの範囲の速度で走査可能）である。 工程４（図４参照）：前記多結晶シリコン膜２を薄膜ト
ランジスタの能動層として用いるために、フォトリソグ
ラフィ技術、ＲＩＥ法によるドライエッチング技術によ
り前記多結晶シリコン膜２を所定形状に加工する。
【００２５】そして、前記多結晶シリコン膜２の上に、
減圧ＣＶＤ法を用いて、ゲート絶縁膜としてのＬＴＯ膜
（Low Temperature Oxide：シリコン酸化膜）３（膜厚
１０００Å）を形成する。 工程５（図５参照）：前記ゲート絶縁膜３の上に、減圧
ＣＶＤ法により非晶質シリコン膜（膜厚２０００Å）４
ａを堆積する。この非晶質シリコン膜４ａは、その形成
時に不純物（Ｎ型ならヒ素やリン、Ｐ型ならボロン）が
ドープされているが、ノンドープ状態で堆積し、その後
に不純物を注入してもよい。
減圧ＣＶＤ法を用いて、ゲート絶縁膜としてのＬＴＯ膜
（Low Temperature Oxide：シリコン酸化膜）３（膜厚
１０００Å）を形成する。 工程５（図５参照）：前記ゲート絶縁膜３の上に、減圧
ＣＶＤ法により非晶質シリコン膜（膜厚２０００Å）４
ａを堆積する。この非晶質シリコン膜４ａは、その形成
時に不純物（Ｎ型ならヒ素やリン、Ｐ型ならボロン）が
ドープされているが、ノンドープ状態で堆積し、その後
に不純物を注入してもよい。
【００２６】次に、スパッタ法を用い、前記非晶質シリ
コン膜４ａの上にタングステンシリサイド（ＷＳｉ2）
膜４ｂ（膜厚１０００Å）を形成する。スパッタ法で
は、Ｗシリサイドの合金ターゲットを使用する。そし
て、常圧ＣＶＤ法により、前記Ｗシリサイド膜４ｂの上
にシリコン酸化膜５を堆積した後、フォトリソグラフィ
技術、ＲＩＥ法によるドライエッチング技術を用いて、
前記多結晶シリコン膜４ａ、Ｗシリサイド膜４ｂ及びシ
リコン酸化膜５を所定形状に加工する。前記非晶質シリ
コン膜４ａは、前記Ｗシリサイド膜４ｂとともにポリサ
イド構造のゲート電極４として使用する。
コン膜４ａの上にタングステンシリサイド（ＷＳｉ2）
膜４ｂ（膜厚１０００Å）を形成する。スパッタ法で
は、Ｗシリサイドの合金ターゲットを使用する。そし
て、常圧ＣＶＤ法により、前記Ｗシリサイド膜４ｂの上
にシリコン酸化膜５を堆積した後、フォトリソグラフィ
技術、ＲＩＥ法によるドライエッチング技術を用いて、
前記多結晶シリコン膜４ａ、Ｗシリサイド膜４ｂ及びシ
リコン酸化膜５を所定形状に加工する。前記非晶質シリ
コン膜４ａは、前記Ｗシリサイド膜４ｂとともにポリサ
イド構造のゲート電極４として使用する。
【００２７】尚、前記ゲート電極４は、多結晶シリコン
単体で形成してもよい。 工程６（図６参照）：前記ゲート絶縁膜３及びシリコン
酸化膜５の上に、常圧ＣＶＤ法によりシリコン酸化膜を
堆積し、これを異方性全面エッチバックすることによ
り、前記ゲート電極４及びシリコン酸化膜５の側方にサ
イドウォール７（膜厚１５００Å）を形成する。
単体で形成してもよい。 工程６（図６参照）：前記ゲート絶縁膜３及びシリコン
酸化膜５の上に、常圧ＣＶＤ法によりシリコン酸化膜を
堆積し、これを異方性全面エッチバックすることによ
り、前記ゲート電極４及びシリコン酸化膜５の側方にサ
イドウォール７（膜厚１５００Å）を形成する。
【００２８】そして、自己整合技術により、サイドウォ
ール７をマスクとして、多結晶シリコン膜２に、加速電
圧：８０ＫｅＶ、ドーズ量３×１０13ｃｍ-2の条件で、
リン（Ｐ）イオンを不純物として注入し、低濃度の不純
物領域６ａを形成する。 工程７（図７参照）：前記サイドウォール７及びシリコ
ン酸化膜５をレジスト８で覆い、再び自己整合技術によ
り、レジスト８をマスクとして多結晶シリコン膜２に、
加速電圧：８０ＫｅＶ、ドーズ量３×１０15ｃｍ-2の条
件で、リン（Ｐ）イオンを不純物として注入し、高濃度
の不純物領域６ｂを形成することにより、ＬＤＤ(Light
ly Doped Drain）構造のソース／ドレイン領域６を形成
する。
ール７をマスクとして、多結晶シリコン膜２に、加速電
圧：８０ＫｅＶ、ドーズ量３×１０13ｃｍ-2の条件で、
リン（Ｐ）イオンを不純物として注入し、低濃度の不純
物領域６ａを形成する。 工程７（図７参照）：前記サイドウォール７及びシリコ
ン酸化膜５をレジスト８で覆い、再び自己整合技術によ
り、レジスト８をマスクとして多結晶シリコン膜２に、
加速電圧：８０ＫｅＶ、ドーズ量３×１０15ｃｍ-2の条
件で、リン（Ｐ）イオンを不純物として注入し、高濃度
の不純物領域６ｂを形成することにより、ＬＤＤ(Light
ly Doped Drain）構造のソース／ドレイン領域６を形成
する。
【００２９】工程８（図８参照）：この状態で、ＲＴＡ
（Rapid Thermal Annealing）法による急速加熱を行
う。この時のＲＴＡの条件は、熱源：キセノンアークラ
ンプ、温度：８００〜９００℃（パイロメータ）、雰囲
気：Ｎ2、時間：１〜２秒である。ＲＴＡ法による加熱
は、高温を用いるが、きわめて短時間で終えることがで
きるので、基板１が変形する心配はない。特に、このよ
うなランプアニールは、非晶質部の温度をより高めるの
で、不純物の活性化に適している。
（Rapid Thermal Annealing）法による急速加熱を行
う。この時のＲＴＡの条件は、熱源：キセノンアークラ
ンプ、温度：８００〜９００℃（パイロメータ）、雰囲
気：Ｎ2、時間：１〜２秒である。ＲＴＡ法による加熱
は、高温を用いるが、きわめて短時間で終えることがで
きるので、基板１が変形する心配はない。特に、このよ
うなランプアニールは、非晶質部の温度をより高めるの
で、不純物の活性化に適している。
【００３０】尚、このとき、ＲＴＡの熱を吸収しやすく
するために、ＲＴＡの前に、デバイス表面に薄く非晶質
シリコン膜を形成しておいてもよい。この急速加熱によ
り、前記ソース／ドレイン領域７の不純物が活性化する
とともに前記非晶質シリコン膜４ａが多結晶化され、更
には、この多結晶シリコン膜４ａとＷシリサイド膜４ｂ
とによるポリサイド構造のゲート電極４のシート抵抗
が、約２２Ω／□にまで下がる。
するために、ＲＴＡの前に、デバイス表面に薄く非晶質
シリコン膜を形成しておいてもよい。この急速加熱によ
り、前記ソース／ドレイン領域７の不純物が活性化する
とともに前記非晶質シリコン膜４ａが多結晶化され、更
には、この多結晶シリコン膜４ａとＷシリサイド膜４ｂ
とによるポリサイド構造のゲート電極４のシート抵抗
が、約２２Ω／□にまで下がる。
【００３１】また、活性化処理を行ったソース／ドレイ
ン領域６のシート抵抗も、Ｎ型で１．５ｋΩ／□、Ｐ型
で１．２ｋΩ／□と、高温プロセスで用いられる拡散炉
による高温熱処理と同等のものとなる。尚、この活性化
により、不純物が拡散して、ソース／ドレイン領域６
も、若干サイドウォール７の下方にまで広がることがあ
る。従って、本発明におけるサイドウォールの両側と
は、不純物が拡散してサイドウォールの下方にまで広が
った状態をも含む。
ン領域６のシート抵抗も、Ｎ型で１．５ｋΩ／□、Ｐ型
で１．２ｋΩ／□と、高温プロセスで用いられる拡散炉
による高温熱処理と同等のものとなる。尚、この活性化
により、不純物が拡散して、ソース／ドレイン領域６
も、若干サイドウォール７の下方にまで広がることがあ
る。従って、本発明におけるサイドウォールの両側と
は、不純物が拡散してサイドウォールの下方にまで広が
った状態をも含む。
【００３２】以上の工程により、薄膜トランジスタ（Ｔ
ＦＴ：Thin Film Transistor）Ａが形成される。本実施
例では、以上の通り、特異なプロセスにより、特異なＬ
ＤＤ構造を持つ薄膜トランジスタを形成したので、従来
のＬＤＤ構造を持つ薄膜トランジスタに比べて、ＯＦＦ
時の漏洩電流を大幅に低減することができる。
ＦＴ：Thin Film Transistor）Ａが形成される。本実施
例では、以上の通り、特異なプロセスにより、特異なＬ
ＤＤ構造を持つ薄膜トランジスタを形成したので、従来
のＬＤＤ構造を持つ薄膜トランジスタに比べて、ＯＦＦ
時の漏洩電流を大幅に低減することができる。
【００３３】本発明者の実験によれば、Ｎチャネルトラ
ンジスタで、ゲート幅Ｗ／ゲート長Ｌ＝４００／３.
５、ドレイン電圧ＶD＝−１２Ｖ、ゲート電圧ＶG＝−１
６Ｖに設定したときに、従来構造の薄膜トランジスタの
漏洩電流ＩOFFが１００ｐＡであったものが、本発明構
造の薄膜トランジスタの漏洩電流ＩOFFは１０ｐＡと、
１／１０に小さくなった。
ンジスタで、ゲート幅Ｗ／ゲート長Ｌ＝４００／３.
５、ドレイン電圧ＶD＝−１２Ｖ、ゲート電圧ＶG＝−１
６Ｖに設定したときに、従来構造の薄膜トランジスタの
漏洩電流ＩOFFが１００ｐＡであったものが、本発明構
造の薄膜トランジスタの漏洩電流ＩOFFは１０ｐＡと、
１／１０に小さくなった。
【００３４】工程９（図９参照）：レジスト８除去後、
デバイスの全面に、プラズマ酸化膜（膜厚２０００Å）
と常圧ＣＶＤ法によるシリコン酸化膜（膜厚２０００
Å）との積層構造から成る層間絶縁膜９を形成する。続
いて、電気炉により、水素（Ｈ2）雰囲気中、温度４５
０℃で１２時間加熱し、更に、水素プラズマ処理を施
す。このような水素化処理を行うことで、多結晶シリコ
ン膜の結晶欠陥部分に水素原子が結合し、結晶構造が安
定化して、電解効果移動度が高まる。
デバイスの全面に、プラズマ酸化膜（膜厚２０００Å）
と常圧ＣＶＤ法によるシリコン酸化膜（膜厚２０００
Å）との積層構造から成る層間絶縁膜９を形成する。続
いて、電気炉により、水素（Ｈ2）雰囲気中、温度４５
０℃で１２時間加熱し、更に、水素プラズマ処理を施
す。このような水素化処理を行うことで、多結晶シリコ
ン膜の結晶欠陥部分に水素原子が結合し、結晶構造が安
定化して、電解効果移動度が高まる。
【００３５】その後、フォトリソグラフィ技術、ＲＩＥ
法によるドライエッチング技術を用いて、前記層間絶縁
膜９に、前記ソース・ドレイン領域６とコンタクトする
コンタクトホール１０を形成する。 工程１０（図１０参照）：マグネトロンスパッタ法によ
り、Ｔｉ／Ａｌ−Ｓｉ合金／Ｔｉの積層構造からなる配
線層を堆積し、フォトリソグラフィ技術、ＲＩＥ法によ
るドライエッチング技術を用いて、ソース・ドレイン電
極１１として加工する。
法によるドライエッチング技術を用いて、前記層間絶縁
膜９に、前記ソース・ドレイン領域６とコンタクトする
コンタクトホール１０を形成する。 工程１０（図１０参照）：マグネトロンスパッタ法によ
り、Ｔｉ／Ａｌ−Ｓｉ合金／Ｔｉの積層構造からなる配
線層を堆積し、フォトリソグラフィ技術、ＲＩＥ法によ
るドライエッチング技術を用いて、ソース・ドレイン電
極１１として加工する。
【００３６】工程１１（図１１参照）：ＣＶＤ法によ
り、デバイスの全面に保護膜としてのシリコン酸化膜１
２（シリコン窒化膜でもよい）を薄く堆積させる。 工程１２（図１２参照）：デバイス全面に、ＳＯＧ（Sp
in On Glass）膜１３を３回にわたって塗布し、デバイ
ス表面の凹凸を平坦化する。 工程１３（図１３参照）：前記ＳＯＧ膜１３はレジスト
の剥離性が悪く、また水分を吸収しやすいので、この保
護膜として、ＣＶＤ法により、ＳＯＧ膜１３の上に更に
シリコン酸化膜１４（シリコン窒化膜でもよい）を薄く
堆積させる。
り、デバイスの全面に保護膜としてのシリコン酸化膜１
２（シリコン窒化膜でもよい）を薄く堆積させる。 工程１２（図１２参照）：デバイス全面に、ＳＯＧ（Sp
in On Glass）膜１３を３回にわたって塗布し、デバイ
ス表面の凹凸を平坦化する。 工程１３（図１３参照）：前記ＳＯＧ膜１３はレジスト
の剥離性が悪く、また水分を吸収しやすいので、この保
護膜として、ＣＶＤ法により、ＳＯＧ膜１３の上に更に
シリコン酸化膜１４（シリコン窒化膜でもよい）を薄く
堆積させる。
【００３７】工程１４（図１４参照）：フォトリソグラ
フィ技術、ＲＩＥ法によるドライエッチング技術を用い
て、前記シリコン酸化膜１２／ＳＯＧ膜１３／シリコン
酸化膜１４に、前記ソース・ドレイン電極１１に通じる
コンタクトホール１５を形成し、デバイスの全面に、画
素電極としてのＩＴＯ膜１６をスパッタ蒸着させる。 工程１５（図１５参照）：最後に、ＩＴＯ膜１６を電極
形状に加工すべく、ＩＴＯ膜１６の上にレジストパター
ンを形成した後、まず、臭化水素ガス（ＨＢｒ）を用い
たＲＩＥ法によりＩＴＯ膜１６をエッチングし、シリコ
ン酸化膜１４が露出しはじめた時点で、ガスを塩素ガス
（Ｃｌ2）に切り替え、そのまま最後までエッチングを
継続する。
フィ技術、ＲＩＥ法によるドライエッチング技術を用い
て、前記シリコン酸化膜１２／ＳＯＧ膜１３／シリコン
酸化膜１４に、前記ソース・ドレイン電極１１に通じる
コンタクトホール１５を形成し、デバイスの全面に、画
素電極としてのＩＴＯ膜１６をスパッタ蒸着させる。 工程１５（図１５参照）：最後に、ＩＴＯ膜１６を電極
形状に加工すべく、ＩＴＯ膜１６の上にレジストパター
ンを形成した後、まず、臭化水素ガス（ＨＢｒ）を用い
たＲＩＥ法によりＩＴＯ膜１６をエッチングし、シリコ
ン酸化膜１４が露出しはじめた時点で、ガスを塩素ガス
（Ｃｌ2）に切り替え、そのまま最後までエッチングを
継続する。
【００３８】工程１６（図１６参照）：このようにＬＣ
Ｄの片側ＴＦＴ基板を形成した後は、表面に共通電極１
７が形成された透明絶縁基板１８を相対向させ、各基板
１、１８の間に液晶を封入して液晶層１９を形成するこ
とにより、ＬＣＤの画素部を完成させる。図１７は本実
施例におけるアクティブマトリクス方式ＬＣＤのブロッ
ク構成図である。
Ｄの片側ＴＦＴ基板を形成した後は、表面に共通電極１
７が形成された透明絶縁基板１８を相対向させ、各基板
１、１８の間に液晶を封入して液晶層１９を形成するこ
とにより、ＬＣＤの画素部を完成させる。図１７は本実
施例におけるアクティブマトリクス方式ＬＣＤのブロッ
ク構成図である。
【００３９】画素部２０には各走査線（ゲート配線）G1
・・・Gn,Gn+1 ・・・Gmと各データ線（ドレイン配線）D1 ・・
・Dn,Dn+1 ・・・Dmとが配置されている。各ゲート配線と各
ドレイン配線とはそれぞれ直交し、その直交部分に画素
２１が設けられている。そして、各ゲート配線は、ゲー
トドライバ２２に接続され、ゲート信号（走査信号）が
印加されるようになっている。また、各ドレイン配線
は、ドレインドライバ（データドライバ）２３に接続さ
れ、データ信号（ビデオ信号）が印加されるようになっ
ている。これらのドライバ２２、２３によって周辺駆動
回路２４が構成されている。
・・・Gn,Gn+1 ・・・Gmと各データ線（ドレイン配線）D1 ・・
・Dn,Dn+1 ・・・Dmとが配置されている。各ゲート配線と各
ドレイン配線とはそれぞれ直交し、その直交部分に画素
２１が設けられている。そして、各ゲート配線は、ゲー
トドライバ２２に接続され、ゲート信号（走査信号）が
印加されるようになっている。また、各ドレイン配線
は、ドレインドライバ（データドライバ）２３に接続さ
れ、データ信号（ビデオ信号）が印加されるようになっ
ている。これらのドライバ２２、２３によって周辺駆動
回路２４が構成されている。
【００４０】そして、各ドライバ２２、２３のうち少な
くともいずれか一方を画素部２０と同一基板上に形成し
たＬＣＤは、一般にドライバ一体型（ドライバ内蔵型）
ＬＣＤと呼ばれている。尚、ゲートドライバ２２が、画
素部２０の両端に設けられている場合もある。また、ド
レインドライバ２３が、画素部２０の両側に設けられて
いる場合もある。
くともいずれか一方を画素部２０と同一基板上に形成し
たＬＣＤは、一般にドライバ一体型（ドライバ内蔵型）
ＬＣＤと呼ばれている。尚、ゲートドライバ２２が、画
素部２０の両端に設けられている場合もある。また、ド
レインドライバ２３が、画素部２０の両側に設けられて
いる場合もある。
【００４１】図１８にゲート配線Ｇnとドレイン配線Ｄn
との直交部分に設けられている画素２１の等価回路を示
す。画素２１は、画素駆動素子としてのＴＦＴ（前記薄
膜トランジスタＡと同様）、液晶セルＬＣ、補助要領Ｃ
Sから構成される。ゲート配線ＧnにはＴＦＴのゲートが
接続され、ドレイン配線ＤnにはＴＦＴのドレインが接
続されている。そして、ＴＦＴのソースには、液晶セル
ＬＣの表示電極（画素電極）と補助容量（蓄積容量又は
付加容量）ＣSとが接続されている。
との直交部分に設けられている画素２１の等価回路を示
す。画素２１は、画素駆動素子としてのＴＦＴ（前記薄
膜トランジスタＡと同様）、液晶セルＬＣ、補助要領Ｃ
Sから構成される。ゲート配線ＧnにはＴＦＴのゲートが
接続され、ドレイン配線ＤnにはＴＦＴのドレインが接
続されている。そして、ＴＦＴのソースには、液晶セル
ＬＣの表示電極（画素電極）と補助容量（蓄積容量又は
付加容量）ＣSとが接続されている。
【００４２】この液晶セルＬＣと補助容量ＣSとによ
り、信号蓄積素子が構成される。液晶セルＬＣの共通電
極（表示電極の反対側の電極）には電圧Ｖcomが印加さ
れている。一方、補助容量ＣSにおいて、ＴＦＴのソー
スと接続される側の反対側の電極には定電圧ＶRが印加
されている。この液晶セルＬＣの共通電極は、文字通り
全ての画素２１に対して共通した電極となっている。そ
して、液晶セルＬＣの表示電極と共通電極との間には静
電容量が形成されている。尚、補助容量ＣSにおいて、
ＴＦＴのソースと接続される側の反対側の電極は、隣の
ゲート配線Ｇn+1と接続されている場合もある。
り、信号蓄積素子が構成される。液晶セルＬＣの共通電
極（表示電極の反対側の電極）には電圧Ｖcomが印加さ
れている。一方、補助容量ＣSにおいて、ＴＦＴのソー
スと接続される側の反対側の電極には定電圧ＶRが印加
されている。この液晶セルＬＣの共通電極は、文字通り
全ての画素２１に対して共通した電極となっている。そ
して、液晶セルＬＣの表示電極と共通電極との間には静
電容量が形成されている。尚、補助容量ＣSにおいて、
ＴＦＴのソースと接続される側の反対側の電極は、隣の
ゲート配線Ｇn+1と接続されている場合もある。
【００４３】このように構成された画素２１において、
ゲート配線Ｇnを正電圧にしてＴＦＴのゲートに正電圧
を印加すると、ＴＦＴがオンとなる。すると、ドレイン
配線Ｄnに印加されたデータ信号で、液晶セルＬＣの静
電容量と補助容量ＣSとが充電される。反対に、ゲート
配線Ｇnを負電圧にしてＴＦＴのゲートに負電圧を印加
すると、ＴＦＴがオフとなり、その時点でドレイン配線
Ｄnに印加されていた電圧が、液晶セルＬＣの静電容量
と補助容量ＣSとによって保持される。このように、画
素２１へ書き込みたいデータ信号をドレイン配線に与え
てゲート配線の電圧を制御することにより、画素２１に
任意のデータ信号を保持させておくことができる。その
画素２１の保持しているデータ信号に応じて液晶セルＬ
Ｃの透過率が変化し、画像が表示される。
ゲート配線Ｇnを正電圧にしてＴＦＴのゲートに正電圧
を印加すると、ＴＦＴがオンとなる。すると、ドレイン
配線Ｄnに印加されたデータ信号で、液晶セルＬＣの静
電容量と補助容量ＣSとが充電される。反対に、ゲート
配線Ｇnを負電圧にしてＴＦＴのゲートに負電圧を印加
すると、ＴＦＴがオフとなり、その時点でドレイン配線
Ｄnに印加されていた電圧が、液晶セルＬＣの静電容量
と補助容量ＣSとによって保持される。このように、画
素２１へ書き込みたいデータ信号をドレイン配線に与え
てゲート配線の電圧を制御することにより、画素２１に
任意のデータ信号を保持させておくことができる。その
画素２１の保持しているデータ信号に応じて液晶セルＬ
Ｃの透過率が変化し、画像が表示される。
【００４４】ここで、画素２１の特性として重要なもの
に、書き込み特性と保持特性とがある。書き込み特性に
対して要求されるのは、画素部２０の仕様から定められ
た単位時間内に、信号蓄積素子（液晶セルＬＣ及び補助
容量ＣS）に対して所望のビデオ信号電圧を十分に書き
込むことができるかどうかという点である。また、保持
特性に対して要求されるのは、信号蓄積素子に一旦書き
込んだビデオ信号電圧を必要な時間だけ保持することが
できるかどうかという点である。
に、書き込み特性と保持特性とがある。書き込み特性に
対して要求されるのは、画素部２０の仕様から定められ
た単位時間内に、信号蓄積素子（液晶セルＬＣ及び補助
容量ＣS）に対して所望のビデオ信号電圧を十分に書き
込むことができるかどうかという点である。また、保持
特性に対して要求されるのは、信号蓄積素子に一旦書き
込んだビデオ信号電圧を必要な時間だけ保持することが
できるかどうかという点である。
【００４５】補助容量ＣSが設けられているのは、信号
蓄積素子の静電容量を増大させて書き込み特性及び保持
特性を向上させるためである。すなわち、液晶セルＬＣ
は、その構造上、静電容量の増大には限界がある。そこ
で、補助容量ＣSによって液晶セルＬＣの静電容量の不
足分を補うわけである。以上の実施例は以下のように変
更してもよく、その場合でも同様の作用、効果を得るこ
とができる。
蓄積素子の静電容量を増大させて書き込み特性及び保持
特性を向上させるためである。すなわち、液晶セルＬＣ
は、その構造上、静電容量の増大には限界がある。そこ
で、補助容量ＣSによって液晶セルＬＣの静電容量の不
足分を補うわけである。以上の実施例は以下のように変
更してもよく、その場合でも同様の作用、効果を得るこ
とができる。
【００４６】１）工程２において、非晶質シリコン膜を
減圧ＣＶＤ法により、例えば、モノシランガスを用い、
温度５８０℃で堆積させる。これにより、非晶質シリコ
ン膜２ａは微結晶を含んだ膜となる。微結晶を含んだ非
晶質シリコン膜を固相成長法により多結晶化することに
より、結晶粒径が小さくなるぶん移動度は若干低下する
が、結晶成長を短時間で終えることができる。
減圧ＣＶＤ法により、例えば、モノシランガスを用い、
温度５８０℃で堆積させる。これにより、非晶質シリコ
ン膜２ａは微結晶を含んだ膜となる。微結晶を含んだ非
晶質シリコン膜を固相成長法により多結晶化することに
より、結晶粒径が小さくなるぶん移動度は若干低下する
が、結晶成長を短時間で終えることができる。
【００４７】２）工程２において、非晶質シリコン膜２
ａを減圧ＣＶＤ法、プラズマＣＶＤ法によらず、常圧Ｃ
ＶＤ法、光励起ＣＶＤ法、蒸着法、ＥＢ(Electron Bea
m)蒸着法、ＭＢＥ(Molecular Beam Epitaxy)法、スパッ
タ法からなるグループの内のいずれか一つの方法によっ
て形成する。 ３）多結晶シリコン膜２のチャネル領域に相当する部分
に不純物をドーピングして多結晶シリコンＴＦＴのしき
い値電圧（Ｖth）を制御する。固相成長法で形成した多
結晶シリコンＴＦＴにおいては、Ｎチャネルトランジス
タではディプレッション方向にしきい値電圧がシフト
し、Ｐチャネルトランジスタではエンハンスメント方向
にしきい値電圧がシフトする傾向にある。また、水素化
処理を行った場合には、その傾向がより顕著となる。こ
のしきい値電圧のシフトを抑えるには、チャネル領域に
不純物をドーピングすればよい。
ａを減圧ＣＶＤ法、プラズマＣＶＤ法によらず、常圧Ｃ
ＶＤ法、光励起ＣＶＤ法、蒸着法、ＥＢ(Electron Bea
m)蒸着法、ＭＢＥ(Molecular Beam Epitaxy)法、スパッ
タ法からなるグループの内のいずれか一つの方法によっ
て形成する。 ３）多結晶シリコン膜２のチャネル領域に相当する部分
に不純物をドーピングして多結晶シリコンＴＦＴのしき
い値電圧（Ｖth）を制御する。固相成長法で形成した多
結晶シリコンＴＦＴにおいては、Ｎチャネルトランジス
タではディプレッション方向にしきい値電圧がシフト
し、Ｐチャネルトランジスタではエンハンスメント方向
にしきい値電圧がシフトする傾向にある。また、水素化
処理を行った場合には、その傾向がより顕著となる。こ
のしきい値電圧のシフトを抑えるには、チャネル領域に
不純物をドーピングすればよい。
【００４８】４）前記工程３に代えて以下の工程を行
う。 工程３ａ：電気炉により、窒素（Ｎ2）雰囲気中、温度
６００℃程度で約２０時間の熱処理を行うことにより、
前記非晶質シリコン膜２ａを固相成長させて多結晶シリ
コン膜２を形成する。 ５）工程３ａで形成したこの多結晶シリコン膜２は、膜
を構成する結晶に転位等の欠陥が多く存在するととも
に、結晶間に非晶質部分が残っている可能性があり、リ
ーク電流が多くなる危惧がある。
う。 工程３ａ：電気炉により、窒素（Ｎ2）雰囲気中、温度
６００℃程度で約２０時間の熱処理を行うことにより、
前記非晶質シリコン膜２ａを固相成長させて多結晶シリ
コン膜２を形成する。 ５）工程３ａで形成したこの多結晶シリコン膜２は、膜
を構成する結晶に転位等の欠陥が多く存在するととも
に、結晶間に非晶質部分が残っている可能性があり、リ
ーク電流が多くなる危惧がある。
【００４９】そこで、工程３ａの後、基板１をＲＴＡ法
又はレーザーアニール法により急速加熱し、多結晶シリ
コン膜２の膜質を改善する。この４）や５）の実施例に
おいて、レーザービームを使用しない場合には、前記Ｓ
ｉＯ2膜１ａは特に必要としない。 ６）電気炉は、レーザー照射に比べて、時間はかかる
が、一度に大量の基板を処理できるため、前記４）や
５）の工程は実質的にスループットが高い。従って、そ
の後の、例えば不純物領域の活性化のための熱処理は、
ＲＴＡ法に代えてレーザビームアニール法を用いてもよ
い。ＲＴＡ法は短時間で終えることができるという利点
があり、レーザーアニール法は不純物領域の温度を高く
上昇させることができるため、シート抵抗を下げること
ができるという利点がある。
又はレーザーアニール法により急速加熱し、多結晶シリ
コン膜２の膜質を改善する。この４）や５）の実施例に
おいて、レーザービームを使用しない場合には、前記Ｓ
ｉＯ2膜１ａは特に必要としない。 ６）電気炉は、レーザー照射に比べて、時間はかかる
が、一度に大量の基板を処理できるため、前記４）や
５）の工程は実質的にスループットが高い。従って、そ
の後の、例えば不純物領域の活性化のための熱処理は、
ＲＴＡ法に代えてレーザビームアニール法を用いてもよ
い。ＲＴＡ法は短時間で終えることができるという利点
があり、レーザーアニール法は不純物領域の温度を高く
上昇させることができるため、シート抵抗を下げること
ができるという利点がある。
【００５０】７）工程５において、スパッタ法以外のＰ
ＶＤ方法（真空蒸着法、イオンプレーティング法、イオ
ンビームデポジション法、クラスターイオンビーム法な
ど）を用いて、Ｗシリサイド膜４ｂを形成する。 ８）Ｗシリサイドに代わるものとして、ＭｏＳｉ2、Ｔ
ｉＳｉ2、ＴａＳｉ2、ＣｏＳｉ2などの高融点金属シリ
サイド、その他、Ｗ、Ｍｏ、Ｃｏ、Ｃｒ、Ｔｉ、Ｔａな
どの高融点金属を用いてもよい。
ＶＤ方法（真空蒸着法、イオンプレーティング法、イオ
ンビームデポジション法、クラスターイオンビーム法な
ど）を用いて、Ｗシリサイド膜４ｂを形成する。 ８）Ｗシリサイドに代わるものとして、ＭｏＳｉ2、Ｔ
ｉＳｉ2、ＴａＳｉ2、ＣｏＳｉ2などの高融点金属シリ
サイド、その他、Ｗ、Ｍｏ、Ｃｏ、Ｃｒ、Ｔｉ、Ｔａな
どの高融点金属を用いてもよい。
【００５１】９）プレーナ型だけでなく、逆プレーナ
型、スタガ型、逆スタガ型などあらゆる構造の多結晶シ
リコンＴＦＴに適用する。 １０）多結晶シリコンＴＦＴだけでなく、絶縁ゲート型
半導体素子全般に適用する。また、太陽電池や光センサ
などの光電変換素子、バイポーラトランジスタ、静電誘
導型トランジスタ(ＳＩＴ：Static Induction Transist
or)などの多結晶シリコン膜を用いるあらゆる半導体装
置に適用する。
型、スタガ型、逆スタガ型などあらゆる構造の多結晶シ
リコンＴＦＴに適用する。 １０）多結晶シリコンＴＦＴだけでなく、絶縁ゲート型
半導体素子全般に適用する。また、太陽電池や光センサ
などの光電変換素子、バイポーラトランジスタ、静電誘
導型トランジスタ(ＳＩＴ：Static Induction Transist
or)などの多結晶シリコン膜を用いるあらゆる半導体装
置に適用する。
【００５２】１１）レジスト８に代えて、シリコン酸化
膜やシリコン窒化膜などの絶縁物によるサイドウォール
を用いる。形成方法は、サイドウォール７と同様であ
る。
膜やシリコン窒化膜などの絶縁物によるサイドウォール
を用いる。形成方法は、サイドウォール７と同様であ
る。
【００５３】
【発明の効果】本発明にあっては、以下の通りの優れた
効果を奏する。 １）ＯＦＦ時の漏洩電流が少ない高性能な薄膜トランジ
スタを提供することができる。 ２）ＯＦＦ時の漏洩電流が少ない薄膜トランジスタを採
用することで、表示特性が優れた液晶ディスプレイを提
供することができる。
効果を奏する。 １）ＯＦＦ時の漏洩電流が少ない高性能な薄膜トランジ
スタを提供することができる。 ２）ＯＦＦ時の漏洩電流が少ない薄膜トランジスタを採
用することで、表示特性が優れた液晶ディスプレイを提
供することができる。
【図１】本発明を具体化した一実施例の製造工程を説明
するための断面図である。
するための断面図である。
【図２】本発明を具体化した一実施例の製造工程を説明
するための断面図である。
するための断面図である。
【図３】本発明を具体化した一実施例の製造工程を説明
するための断面図である。
するための断面図である。
【図４】本発明を具体化した一実施例の製造工程を説明
するための断面図である。
するための断面図である。
【図５】本発明を具体化した一実施例の製造工程を説明
するための断面図である。
するための断面図である。
【図６】本発明を具体化した一実施例の製造工程を説明
するための断面図である。
するための断面図である。
【図７】本発明を具体化した一実施例の製造工程を説明
するための断面図である。
するための断面図である。
【図８】本発明を具体化した一実施例の製造工程を説明
するための断面図である。
するための断面図である。
【図９】本発明を具体化した一実施例の製造工程を説明
するための断面図である。
するための断面図である。
【図１０】本発明を具体化した一実施例の製造工程を説
明するための断面図である。
明するための断面図である。
【図１１】本発明を具体化した一実施例の製造工程を説
明するための断面図である。
明するための断面図である。
【図１２】本発明を具体化した一実施例の製造工程を説
明するための断面図である。
明するための断面図である。
【図１３】本発明を具体化した一実施例の製造工程を説
明するための断面図である。
明するための断面図である。
【図１４】本発明を具体化した一実施例の製造工程を説
明するための断面図である。
明するための断面図である。
【図１５】本発明を具体化した一実施例の製造工程を説
明するための断面図である。
明するための断面図である。
【図１６】本発明を具体化した一実施例の製造工程を説
明するための断面図である。
明するための断面図である。
【図１７】アクティブマトリクス方式ＬＣＤのブロック
構成図である。
構成図である。
【図１８】画素の等価回路図である。
【図１９】従来例の製造工程を説明するための断面図で
ある。
ある。
【図２０】従来例の製造工程を説明するための断面図で
ある。
ある。
【図２１】従来例の製造工程を説明するための断面図で
ある。
ある。
１ 絶縁基板 ２ａ 非晶質シリコン膜 ２ 多結晶シリコン膜 ３ ゲート絶縁膜 ４ ゲート電極 ６ａ 低濃度不純物領域 ６ｂ 高濃度不純物領域 ６ ソース／ドレイン領域 ７ サイドウォール（第１のサイドウォール） ８ レジスト（第２のサイドウォール）
Claims (8)
- 【請求項１】 絶縁基板の上に形成された半導体膜と、
この半導体膜の上に形成されたゲート絶縁膜と、このゲ
ート絶縁膜の上に形成されたゲート電極と、このゲート
電極の側壁に形成されたサイドウォールと、前記半導体
膜における前記サイドウォールの両側に形成されたソー
ス／ドレインとなるＬＤＤ(LightlyDoped Drain）構造
の不純物領域とを具備したことを特徴とする薄膜トラン
ジスタ。 - 【請求項２】 絶縁基板の上に形成された多結晶シリコ
ン膜と、この多結晶シリコン膜の上に形成されたゲート
絶縁膜と、このゲート絶縁膜の上に形成されたゲート電
極と、このゲート電極の側壁に形成された絶縁性のサイ
ドウォールと、前記多結晶シリコン膜における前記サイ
ドウォールの両側に形成されたソース／ドレインとなる
ＬＤＤ構造の不純物領域とを具備したことを特徴とする
薄膜トランジスタ。 - 【請求項３】 絶縁基板上に半導体膜を形成する工程
と、 この半導体膜の上に、ゲート絶縁膜を介してゲート電極
を形成する工程と、 前記ゲート電極の少なくとも側壁に第１のサイドウォー
ルを形成する工程と、 前記第１のサイドウォールをマスクとして、前記半導体
膜に低濃度の不純物を注入する工程と、 前記第１のサイドウォールの少なくとも側壁に第２のサ
イドウォールを形成する工程と、 前記第２のサイドウォールをマスクとして、前記半導体
膜に高濃度の不純物を注入する工程と、を含むことを特
徴とした薄膜トランジスタの製造方法。 - 【請求項４】 絶縁基板上に多結晶シリコン膜を形成す
る工程と、 この多結晶シリコン膜の上に、ゲート絶縁膜を介してゲ
ート電極を形成する工程と、 前記ゲート電極の少なくとも側壁に第１のサイドウォー
ルを形成する工程と、 前記第１のサイドウォールをマスクとして、前記多結晶
シリコン膜に低濃度の不純物を注入する工程と、 前記ゲート電極及び第１のサイドウォールをレジストで
覆う工程と、 前記レジストをマスクとして、前記多結晶シリコン膜に
高濃度の不純物を注入する工程と、を含むことを特徴と
した薄膜トランジスタの製造方法。 - 【請求項５】 絶縁基板上に非晶質シリコン膜を形成す
る工程と、 この非晶質シリコン膜を熱処理して多結晶シリコン膜を
形成する工程と、 この多結晶シリコン膜の上に、ゲート絶縁膜を介してゲ
ート電極を形成する工程と、 前記ゲート電極の少なくとも側壁に第１のサイドウォー
ルを形成する工程と、 前記第１のサイドウォールをマスクとして、前記多結晶
シリコン膜に低濃度の不純物を注入する工程と、 前記ゲート電極及び第１のサイドウォールをレジストで
覆う工程と、 前記レジストをマスクとして、前記多結晶シリコン膜に
高濃度の不純物を注入する工程と、を含むことを特徴と
した薄膜トランジスタの製造方法。 - 【請求項６】 前記注入した不純物を活性化するための
熱処理を行うことを特徴とした請求項３乃至５のいずれ
か１項に記載の薄膜トランジスタの製造方法。 - 【請求項７】 請求項１又は２に記載の薄膜トランジス
タ、もしくは請求項３乃至６のいずれか１項に記載の薄
膜トランジスタの製造方法によって製造した薄膜トラン
ジスタを画素駆動用素子として用いることを特徴とした
液晶ディスプレイ。 - 【請求項８】 請求項１又は２に記載の薄膜トランジス
タ、もしくは請求項３乃至６のいずれか１項に記載の薄
膜トランジスタの製造方法によって製造した薄膜トラン
ジスタを画素駆動用素子及び周辺駆動回路用素子として
用いることを特徴とした液晶ディスプレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17648995A JP3108331B2 (ja) | 1995-07-12 | 1995-07-12 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17648995A JP3108331B2 (ja) | 1995-07-12 | 1995-07-12 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0927624A true JPH0927624A (ja) | 1997-01-28 |
| JP3108331B2 JP3108331B2 (ja) | 2000-11-13 |
Family
ID=16014568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17648995A Expired - Fee Related JP3108331B2 (ja) | 1995-07-12 | 1995-07-12 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3108331B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002033483A (ja) * | 2000-07-17 | 2002-01-31 | Sony Corp | 薄膜半導体装置の製造方法 |
| KR100590264B1 (ko) * | 2001-03-02 | 2006-06-15 | 삼성에스디아이 주식회사 | 오프셋영역을 갖는 씨모스 박막 트랜지스터 및 그의제조방법 |
| US7504327B2 (en) | 2004-06-14 | 2009-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing thin film semiconductor device |
| US7745293B2 (en) | 2004-06-14 | 2010-06-29 | Semiconductor Energy Laboratory Co., Ltd | Method for manufacturing a thin film transistor including forming impurity regions by diagonal doping |
| US7947981B2 (en) | 2007-01-30 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US8253252B2 (en) | 2007-03-23 | 2012-08-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8581260B2 (en) | 2007-02-22 | 2013-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a memory |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7202986B2 (ja) | 2019-07-31 | 2023-01-12 | 株式会社クボタ | コンバイン |
-
1995
- 1995-07-12 JP JP17648995A patent/JP3108331B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002033483A (ja) * | 2000-07-17 | 2002-01-31 | Sony Corp | 薄膜半導体装置の製造方法 |
| KR100590264B1 (ko) * | 2001-03-02 | 2006-06-15 | 삼성에스디아이 주식회사 | 오프셋영역을 갖는 씨모스 박막 트랜지스터 및 그의제조방법 |
| US7504327B2 (en) | 2004-06-14 | 2009-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing thin film semiconductor device |
| US7745293B2 (en) | 2004-06-14 | 2010-06-29 | Semiconductor Energy Laboratory Co., Ltd | Method for manufacturing a thin film transistor including forming impurity regions by diagonal doping |
| US7947981B2 (en) | 2007-01-30 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US8581260B2 (en) | 2007-02-22 | 2013-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a memory |
| US8253252B2 (en) | 2007-03-23 | 2012-08-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3108331B2 (ja) | 2000-11-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100376905B1 (ko) | 반도체 장치와 표시 장치 및 그들의 제조 방법 | |
| US5766989A (en) | Method for forming polycrystalline thin film and method for fabricating thin-film transistor | |
| JP3173854B2 (ja) | 薄膜状絶縁ゲイト型半導体装置の作製方法及び作成された半導体装置 | |
| JP3108296B2 (ja) | 表示装置の製造方法 | |
| JPH1174536A (ja) | 半導体装置の製造方法 | |
| US7084052B2 (en) | Semiconductor device, display device and method of fabricating the same | |
| JP2002184710A (ja) | 半導体層のドーピング方法、薄膜半導体素子の製造方法、及び薄膜半導体素子 | |
| JP3579316B2 (ja) | 半導体装置の製造方法 | |
| US5937304A (en) | Method for fabricating semiconductor device and method for producing liquid crystal display apparatus | |
| JP3108331B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2000164883A (ja) | 薄膜状絶縁ゲイト型半導体装置の作製方法 | |
| US5733793A (en) | Process formation of a thin film transistor | |
| JP3096640B2 (ja) | 半導体装置及び表示装置 | |
| JP3423108B2 (ja) | 表示装置及び表示装置の製造方法 | |
| JP3071129B2 (ja) | 半導体装置の製造方法 | |
| JP3840697B2 (ja) | 半導体装置の製造方法、アクティブマトリクス基板の製造方法、および液晶表示装置の製造方法 | |
| JPH0974201A (ja) | 薄膜トランジスタの製造方法及び液晶ディスプレイ | |
| JPH08195495A (ja) | 半導体装置，半導体装置の製造方法，薄膜トランジスタ，薄膜トランジスタの製造方法，表示装置 | |
| JP3362467B2 (ja) | 薄膜半導体装置の製造方法 | |
| JPH0951099A (ja) | 半導体装置、半導体装置の製造方法、表示装置及び表示装置の製造方法 | |
| JP3109650B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0982970A (ja) | 非単結晶半導体装置およびその製造方法 | |
| JP2000082821A (ja) | 半導体装置の製造方法及び液晶ディスプレイ | |
| JP2000082822A (ja) | 半導体装置の製造方法 | |
| JPH0888174A (ja) | 半導体装置，半導体装置の製造方法，薄膜トランジスタ，薄膜トランジスタの製造方法，表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |