JPH09260579A - フレキシブル配線基板の端子構造およびそれを用いたｉｃチップの実装構造 - Google Patents
フレキシブル配線基板の端子構造およびそれを用いたｉｃチップの実装構造Info
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 フレキシブル配線基板にＩＣチップを搭載す
る際の熱や応力によって、基材が変形しにくいフレキシ
ブル配線基板の端子構造と、それを用いて信頼性を高め
た実装構造とを提供する。 【解決手段】 ２層フレキシブル配線基板１に、異方性
導電膜を用いてドライバーＩＣチップを実装する搭載領
域としてのインナリード接続部６を備え、インナリード
接続部６内に延び出したインナリードの配線ピッチの疎
密を無くすように、配線ピッチの疎らな部分に信号ライ
ンと結線されないダミー端子１１を設け、配線ピッチを
入力信号側と出力信号側のそれぞれで同一の基準値に揃
える。これにより、熱膨張率や応力発生を不均一にする
非配線領域を無くすことができるので、変形しにくく信
頼性の高い実装品を提供することができる。
る際の熱や応力によって、基材が変形しにくいフレキシ
ブル配線基板の端子構造と、それを用いて信頼性を高め
た実装構造とを提供する。 【解決手段】 ２層フレキシブル配線基板１に、異方性
導電膜を用いてドライバーＩＣチップを実装する搭載領
域としてのインナリード接続部６を備え、インナリード
接続部６内に延び出したインナリードの配線ピッチの疎
密を無くすように、配線ピッチの疎らな部分に信号ライ
ンと結線されないダミー端子１１を設け、配線ピッチを
入力信号側と出力信号側のそれぞれで同一の基準値に揃
える。これにより、熱膨張率や応力発生を不均一にする
非配線領域を無くすことができるので、変形しにくく信
頼性の高い実装品を提供することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶、プラズマ等
を用いた表示パネルへの実装に適したフレキシブル配線
基板の端子構造およびそれを用いたＩＣ（ Integrated
Circuit ) チップの実装構造に関し、特に、ＩＣチップ
が異方性導電膜を用いて実装されるフレキシブル配線基
板の端子構造およびそれを用いたＩＣチップの実装構造
に関するものである。
を用いた表示パネルへの実装に適したフレキシブル配線
基板の端子構造およびそれを用いたＩＣ（ Integrated
Circuit ) チップの実装構造に関し、特に、ＩＣチップ
が異方性導電膜を用いて実装されるフレキシブル配線基
板の端子構造およびそれを用いたＩＣチップの実装構造
に関するものである。
【０００２】
【従来の技術】従来、液晶パネル等に使用されるドライ
バーＩＣチップをフレキシブル配線基板（ Flexible Pr
inted Circuits; 以下、ＦＰＣと略称する）に実装する
ために、インナリードボンディングやフリップチップボ
ンディング等の技術方式が採用されている。
バーＩＣチップをフレキシブル配線基板（ Flexible Pr
inted Circuits; 以下、ＦＰＣと略称する）に実装する
ために、インナリードボンディングやフリップチップボ
ンディング等の技術方式が採用されている。
【０００３】まず、インナリードボンディングに用いる
ＦＰＣ５０の構成を説明すると、図３（ａ）に示すよう
に、ポリイミド（ＰＩ）から成る基材５１の中央部に
は、デバイスホール５２が形成されている。このデバイ
スホール５２の形成範囲は、ドライバーＩＣチップ５３
を搭載するためのチップ搭載領域となる。
ＦＰＣ５０の構成を説明すると、図３（ａ）に示すよう
に、ポリイミド（ＰＩ）から成る基材５１の中央部に
は、デバイスホール５２が形成されている。このデバイ
スホール５２の形成範囲は、ドライバーＩＣチップ５３
を搭載するためのチップ搭載領域となる。
【０００４】また、デバイスホール５２が形成された基
材５１上には、エポキシ（ＥＰ）樹脂を主成分とする接
着剤層５４を介して、短冊状の銅端子５５が配置されて
いる。このとき、銅端子５５の先端部分（以下、インナ
リード５５ａと呼ぶ）は、ドライバーＩＣチップ５３と
の接続に備えてデバイスホール５２の内方へ延び出して
おり、このインナリード５５ａには、スズ（Ｓｎ）メッ
キが施されている。さらに、デバイスホール５２の周縁
部は、銅端子５５を酸化あるいは電気化学反応による劣
化から保護するために、レジスト５６により被覆されて
いる。
材５１上には、エポキシ（ＥＰ）樹脂を主成分とする接
着剤層５４を介して、短冊状の銅端子５５が配置されて
いる。このとき、銅端子５５の先端部分（以下、インナ
リード５５ａと呼ぶ）は、ドライバーＩＣチップ５３と
の接続に備えてデバイスホール５２の内方へ延び出して
おり、このインナリード５５ａには、スズ（Ｓｎ）メッ
キが施されている。さらに、デバイスホール５２の周縁
部は、銅端子５５を酸化あるいは電気化学反応による劣
化から保護するために、レジスト５６により被覆されて
いる。
【０００５】このように、インナリードボンディングに
用いるＦＰＣ５０は、基材５１、接着剤層５４、銅端子
５５を積層した３層で構成されている。
用いるＦＰＣ５０は、基材５１、接着剤層５４、銅端子
５５を積層した３層で構成されている。
【０００６】次に、ＦＰＣ５０にドライバーＩＣチップ
５３を搭載する場合には、ドライバーＩＣチップ５３の
電極上に金（Ａｕ）で形成されたバンプ５７と、上記イ
ンナリード５５ａとを熱圧着することにより、界面にＡ
ｕ−Ｓｎ合金が生成されるので、ＦＰＣ５０とドライバ
ーＩＣチップ５３とが接続される。なお、接続後には、
ドライバーＩＣチップ５３およびデバイスホール５２の
周囲を樹脂５８で封止することによって、強度を得るよ
うにしている。
５３を搭載する場合には、ドライバーＩＣチップ５３の
電極上に金（Ａｕ）で形成されたバンプ５７と、上記イ
ンナリード５５ａとを熱圧着することにより、界面にＡ
ｕ−Ｓｎ合金が生成されるので、ＦＰＣ５０とドライバ
ーＩＣチップ５３とが接続される。なお、接続後には、
ドライバーＩＣチップ５３およびデバイスホール５２の
周囲を樹脂５８で封止することによって、強度を得るよ
うにしている。
【０００７】これに対し、近年、３層ＦＰＣのような接
着剤を用いずに、基材上にメッキやエッチングの手法で
銅端子を形成した２層ＦＰＣにＩＣチップをフリップチ
ップボンディング方式で接続する方法が、研究され実用
段階に入ろうとしている。
着剤を用いずに、基材上にメッキやエッチングの手法で
銅端子を形成した２層ＦＰＣにＩＣチップをフリップチ
ップボンディング方式で接続する方法が、研究され実用
段階に入ろうとしている。
【０００８】上記フリップチップボンディング方式を詳
しく説明するために、２層ＦＰＣ６０の構成から説明す
ると、図３（ｂ）に示すように、ポリイミドや、ポリイ
ミドより安価なポリエチレンテレフタレート（ＰＥＴ）
またはポリエチレンナフチレート（ＰＥＮ）のようなポ
リエステル系樹脂から成る基材６１の中央部には、ドラ
イバーＩＣチップ６２を搭載するためのチップ搭載領域
６３が設定され、チップ搭載領域６３の内方へ先端（イ
ンナリード）が延び出すように、銅端子６４が形成され
ている。
しく説明するために、２層ＦＰＣ６０の構成から説明す
ると、図３（ｂ）に示すように、ポリイミドや、ポリイ
ミドより安価なポリエチレンテレフタレート（ＰＥＴ）
またはポリエチレンナフチレート（ＰＥＮ）のようなポ
リエステル系樹脂から成る基材６１の中央部には、ドラ
イバーＩＣチップ６２を搭載するためのチップ搭載領域
６３が設定され、チップ搭載領域６３の内方へ先端（イ
ンナリード）が延び出すように、銅端子６４が形成され
ている。
【０００９】上記チップ搭載領域６３の周縁部は、レジ
スト５６と同様のレジスト６５によって被覆されてい
る。
スト５６と同様のレジスト６５によって被覆されてい
る。
【００１０】次に、２層ＦＰＣ６０にドライバーＩＣチ
ップ６２を搭載する場合には、チップ搭載領域６３上に
異方性導電膜（ Anisotropic Conducting Film；ＡＣ
Ｆ）６６を貼着し、この上に、ドライバーＩＣチップ６
２を配置して、ドライバーＩＣチップ６２に熱圧着処理
を施す。異方性導電膜６６は、例えばエポキシ樹脂に導
電粒子６６ａを分散させて成り、熱圧着の圧力によっ
て、ドライバーＩＣチップ６２の電極上に形成されたバ
ンプ６７と銅端子６４との間で、導電粒子６６ａが押し
潰され、バンプ６７と銅端子６４とを電気的に接続する
と共に、熱圧着の熱によって異方性導電膜６６のエポキ
シ樹脂が硬化するため、バンプ６７と銅端子６４とが電
気的な接続状態を保持したまま固定される。
ップ６２を搭載する場合には、チップ搭載領域６３上に
異方性導電膜（ Anisotropic Conducting Film；ＡＣ
Ｆ）６６を貼着し、この上に、ドライバーＩＣチップ６
２を配置して、ドライバーＩＣチップ６２に熱圧着処理
を施す。異方性導電膜６６は、例えばエポキシ樹脂に導
電粒子６６ａを分散させて成り、熱圧着の圧力によっ
て、ドライバーＩＣチップ６２の電極上に形成されたバ
ンプ６７と銅端子６４との間で、導電粒子６６ａが押し
潰され、バンプ６７と銅端子６４とを電気的に接続する
と共に、熱圧着の熱によって異方性導電膜６６のエポキ
シ樹脂が硬化するため、バンプ６７と銅端子６４とが電
気的な接続状態を保持したまま固定される。
【００１１】この方法の場合、異方性導電膜６６のエポ
キシ樹脂が、図３（ａ）の樹脂５８の代わりとなるた
め、樹脂による封止工程を別途必要としない。
キシ樹脂が、図３（ａ）の樹脂５８の代わりとなるた
め、樹脂による封止工程を別途必要としない。
【００１２】次に、上記２層ＦＰＣ６０が備える銅端子
６４の端子配列を、図４の平面図を用いて説明する。
６４の端子配列を、図４の平面図を用いて説明する。
【００１３】矩形状の２層ＦＰＣ６０の一方の長辺側に
は、銅端子６４としての入力端子６４ａが複数本配置さ
れ、他方の長辺側には、銅端子６４としての出力端子６
４ｂが複数本配置されている。また、２層ＦＰＣ６０の
中央周辺には、角形のＯ字状に上記レジスト６５が配さ
れ、その内周縁部６５ａの内側に、上記チップ搭載領域
６３が設定されている。
は、銅端子６４としての入力端子６４ａが複数本配置さ
れ、他方の長辺側には、銅端子６４としての出力端子６
４ｂが複数本配置されている。また、２層ＦＰＣ６０の
中央周辺には、角形のＯ字状に上記レジスト６５が配さ
れ、その内周縁部６５ａの内側に、上記チップ搭載領域
６３が設定されている。
【００１４】また、上記入力端子６４ａおよび出力端子
６４ｂの各先端部が、チップ搭載領域６３内に達するよ
うに、２層ＦＰＣ６０の余白スペースを利用して、各端
子６４ａ・６４ｂの配線が引き回されている。
６４ｂの各先端部が、チップ搭載領域６３内に達するよ
うに、２層ＦＰＣ６０の余白スペースを利用して、各端
子６４ａ・６４ｂの配線が引き回されている。
【００１５】さらに、入力端子６４ａは、入力側の長辺
近傍では、出力端子６４ｂより広い幅を有し、かつ等間
隔ピッチで配置されているが、チップ搭載領域６３に接
近する間に出力端子６４ｂと同じ幅に狭められ、チップ
搭載領域６３内では、ドライバーＩＣチップ６２のバン
プ６７の形成位置に合うように、不等間隔で、すなわち
疎密が生じる状態で配置されている。
近傍では、出力端子６４ｂより広い幅を有し、かつ等間
隔ピッチで配置されているが、チップ搭載領域６３に接
近する間に出力端子６４ｂと同じ幅に狭められ、チップ
搭載領域６３内では、ドライバーＩＣチップ６２のバン
プ６７の形成位置に合うように、不等間隔で、すなわち
疎密が生じる状態で配置されている。
【００１６】一方、出力端子６４ｂは、同一幅のまま、
あるいは上記バンプ６７のドライバーＩＣチップ６２に
おける形成ピッチまで狭められて、矩形状のチップ搭載
領域６３の四辺に達するように、かつドライバーＩＣチ
ップ６２のバンプ６７の形成位置に合わせて等間隔ピッ
チでその配線が引き回されているが、チップ搭載領域６
３の四隅では、配線の無い空白領域６８が存在してい
る。
あるいは上記バンプ６７のドライバーＩＣチップ６２に
おける形成ピッチまで狭められて、矩形状のチップ搭載
領域６３の四辺に達するように、かつドライバーＩＣチ
ップ６２のバンプ６７の形成位置に合わせて等間隔ピッ
チでその配線が引き回されているが、チップ搭載領域６
３の四隅では、配線の無い空白領域６８が存在してい
る。
【００１７】したがって、チップ搭載領域６３の周囲で
は、総じて、基材６１上に銅端子６４が偏在していると
いえる。
は、総じて、基材６１上に銅端子６４が偏在していると
いえる。
【００１８】なお、上記のＦＰＣ５０や２層ＦＰＣ６０
を映画フィルムや写真フィルムのように１コマずつ縦列
形成する方式をＴＣＰ（ Tape Carrier Package ) 方式
と呼んでおり、実装の量産技術において主流となってい
る。
を映画フィルムや写真フィルムのように１コマずつ縦列
形成する方式をＴＣＰ（ Tape Carrier Package ) 方式
と呼んでおり、実装の量産技術において主流となってい
る。
【００１９】特開平６−５３２７５号公報には、ＴＣＰ
方式において、インナリードボンディング時にドライバ
ーＩＣチップの周辺に集中する機械的応力を緩和する目
的で、ドライバーＩＣチップのコーナー部の近傍に、ダ
ミー配線を配置することが開示されている。
方式において、インナリードボンディング時にドライバ
ーＩＣチップの周辺に集中する機械的応力を緩和する目
的で、ドライバーＩＣチップのコーナー部の近傍に、ダ
ミー配線を配置することが開示されている。
【００２０】
【発明が解決しようとする課題】ところが、図４に示す
従来の端子構造では、チップ搭載領域６３に異方性導電
膜６６を貼着してドライバーＩＣチップ６２を熱圧着す
るフリップチップボンディングの場合、基材６１とは熱
膨張率が異なる銅端子６４が偏在しているため、１４０
℃〜２００℃の接続温度を得るための熱によって、ＴＣ
Ｐに反りやうねり等の変形が発生するという問題点が有
る。特に、基材６１の材質が、上述のＰＥＴやＰＥＮの
ように熱の影響を受けやすい場合には、熱変形が顕著に
なる。
従来の端子構造では、チップ搭載領域６３に異方性導電
膜６６を貼着してドライバーＩＣチップ６２を熱圧着す
るフリップチップボンディングの場合、基材６１とは熱
膨張率が異なる銅端子６４が偏在しているため、１４０
℃〜２００℃の接続温度を得るための熱によって、ＴＣ
Ｐに反りやうねり等の変形が発生するという問題点が有
る。特に、基材６１の材質が、上述のＰＥＴやＰＥＮの
ように熱の影響を受けやすい場合には、熱変形が顕著に
なる。
【００２１】こうなると、ドライバーＩＣチップ６２を
搭載した２層ＦＰＣ６０が変形しているため、液晶パネ
ル等と接続するときに、２層ＦＰＣ６０と液晶パネルと
の位置合わせが困難になる。さらに、組立て品の完成後
も、２層ＦＰＣ６０には応力が残留するため、銅端子６
４が断線する問題や、ドライバーＩＣチップ６２と入力
端子６４ａとの低抵抗接続に要求される高信頼性が低下
するという問題を招来する。
搭載した２層ＦＰＣ６０が変形しているため、液晶パネ
ル等と接続するときに、２層ＦＰＣ６０と液晶パネルと
の位置合わせが困難になる。さらに、組立て品の完成後
も、２層ＦＰＣ６０には応力が残留するため、銅端子６
４が断線する問題や、ドライバーＩＣチップ６２と入力
端子６４ａとの低抵抗接続に要求される高信頼性が低下
するという問題を招来する。
【００２２】また、特開平６−５３２７５号公報に開示
されたダミー配線の配置では、液晶用の２層ＦＰＣ６０
のように、入力端子６４ａの配線数と出力端子６４ｂの
配線数とが極端に相違し、配線に疎密が有る場合に、Ｔ
ＣＰの変形防止効果が不十分である。したがって、特に
ＰＥＴやＰＥＮのような熱に弱い基材を用いる場合に
は、熱圧着時にシワや断線が発生する問題を避けること
ができない。
されたダミー配線の配置では、液晶用の２層ＦＰＣ６０
のように、入力端子６４ａの配線数と出力端子６４ｂの
配線数とが極端に相違し、配線に疎密が有る場合に、Ｔ
ＣＰの変形防止効果が不十分である。したがって、特に
ＰＥＴやＰＥＮのような熱に弱い基材を用いる場合に
は、熱圧着時にシワや断線が発生する問題を避けること
ができない。
【００２３】本発明は、上記の問題点を解決するために
なされたもので、その目的は、ＦＰＣにＩＣチップをフ
リップチップボンディングによって搭載するときに、Ｆ
ＰＣの基材が熱や応力によって変形しにくいフレキシブ
ル配線基板の端子構造を提供すると共に、その端子構造
を用いて信頼性を高めた実装構造を提供することにあ
る。
なされたもので、その目的は、ＦＰＣにＩＣチップをフ
リップチップボンディングによって搭載するときに、Ｆ
ＰＣの基材が熱や応力によって変形しにくいフレキシブ
ル配線基板の端子構造を提供すると共に、その端子構造
を用いて信頼性を高めた実装構造を提供することにあ
る。
【００２４】
【課題を解決するための手段】請求項１の発明に係るフ
レキシブル配線基板の端子構造は、上記の課題を解決す
るために、フレキシブル配線基板に、異方性導電膜を用
いてＩＣチップを実装する搭載領域（例えば、インナリ
ード接続部）を備え、この搭載領域内に延び出したイン
ナリードの配線ピッチの疎密を無くすように、配線ピッ
チの疎らな部分に信号ラインと結線されないダミー端子
を設け、配線ピッチを入力信号側と出力信号側のそれぞ
れで同一の基準値に揃えたことを特徴としている。
レキシブル配線基板の端子構造は、上記の課題を解決す
るために、フレキシブル配線基板に、異方性導電膜を用
いてＩＣチップを実装する搭載領域（例えば、インナリ
ード接続部）を備え、この搭載領域内に延び出したイン
ナリードの配線ピッチの疎密を無くすように、配線ピッ
チの疎らな部分に信号ラインと結線されないダミー端子
を設け、配線ピッチを入力信号側と出力信号側のそれぞ
れで同一の基準値に揃えたことを特徴としている。
【００２５】上記の構成によれば、フレキシブル配線基
板にＩＣチップを実装する場合、上記搭載領域に異方性
導電膜を設け、ＩＣチップを異方性導電膜に圧着した
後、熱処理または紫外線等の光照射処理を施す。このと
き、搭載領域内に延び出したインナリードの配線ピッチ
の疎密を、入力信号側と出力信号側のそれぞれでダミー
端子によって無くしているので、フレキシブル配線基板
の熱伝導率のばらつきを入力信号側と出力信号側のそれ
ぞれで小さくすることができる。
板にＩＣチップを実装する場合、上記搭載領域に異方性
導電膜を設け、ＩＣチップを異方性導電膜に圧着した
後、熱処理または紫外線等の光照射処理を施す。このと
き、搭載領域内に延び出したインナリードの配線ピッチ
の疎密を、入力信号側と出力信号側のそれぞれでダミー
端子によって無くしているので、フレキシブル配線基板
の熱伝導率のばらつきを入力信号側と出力信号側のそれ
ぞれで小さくすることができる。
【００２６】これにより、異方性導電膜に熱処理を施し
た場合、熱伝導率のばらつきに起因するフレキシブル配
線基板の反りやうねり等の変形を抑制することができ
る。その上、フレキシブル配線基板の基材に、ＰＥＴや
ＰＥＮのように熱の影響を受けやすいが安価な材質を用
いることが可能となる。
た場合、熱伝導率のばらつきに起因するフレキシブル配
線基板の反りやうねり等の変形を抑制することができ
る。その上、フレキシブル配線基板の基材に、ＰＥＴや
ＰＥＮのように熱の影響を受けやすいが安価な材質を用
いることが可能となる。
【００２７】また、熱処理または紫外線照射処理によっ
て異方性導電膜に含まれる熱硬化性樹脂または紫外線硬
化性樹脂の収縮によって生じる応力が、インナリードの
配線ピッチに疎密が無いことで、フレキシブル配線基板
の入力信号側と出力信号側のそれぞれに均一にかかるこ
とになる。これにより、異方性導電膜の硬化に起因する
フレキシブル配線基板の反りやうねり等の変形を抑制す
ることができる。
て異方性導電膜に含まれる熱硬化性樹脂または紫外線硬
化性樹脂の収縮によって生じる応力が、インナリードの
配線ピッチに疎密が無いことで、フレキシブル配線基板
の入力信号側と出力信号側のそれぞれに均一にかかるこ
とになる。これにより、異方性導電膜の硬化に起因する
フレキシブル配線基板の反りやうねり等の変形を抑制す
ることができる。
【００２８】なお、フレキシブル配線基板に対するＩＣ
チップの実装をＴＣＰ方式で量産する場合にも、ＴＣＰ
に反りやうねり等の変形が生じない。
チップの実装をＴＣＰ方式で量産する場合にも、ＴＣＰ
に反りやうねり等の変形が生じない。
【００２９】このように、フレキシブル配線基板の変形
が抑制される結果、変形の残留応力が、インナリードと
ＩＣチップのバンプとの接続部や、配線にかからないた
め、接続不良や断線等のトラブルの発生が抑制され、信
頼性の高い実装品を提供することができる。
が抑制される結果、変形の残留応力が、インナリードと
ＩＣチップのバンプとの接続部や、配線にかからないた
め、接続不良や断線等のトラブルの発生が抑制され、信
頼性の高い実装品を提供することができる。
【００３０】また、ＩＣチップを実装したフレキシブル
配線基板を液晶、プラズマ等を用いた表示パネルに実装
する場合、フレキシブル配線基板に変形が無いので、実
装の位置合わせが正確となり、表示パネルの良品率を向
上させることができると共に、信頼性の高い表示パネル
を提供することができる。
配線基板を液晶、プラズマ等を用いた表示パネルに実装
する場合、フレキシブル配線基板に変形が無いので、実
装の位置合わせが正確となり、表示パネルの良品率を向
上させることができると共に、信頼性の高い表示パネル
を提供することができる。
【００３１】請求項２の発明に係るフレキシブル配線基
板の端子構造は、上記の課題を解決するために、請求項
１に記載のインナリードを先端部とする入力信号線また
は出力信号線の配線の引き回しによって生じた非配線領
域を埋めるように、非配線領域の形状に合わせてダミー
端子を設けたことを特徴としている。
板の端子構造は、上記の課題を解決するために、請求項
１に記載のインナリードを先端部とする入力信号線また
は出力信号線の配線の引き回しによって生じた非配線領
域を埋めるように、非配線領域の形状に合わせてダミー
端子を設けたことを特徴としている。
【００３２】上記の構成において、請求項１に記載した
インナリードの配線ピッチの疎密は、搭載するＩＣチッ
プのバンプ形成位置にインナリードの配線を合わせるこ
とと、フレキシブル配線基板上での入出力信号線の配線
の引き回しとの両方に起因して発生するものである。配
線ピッチが疎らな領域では、自ずと配線の存在しない非
配線領域が発生する。
インナリードの配線ピッチの疎密は、搭載するＩＣチッ
プのバンプ形成位置にインナリードの配線を合わせるこ
とと、フレキシブル配線基板上での入出力信号線の配線
の引き回しとの両方に起因して発生するものである。配
線ピッチが疎らな領域では、自ずと配線の存在しない非
配線領域が発生する。
【００３３】そこで、非配線領域を埋め、かつ請求項１
に記載したとおりインナリードの配線ピッチの疎密を無
くすように、非配線領域の形状に合わせてダミー端子を
設ける、すなわち非配線領域の形状に合わせてダミー端
子の本数、長さ、端部形状等を設定することにより、搭
載領域の周辺から熱膨張率や応力発生を不均一にする非
配線領域が無くなるので、請求項１の構成から得られる
効果を一層向上させることができる。
に記載したとおりインナリードの配線ピッチの疎密を無
くすように、非配線領域の形状に合わせてダミー端子を
設ける、すなわち非配線領域の形状に合わせてダミー端
子の本数、長さ、端部形状等を設定することにより、搭
載領域の周辺から熱膨張率や応力発生を不均一にする非
配線領域が無くなるので、請求項１の構成から得られる
効果を一層向上させることができる。
【００３４】請求項３の発明に係るフレキシブル配線基
板の端子構造は、上記の課題を解決するために、請求項
１または２に記載の構成に加えて、上記搭載領域内に導
かれた全てのインナリードの幅を同一の基準値に揃え、
さらに上記ダミー端子を設けることによって、インナリ
ードの配線ピッチを入力信号側と出力信号側とで同一の
基準値に揃えたことを特徴としている。
板の端子構造は、上記の課題を解決するために、請求項
１または２に記載の構成に加えて、上記搭載領域内に導
かれた全てのインナリードの幅を同一の基準値に揃え、
さらに上記ダミー端子を設けることによって、インナリ
ードの配線ピッチを入力信号側と出力信号側とで同一の
基準値に揃えたことを特徴としている。
【００３５】上記の構成によれば、全てのインナリード
の幅を同一の基準値に揃え、しかもインナリードの配線
ピッチを搭載領域全体に対して同一の基準値に揃えるこ
とで、請求項１に記載のように、インナリードの配線ピ
ッチを入力信号側と出力信号側のそれぞれで同一に揃え
るよりも、熱膨張率や、異方性導電膜の硬化時における
応力発生が、より均一化される。したがって、請求項１
または２の構成から得られる効果をより一層向上させる
ことができる。
の幅を同一の基準値に揃え、しかもインナリードの配線
ピッチを搭載領域全体に対して同一の基準値に揃えるこ
とで、請求項１に記載のように、インナリードの配線ピ
ッチを入力信号側と出力信号側のそれぞれで同一に揃え
るよりも、熱膨張率や、異方性導電膜の硬化時における
応力発生が、より均一化される。したがって、請求項１
または２の構成から得られる効果をより一層向上させる
ことができる。
【００３６】請求項４の発明に係るフレキシブル配線基
板の端子構造は、上記の課題を解決するために、請求項
１、２または３に記載の構成に加えて、１つの入力信号
線を上記非配線領域を利用して複数本に分岐させ、上記
搭載領域内に導き、ＩＣチップに形成されたバンプとの
接続面積を増大させたことを特徴としている。
板の端子構造は、上記の課題を解決するために、請求項
１、２または３に記載の構成に加えて、１つの入力信号
線を上記非配線領域を利用して複数本に分岐させ、上記
搭載領域内に導き、ＩＣチップに形成されたバンプとの
接続面積を増大させたことを特徴としている。
【００３７】上記の構成によれば、ＩＣチップは、低抵
抗接続の要求度が特に高い電極を含んでいることがあ
る。このような場合に、その電極に対応する入力信号線
を複数本に分岐させれば、複数本のインナリードとＩＣ
チップのバンプとを接続することができるため、接続面
積を増大させ、１つの入力信号線の接続抵抗を低減する
ことができる。
抗接続の要求度が特に高い電極を含んでいることがあ
る。このような場合に、その電極に対応する入力信号線
を複数本に分岐させれば、複数本のインナリードとＩＣ
チップのバンプとを接続することができるため、接続面
積を増大させ、１つの入力信号線の接続抵抗を低減する
ことができる。
【００３８】また、１つの入力信号線が複数箇所で接続
される結果、環境条件によりインナリードとバンプとの
接続状態が多少劣化したとしても、高い接続信頼性を維
持し続けることができる。
される結果、環境条件によりインナリードとバンプとの
接続状態が多少劣化したとしても、高い接続信頼性を維
持し続けることができる。
【００３９】さらに、非配線領域を利用して複数本に分
岐された入力信号線は、熱膨張率や、異方性導電膜の硬
化時における応力発生を均一化するためのダミー端子と
同じ働きをするので、請求項１、２または３に記載の構
成による効果を奏した上に、１つの入力信号線の接続抵
抗を低減し、信号のＳ／Ｎを向上させると共に、高い接
続信頼性を維持することができる。
岐された入力信号線は、熱膨張率や、異方性導電膜の硬
化時における応力発生を均一化するためのダミー端子と
同じ働きをするので、請求項１、２または３に記載の構
成による効果を奏した上に、１つの入力信号線の接続抵
抗を低減し、信号のＳ／Ｎを向上させると共に、高い接
続信頼性を維持することができる。
【００４０】請求項５の発明に係るＩＣチップの実装構
造は、上記の課題を解決するために、請求項１ないし４
のいずれか１項に記載のインナリードと、ＩＣチップに
形成されたバンプとをそれぞれ接続し、上記搭載領域に
ＩＣチップを実装したことを特徴としている。
造は、上記の課題を解決するために、請求項１ないし４
のいずれか１項に記載のインナリードと、ＩＣチップに
形成されたバンプとをそれぞれ接続し、上記搭載領域に
ＩＣチップを実装したことを特徴としている。
【００４１】したがって、既に説明したとおり、信頼性
が高く、液晶やプラズマ等を用いた表示パネルの良品率
を向上させる効果を奏するＩＣチップの実装構造を提供
することができる。
が高く、液晶やプラズマ等を用いた表示パネルの良品率
を向上させる効果を奏するＩＣチップの実装構造を提供
することができる。
【００４２】請求項６の発明に係るＩＣチップの実装構
造は、上記の課題を解決するために、請求項５に記載の
ＩＣチップには、信号ラインに結線されないダミーバン
プが上記ダミー端子に対応して設けられ、ダミー端子と
ダミーバンプとがそれぞれ接続されていることを特徴と
している。
造は、上記の課題を解決するために、請求項５に記載の
ＩＣチップには、信号ラインに結線されないダミーバン
プが上記ダミー端子に対応して設けられ、ダミー端子と
ダミーバンプとがそれぞれ接続されていることを特徴と
している。
【００４３】上記の構成により、フレキシブル配線基板
のダミー端子とＩＣチップのダミーバンプとを接続する
ことで、特に、フレキシブル配線基板の搭載領域に異方
性導電膜を用いてＩＣチップを熱圧着するときに、ＩＣ
チップに加えられた熱が、ダミーバンプからダミー端子
へ伝わり、さらにフレキシブル配線基板の基材に伝わる
ので、ＩＣチップにダミーバンプを設けない場合と比べ
て、フレキシブル配線基板における熱伝導がより均一に
行われる。この効果は、インナリードおよびダミー端子
の幅、配線ピッチが搭載領域において均一化する程、ま
たダミー端子とダミーバンプとの接続面積が搭載領域に
おいて均一化する程、向上する。
のダミー端子とＩＣチップのダミーバンプとを接続する
ことで、特に、フレキシブル配線基板の搭載領域に異方
性導電膜を用いてＩＣチップを熱圧着するときに、ＩＣ
チップに加えられた熱が、ダミーバンプからダミー端子
へ伝わり、さらにフレキシブル配線基板の基材に伝わる
ので、ＩＣチップにダミーバンプを設けない場合と比べ
て、フレキシブル配線基板における熱伝導がより均一に
行われる。この効果は、インナリードおよびダミー端子
の幅、配線ピッチが搭載領域において均一化する程、ま
たダミー端子とダミーバンプとの接続面積が搭載領域に
おいて均一化する程、向上する。
【００４４】したがって、請求項１ないし５のいずれか
１項に記載の構成によって得られる効果を一層向上させ
ることができる。
１項に記載の構成によって得られる効果を一層向上させ
ることができる。
【００４５】
【発明の実施の形態】本発明の実施の一形態について図
１および図２に基づいて説明すれば、以下のとおりであ
る。
１および図２に基づいて説明すれば、以下のとおりであ
る。
【００４６】図２に示すように、フレキシブル配線基板
としての２層ＦＰＣ１は、基材２と、基材２上に、メッ
キやエッチングの手法で形成された銅端子３とで構成さ
れ、既に説明した量産対応のＴＣＰ方式により、多数の
２層ＦＰＣ１が連続して縦列形成されている。また、基
材２は、ポリイミドや、ポリイミドより安価なポリエチ
レンテレフタレート（ＰＥＴ）またはポリエチレンナフ
チレート（ＰＥＮ）のようなポリエステル系樹脂で形成
されている。
としての２層ＦＰＣ１は、基材２と、基材２上に、メッ
キやエッチングの手法で形成された銅端子３とで構成さ
れ、既に説明した量産対応のＴＣＰ方式により、多数の
２層ＦＰＣ１が連続して縦列形成されている。また、基
材２は、ポリイミドや、ポリイミドより安価なポリエチ
レンテレフタレート（ＰＥＴ）またはポリエチレンナフ
チレート（ＰＥＮ）のようなポリエステル系樹脂で形成
されている。
【００４７】上記銅端子３の端子配列を、図１の平面図
を用いて説明する。矩形状の２層ＦＰＣ１は、大きく分
けて４つの機能領域に分かれている。「第１の機能領
域」は、矩形の一方の長辺側に設定された入力接続部４
であり、入力端子４ａが等間隔に配置されている。「第
２の機能領域」は、矩形の他方の長辺側に設定された出
力接続部５であり、入力端子４ａより幅の狭い出力端子
５ａが、入力端子４ａより狭い配線ピッチで等間隔に配
置されている。なお、入力端子４ａおよび出力端子５ａ
は、上記銅端子３を構成している。
を用いて説明する。矩形状の２層ＦＰＣ１は、大きく分
けて４つの機能領域に分かれている。「第１の機能領
域」は、矩形の一方の長辺側に設定された入力接続部４
であり、入力端子４ａが等間隔に配置されている。「第
２の機能領域」は、矩形の他方の長辺側に設定された出
力接続部５であり、入力端子４ａより幅の狭い出力端子
５ａが、入力端子４ａより狭い配線ピッチで等間隔に配
置されている。なお、入力端子４ａおよび出力端子５ａ
は、上記銅端子３を構成している。
【００４８】上記のように、入力接続部４における入力
端子４ａの幅が、出力端子５ａより幅広に設定されてい
るのは、入力信号に対する抵抗をできるだけ低く抑え、
Ｓ／Ｎを確保するためであり、液晶表示パネルやプラズ
マ表示パネルの用途に適している。
端子４ａの幅が、出力端子５ａより幅広に設定されてい
るのは、入力信号に対する抵抗をできるだけ低く抑え、
Ｓ／Ｎを確保するためであり、液晶表示パネルやプラズ
マ表示パネルの用途に適している。
【００４９】また、「第３の機能領域」は、図１に一点
鎖線で示すように、２層ＦＰＣ１の中央部に設定された
インナリード接続部６であり、図２に示す液晶駆動用の
ドライバーＩＣチップ７が搭載される。このインナリー
ド接続部６は、請求項に記載の搭載領域に相当してい
る。最後に、「第４の機能領域」は、入力接続部４と出
力接続部５との間で、かつインナリード接続部６の周囲
に設定された引き回し配線部８であり、図１に２重枠の
二点鎖線で示すように、レジスト９により被覆される。
このレジスト９は、銅端子３を酸化あるいは電気化学反
応による劣化から保護するために設けられるものであ
る。
鎖線で示すように、２層ＦＰＣ１の中央部に設定された
インナリード接続部６であり、図２に示す液晶駆動用の
ドライバーＩＣチップ７が搭載される。このインナリー
ド接続部６は、請求項に記載の搭載領域に相当してい
る。最後に、「第４の機能領域」は、入力接続部４と出
力接続部５との間で、かつインナリード接続部６の周囲
に設定された引き回し配線部８であり、図１に２重枠の
二点鎖線で示すように、レジスト９により被覆される。
このレジスト９は、銅端子３を酸化あるいは電気化学反
応による劣化から保護するために設けられるものであ
る。
【００５０】さらに、上記入力端子４ａおよび出力端子
５ａのインナリードと呼ばれる各先端部は、ドライバー
ＩＣチップ７のバンプ１０（図２参照）の形成位置に合
わせてインナリード接続部６内に達するように、引き回
し配線部８を利用して、各端子４ａ・５ａの配線が引き
回されている。
５ａのインナリードと呼ばれる各先端部は、ドライバー
ＩＣチップ７のバンプ１０（図２参照）の形成位置に合
わせてインナリード接続部６内に達するように、引き回
し配線部８を利用して、各端子４ａ・５ａの配線が引き
回されている。
【００５１】より具体的には、入力端子４ａは、入力接
続部４からインナリード接続部６に接近する間に出力端
子５ａとほぼ同じ幅に狭められ、そのインナリードが全
て、矩形状をなすインナリード接続部６の入力接続部４
側の長辺中央部に導かれるように、配線されている。た
だし、入力端子４ａのインナリードは、ドライバーＩＣ
チップ７のバンプ１０の配列がＩＣ作製上の制約を受け
て不等間隔になっていることに対応して、不等間隔で、
すなわち配線に疎密が生じる状態で配置されている。
続部４からインナリード接続部６に接近する間に出力端
子５ａとほぼ同じ幅に狭められ、そのインナリードが全
て、矩形状をなすインナリード接続部６の入力接続部４
側の長辺中央部に導かれるように、配線されている。た
だし、入力端子４ａのインナリードは、ドライバーＩＣ
チップ７のバンプ１０の配列がＩＣ作製上の制約を受け
て不等間隔になっていることに対応して、不等間隔で、
すなわち配線に疎密が生じる状態で配置されている。
【００５２】一方、出力端子５ａは、そのインナリード
の殆どが、インナリード接続部６の出力接続部５側の長
辺に直線的に導かれるように、等間隔に配線されてい
る。ただし、出力端子５ａの一部は、入力端子４ａのイ
ンナリードが配された長辺に回り込み、入力端子４ａの
インナリードの両端近傍に導かれるように曲折して配線
され、他の一部がインナリード接続部６の両短辺にそれ
ぞれ導かれるように曲折して配線されている。
の殆どが、インナリード接続部６の出力接続部５側の長
辺に直線的に導かれるように、等間隔に配線されてい
る。ただし、出力端子５ａの一部は、入力端子４ａのイ
ンナリードが配された長辺に回り込み、入力端子４ａの
インナリードの両端近傍に導かれるように曲折して配線
され、他の一部がインナリード接続部６の両短辺にそれ
ぞれ導かれるように曲折して配線されている。
【００５３】このように、入力端子４ａおよび出力端子
５ａが、ドライバーＩＣチップ７のバンプ１０の形成位
置に合わせてインナリード接続部６内に達するように、
配線される結果、入力端子４ａのインナリードが疎らに
配置された部分、およびインナリード接続部６の四隅近
傍に、従来では空白領域のまま放置されていた非配線領
域が生じている。
５ａが、ドライバーＩＣチップ７のバンプ１０の形成位
置に合わせてインナリード接続部６内に達するように、
配線される結果、入力端子４ａのインナリードが疎らに
配置された部分、およびインナリード接続部６の四隅近
傍に、従来では空白領域のまま放置されていた非配線領
域が生じている。
【００５４】そこで、本発明では、この非配線領域の一
部を除く全てに、入力端子４ａおよび出力端子５ａのど
ちらにも接続されず浮遊状態にあるダミー端子１１（図
１および図２にクロスハッチングで示す）を設けてい
る。これらのダミー端子１１は、それぞれの非配線領域
における少なくともインナリード接続部６おいて、隣合
う入力端子４ａや出力端子５ａの配線間隔（配線ピッ
チ）と同じピッチで設けられている。また、フリップチ
ップボンディングの熱圧着工程における基材２の熱膨張
率の均一化を図る観点では、それぞれの非配線領域にお
いて、非配線領域の形状に合わせた本数、長さおよび端
部形状でダミー端子１１を設けることが望ましい。
部を除く全てに、入力端子４ａおよび出力端子５ａのど
ちらにも接続されず浮遊状態にあるダミー端子１１（図
１および図２にクロスハッチングで示す）を設けてい
る。これらのダミー端子１１は、それぞれの非配線領域
における少なくともインナリード接続部６おいて、隣合
う入力端子４ａや出力端子５ａの配線間隔（配線ピッ
チ）と同じピッチで設けられている。また、フリップチ
ップボンディングの熱圧着工程における基材２の熱膨張
率の均一化を図る観点では、それぞれの非配線領域にお
いて、非配線領域の形状に合わせた本数、長さおよび端
部形状でダミー端子１１を設けることが望ましい。
【００５５】さらに、上記の説明から除いた非配線領域
の一部では、低抵抗接続の要求度がとりわけ高いバンプ
１０と接続される入力端子４ａが配置されている場合、
その入力端子４ａは、図１に分岐入力端子４ｂで示すよ
うに、配線の途中における非配線領域を利用して、他の
入力端子４ａのインナリードやダミー端子１１と同一幅
の複数本に分岐され、インナリード接続部６に導かれて
いる。
の一部では、低抵抗接続の要求度がとりわけ高いバンプ
１０と接続される入力端子４ａが配置されている場合、
その入力端子４ａは、図１に分岐入力端子４ｂで示すよ
うに、配線の途中における非配線領域を利用して、他の
入力端子４ａのインナリードやダミー端子１１と同一幅
の複数本に分岐され、インナリード接続部６に導かれて
いる。
【００５６】なお、配線ピッチや端子の幅について同一
とは、各端子４ａ・４ｂ・５ａ・１１の作製工程におい
て、同一の基準値に揃える意味であり、実際には配線ピ
ッチや端子の幅に一定の誤差範囲が伴うことはいうまで
もない。
とは、各端子４ａ・４ｂ・５ａ・１１の作製工程におい
て、同一の基準値に揃える意味であり、実際には配線ピ
ッチや端子の幅に一定の誤差範囲が伴うことはいうまで
もない。
【００５７】上記の構成において、従来では空白領域の
まま放置されていた非配線領域が、各端子４ａ・５ａの
インナリードと同じ配線ピッチで設けられたダミー端子
１１によって埋められていると共に、非配線領域を利用
して上記インナリードと同じ配線ピッチで複数本に枝分
かれした分岐入力端子４ｂによって埋められている。
まま放置されていた非配線領域が、各端子４ａ・５ａの
インナリードと同じ配線ピッチで設けられたダミー端子
１１によって埋められていると共に、非配線領域を利用
して上記インナリードと同じ配線ピッチで複数本に枝分
かれした分岐入力端子４ｂによって埋められている。
【００５８】したがって、本発明に係る２層ＦＰＣ１
は、インナリード接続部６の内周辺および外周辺の全体
に、あたかも疎密の無い均一さで配線がなされているか
のような端子構造となっている。
は、インナリード接続部６の内周辺および外周辺の全体
に、あたかも疎密の無い均一さで配線がなされているか
のような端子構造となっている。
【００５９】これにより、図２に示すように、フリップ
チップボンディングにより、インナリード接続部６上に
異方性導電膜１２を貼着し、この上にドライバーＩＣチ
ップ７を配置して熱圧着処理を施したときに、インナリ
ード接続部６周辺の熱膨張率が均一化されているため、
基材２が不均一に熱膨張するということが無い。したが
って、２層ＦＰＣ１自体や、ＴＣＰ方式で縦列形成され
た２層ＦＰＣ１に、反りやうねりのような変形が発生し
ない。また、これにより、基材２に、ＰＥＴやＰＥＮの
ように熱の影響を受けやすいが安価な材質を用いること
が可能となる。
チップボンディングにより、インナリード接続部６上に
異方性導電膜１２を貼着し、この上にドライバーＩＣチ
ップ７を配置して熱圧着処理を施したときに、インナリ
ード接続部６周辺の熱膨張率が均一化されているため、
基材２が不均一に熱膨張するということが無い。したが
って、２層ＦＰＣ１自体や、ＴＣＰ方式で縦列形成され
た２層ＦＰＣ１に、反りやうねりのような変形が発生し
ない。また、これにより、基材２に、ＰＥＴやＰＥＮの
ように熱の影響を受けやすいが安価な材質を用いること
が可能となる。
【００６０】さらに、２層ＦＰＣ１に変形が発生しない
ので、２層ＦＰＣ１とドライバーＩＣチップ７とを正確
かつ容易に位置合わせすることができ、組立て品の良品
率を向上させることができる。また、ドライバーＩＣチ
ップ７を搭載した２層ＦＰＣ１にも変形が無いため、液
晶パネル等と接続するときに、２層ＦＰＣ１の組立て品
と液晶パネルとの位置合わせも容易になる。さらに、組
立て後の２層ＦＰＣ１に変形の応力が残留しないため、
銅端子３が断線する問題を解消することができると共
に、ドライバーＩＣチップ７と入力端子４ａとの低抵抗
接続に要求される高信頼性を維持することができる。
ので、２層ＦＰＣ１とドライバーＩＣチップ７とを正確
かつ容易に位置合わせすることができ、組立て品の良品
率を向上させることができる。また、ドライバーＩＣチ
ップ７を搭載した２層ＦＰＣ１にも変形が無いため、液
晶パネル等と接続するときに、２層ＦＰＣ１の組立て品
と液晶パネルとの位置合わせも容易になる。さらに、組
立て後の２層ＦＰＣ１に変形の応力が残留しないため、
銅端子３が断線する問題を解消することができると共
に、ドライバーＩＣチップ７と入力端子４ａとの低抵抗
接続に要求される高信頼性を維持することができる。
【００６１】さらに、低抵抗接続の要求度がとりわけ高
いバンプ１０’に対して、複数本に枝分かれした分岐入
力端子４ｂを設けたので、環境条件により分岐入力端子
４ｂとバンプ１０’との接続状態が多少劣化したとして
も、高い接続信頼性を維持し続けることができる。
いバンプ１０’に対して、複数本に枝分かれした分岐入
力端子４ｂを設けたので、環境条件により分岐入力端子
４ｂとバンプ１０’との接続状態が多少劣化したとして
も、高い接続信頼性を維持し続けることができる。
【００６２】なお、本実施の形態では、インナリード接
続部６周辺において、入力端子４ａ・４ｂのインナリー
ド、出力端子５ａのインナリード、ダミー端子１１の全
てが等間隔に配置された場合を説明したが、これに限ら
ず、例えば入力端子４ａ・４ｂと出力端子５ａとで、イ
ンナリードの幅を違える場合等には、入力端子４ａ・４
ｂのインナリードとダミー端子１１とが第１の配線ピッ
チで等間隔に配置され、出力端子５ａのインナリードと
ダミー端子１１とが、第１の配線ピッチと異なる第２の
配線ピッチで等間隔に配置されることもある。
続部６周辺において、入力端子４ａ・４ｂのインナリー
ド、出力端子５ａのインナリード、ダミー端子１１の全
てが等間隔に配置された場合を説明したが、これに限ら
ず、例えば入力端子４ａ・４ｂと出力端子５ａとで、イ
ンナリードの幅を違える場合等には、入力端子４ａ・４
ｂのインナリードとダミー端子１１とが第１の配線ピッ
チで等間隔に配置され、出力端子５ａのインナリードと
ダミー端子１１とが、第１の配線ピッチと異なる第２の
配線ピッチで等間隔に配置されることもある。
【００６３】すなわち、どのような場合にも共通してい
ることは、非配線領域におけるダミー端子１１や分岐入
力端子４ｂのピッチを、周囲の配線ピッチとできる限り
同一となるように設定することである。こうすること
で、非配線領域を空白領域のままに残しておくより、２
層ＦＰＣ１の変形を防止する高い効果を得ることができ
る。
ることは、非配線領域におけるダミー端子１１や分岐入
力端子４ｂのピッチを、周囲の配線ピッチとできる限り
同一となるように設定することである。こうすること
で、非配線領域を空白領域のままに残しておくより、２
層ＦＰＣ１の変形を防止する高い効果を得ることができ
る。
【００６４】次に、ドライバーＩＣチップ７の電極上に
形成されるバンプ１０の設け方について図２に基づいて
説明する。図２は、図１のＡ−Ａ’線矢視断面を示して
いる。ドライバーＩＣチップ７には、入力端子４ａに対
応するバンプ１０が複数設けられており、さらに、ダミ
ー端子１１に対応するダミーバンプ１３が設けられてい
る。また、低抵抗接続の要求度がとりわけ高いドライバ
ーＩＣチップ７の電極には、面積の大きなバンプ１０’
が形成され、このバンプ１０’と複数本に枝分かれした
分岐入力端子４ｂとが対向するように配されている。
形成されるバンプ１０の設け方について図２に基づいて
説明する。図２は、図１のＡ−Ａ’線矢視断面を示して
いる。ドライバーＩＣチップ７には、入力端子４ａに対
応するバンプ１０が複数設けられており、さらに、ダミ
ー端子１１に対応するダミーバンプ１３が設けられてい
る。また、低抵抗接続の要求度がとりわけ高いドライバ
ーＩＣチップ７の電極には、面積の大きなバンプ１０’
が形成され、このバンプ１０’と複数本に枝分かれした
分岐入力端子４ｂとが対向するように配されている。
【００６５】上記の異方性導電膜１２は、例えばエポキ
シ樹脂に導電粒子１２ａを分散させて成り、フリップチ
ップボンディング時には、熱圧着の圧力によって、バン
プ１０と入力端子４ａとの間、バンプ１０’と分岐入力
端子４ｂとの間、およびダミーバンプ１３とダミー端子
１１との間で、導電粒子１２ａが押し潰される。この結
果、バンプ１０と入力端子４ａおよびバンプ１０’と分
岐入力端子４ｂとを電気的に接続すると共に、ダミーバ
ンプ１３とダミー端子１１とを熱が互いに伝わるように
接続する。また、熱圧着の熱によって異方性導電膜１２
のエポキシ樹脂が硬化するため、上記の接続は、固定さ
れ保持される。
シ樹脂に導電粒子１２ａを分散させて成り、フリップチ
ップボンディング時には、熱圧着の圧力によって、バン
プ１０と入力端子４ａとの間、バンプ１０’と分岐入力
端子４ｂとの間、およびダミーバンプ１３とダミー端子
１１との間で、導電粒子１２ａが押し潰される。この結
果、バンプ１０と入力端子４ａおよびバンプ１０’と分
岐入力端子４ｂとを電気的に接続すると共に、ダミーバ
ンプ１３とダミー端子１１とを熱が互いに伝わるように
接続する。また、熱圧着の熱によって異方性導電膜１２
のエポキシ樹脂が硬化するため、上記の接続は、固定さ
れ保持される。
【００６６】なお、異方性導電膜１２の代わりに、紫外
線等の光照射によって硬化する光硬化性樹脂に導電粒子
を分散させた異方性導電膜を用いてもよい。
線等の光照射によって硬化する光硬化性樹脂に導電粒子
を分散させた異方性導電膜を用いてもよい。
【００６７】このように、バンプ１０は完全に等間隔で
配列されることが望ましいが、前述のように、ＩＣ作製
上の制約によって等間隔の配列が困難な場合に、ダミー
端子１１に対応するダミーバンプ１３を設けたので、非
配線領域における熱伝導が均一になる。これにより、基
材２の熱膨張率を一層均一化することができる。さら
に、ダミー端子１１とダミーバンプ１３とを接続するこ
とで、基材２にかかる圧力が全体的に均一になることに
よっても、接続の信頼性を向上させることができる。
配列されることが望ましいが、前述のように、ＩＣ作製
上の制約によって等間隔の配列が困難な場合に、ダミー
端子１１に対応するダミーバンプ１３を設けたので、非
配線領域における熱伝導が均一になる。これにより、基
材２の熱膨張率を一層均一化することができる。さら
に、ダミー端子１１とダミーバンプ１３とを接続するこ
とで、基材２にかかる圧力が全体的に均一になることに
よっても、接続の信頼性を向上させることができる。
【００６８】また、バンプ１０・１０’およびダミーバ
ンプ１３と、各端子４ａ・４ｂ・５ａ・１１の各々との
接続面積が全て同一となり、かつ等間隔に接続されるよ
うに、バンプ１０・１０’およびダミーバンプ１３を設
けることで、インナリード接続部６の周囲全体で熱伝導
が均一になるため、基材２の熱膨張率を一層均一化し、
変形を確実に防止することができる。
ンプ１３と、各端子４ａ・４ｂ・５ａ・１１の各々との
接続面積が全て同一となり、かつ等間隔に接続されるよ
うに、バンプ１０・１０’およびダミーバンプ１３を設
けることで、インナリード接続部６の周囲全体で熱伝導
が均一になるため、基材２の熱膨張率を一層均一化し、
変形を確実に防止することができる。
【００６９】なお、本実施の形態では、インナリード接
続部６における配線ピッチを同一に設定する場合を示し
たが、配線ピッチにある程度の差が有っても、従来のよ
うに非配線領域を空白領域のまま放置しておく場合に比
べて、上記の各効果を奏するものである。ただし、広い
配線ピッチが狭い配線ピッチの２倍以上になると、ボン
ディング時の熱、圧力による応力が２層ＦＰＣ１に不均
一にかかるため、歪みが発生する。また、この場合、外
部よりかかる機械的な力に対して応力が集中する部分が
生じ易く、引き回し配線部８での断線につながりやすく
なる。
続部６における配線ピッチを同一に設定する場合を示し
たが、配線ピッチにある程度の差が有っても、従来のよ
うに非配線領域を空白領域のまま放置しておく場合に比
べて、上記の各効果を奏するものである。ただし、広い
配線ピッチが狭い配線ピッチの２倍以上になると、ボン
ディング時の熱、圧力による応力が２層ＦＰＣ１に不均
一にかかるため、歪みが発生する。また、この場合、外
部よりかかる機械的な力に対して応力が集中する部分が
生じ易く、引き回し配線部８での断線につながりやすく
なる。
【００７０】
【発明の効果】請求項１の発明に係るフレキシブル配線
基板の端子構造は、以上のように、フレキシブル配線基
板に、異方性導電膜を用いてＩＣチップを実装する搭載
領域を備え、この搭載領域内に延び出したインナリード
の配線ピッチの疎密を無くすように、配線ピッチの疎ら
な部分に信号ラインと結線されないダミー端子を設け、
配線ピッチを入力信号側と出力信号側のそれぞれで同一
の基準値に揃えた構成である。
基板の端子構造は、以上のように、フレキシブル配線基
板に、異方性導電膜を用いてＩＣチップを実装する搭載
領域を備え、この搭載領域内に延び出したインナリード
の配線ピッチの疎密を無くすように、配線ピッチの疎ら
な部分に信号ラインと結線されないダミー端子を設け、
配線ピッチを入力信号側と出力信号側のそれぞれで同一
の基準値に揃えた構成である。
【００７１】それゆえ、インナリードの配線ピッチの疎
密を、入力信号側と出力信号側のそれぞれでダミー端子
によって無くしているので、フレキシブル配線基板の熱
伝導率のばらつきを入出力信号側のそれぞれで小さくす
ることができる。これにより、異方性導電膜に熱処理を
施した場合、熱伝導率のばらつきに起因するフレキシブ
ル配線基板の反りやうねり等の変形を抑制することがで
きる。
密を、入力信号側と出力信号側のそれぞれでダミー端子
によって無くしているので、フレキシブル配線基板の熱
伝導率のばらつきを入出力信号側のそれぞれで小さくす
ることができる。これにより、異方性導電膜に熱処理を
施した場合、熱伝導率のばらつきに起因するフレキシブ
ル配線基板の反りやうねり等の変形を抑制することがで
きる。
【００７２】また、異方性導電膜に含まれる熱硬化性樹
脂または光硬化性樹脂の収縮によって生じる応力が、フ
レキシブル配線基板の入力信号側と出力信号側のそれぞ
れに均一にかかるので、異方性導電膜の硬化に起因する
フレキシブル配線基板の反りやうねり等の変形を抑制す
ることができる。
脂または光硬化性樹脂の収縮によって生じる応力が、フ
レキシブル配線基板の入力信号側と出力信号側のそれぞ
れに均一にかかるので、異方性導電膜の硬化に起因する
フレキシブル配線基板の反りやうねり等の変形を抑制す
ることができる。
【００７３】この結果、(1) 量産対応のＴＣＰに反りや
うねり等の変形が生じない、(2) フレキシブル配線基板
にＩＣチップを実装した実装品において、接続不良や断
線等のトラブルの発生が抑制される、(3) 実装品を組付
ける液晶等表示パネルの良品率を向上させることができ
る、(4) 信頼性の高い表示パネルを提供できるという種
々の優れた効果を併せて奏する。
うねり等の変形が生じない、(2) フレキシブル配線基板
にＩＣチップを実装した実装品において、接続不良や断
線等のトラブルの発生が抑制される、(3) 実装品を組付
ける液晶等表示パネルの良品率を向上させることができ
る、(4) 信頼性の高い表示パネルを提供できるという種
々の優れた効果を併せて奏する。
【００７４】請求項２の発明に係るフレキシブル配線基
板の端子構造は、以上のように、請求項１に記載のイン
ナリードを先端部とする入力信号線または出力信号線の
配線の引き回しによって生じた非配線領域を埋めるよう
に、非配線領域の形状に合わせてダミー端子を設けた構
成である。
板の端子構造は、以上のように、請求項１に記載のイン
ナリードを先端部とする入力信号線または出力信号線の
配線の引き回しによって生じた非配線領域を埋めるよう
に、非配線領域の形状に合わせてダミー端子を設けた構
成である。
【００７５】それゆえ、配線ピッチが疎らな領域で自ず
と発生する非配線領域の形状に合わせて、インナリード
の配線ピッチの疎密を無くすようにダミー端子を設ける
ことにより、搭載領域の周辺から熱膨張率や応力発生を
不均一にする非配線領域が無くなるので、請求項１の構
成による効果を一層向上させることができるという効果
を奏する。
と発生する非配線領域の形状に合わせて、インナリード
の配線ピッチの疎密を無くすようにダミー端子を設ける
ことにより、搭載領域の周辺から熱膨張率や応力発生を
不均一にする非配線領域が無くなるので、請求項１の構
成による効果を一層向上させることができるという効果
を奏する。
【００７６】請求項３の発明に係るフレキシブル配線基
板の端子構造は、以上のように、請求項１または２に記
載の構成に加えて、上記搭載領域内に導かれた全てのイ
ンナリードの幅を同一の基準値に揃え、さらに上記ダミ
ー端子を設けることによって、インナリードの配線ピッ
チを入力信号側と出力信号側とで同一の基準値に揃えた
構成である。
板の端子構造は、以上のように、請求項１または２に記
載の構成に加えて、上記搭載領域内に導かれた全てのイ
ンナリードの幅を同一の基準値に揃え、さらに上記ダミ
ー端子を設けることによって、インナリードの配線ピッ
チを入力信号側と出力信号側とで同一の基準値に揃えた
構成である。
【００７７】それゆえ、全てのインナリードの幅を同一
の基準値に揃え、しかもインナリードの配線ピッチを搭
載領域全体に対して同一の基準値に揃えることで、熱膨
張率や、異方性導電膜の硬化時における応力発生が、よ
り均一化されるので、請求項１または２の構成による効
果をより一層向上させることができるという効果を奏す
る。
の基準値に揃え、しかもインナリードの配線ピッチを搭
載領域全体に対して同一の基準値に揃えることで、熱膨
張率や、異方性導電膜の硬化時における応力発生が、よ
り均一化されるので、請求項１または２の構成による効
果をより一層向上させることができるという効果を奏す
る。
【００７８】請求項４の発明に係るフレキシブル配線基
板の端子構造は、以上のように、請求項１、２または３
に記載の構成に加えて、１つの入力信号線を上記非配線
領域を利用して複数本に分岐させ、上記搭載領域内に導
き、ＩＣチップに形成されたバンプとの接続面積を増大
させた構成である。
板の端子構造は、以上のように、請求項１、２または３
に記載の構成に加えて、１つの入力信号線を上記非配線
領域を利用して複数本に分岐させ、上記搭載領域内に導
き、ＩＣチップに形成されたバンプとの接続面積を増大
させた構成である。
【００７９】それゆえ、低抵抗接続の要求度が特に高い
電極をＩＣチップが含んでいる場合に、その電極に対応
する入力信号線を複数本に分岐させれば、ＩＣチップの
バンプとの接続面積を増大させ、１つの入力信号線の接
続抵抗を低減することができる。また、１つの入力信号
線が複数箇所で接続される結果、環境条件によりインナ
リードとバンプとの接続状態が多少劣化したとしても、
高い接続信頼性を維持し続けることができる。さらに、
非配線領域を利用して複数本に分岐された入力信号線
は、上記ダミー端子と同じ働きをするので、請求項１、
２または３に記載の構成による効果を奏した上に、１つ
の入力信号線の接続抵抗を低減し、信号のＳ／Ｎを向上
させることができ、接続信頼性を長期間維持することが
できるという効果を奏する。
電極をＩＣチップが含んでいる場合に、その電極に対応
する入力信号線を複数本に分岐させれば、ＩＣチップの
バンプとの接続面積を増大させ、１つの入力信号線の接
続抵抗を低減することができる。また、１つの入力信号
線が複数箇所で接続される結果、環境条件によりインナ
リードとバンプとの接続状態が多少劣化したとしても、
高い接続信頼性を維持し続けることができる。さらに、
非配線領域を利用して複数本に分岐された入力信号線
は、上記ダミー端子と同じ働きをするので、請求項１、
２または３に記載の構成による効果を奏した上に、１つ
の入力信号線の接続抵抗を低減し、信号のＳ／Ｎを向上
させることができ、接続信頼性を長期間維持することが
できるという効果を奏する。
【００８０】請求項５の発明に係るＩＣチップの実装構
造は、以上のように、請求項１ないし４のいずれか１項
に記載のインナリードと、ＩＣチップに形成されたバン
プとをそれぞれ接続し、上記搭載領域にＩＣチップを実
装した構成である。
造は、以上のように、請求項１ないし４のいずれか１項
に記載のインナリードと、ＩＣチップに形成されたバン
プとをそれぞれ接続し、上記搭載領域にＩＣチップを実
装した構成である。
【００８１】それゆえ、信頼性が高く、かつ液晶やプラ
ズマ等を用いた表示パネルの良品率を向上させることが
できるＩＣチップの実装構造を提供することができると
いう効果を奏する。
ズマ等を用いた表示パネルの良品率を向上させることが
できるＩＣチップの実装構造を提供することができると
いう効果を奏する。
【００８２】請求項６の発明に係るＩＣチップの実装構
造は、以上のように、請求項５に記載のＩＣチップに
は、信号ラインに結線されないダミーバンプが上記ダミ
ー端子に対応して設けられ、ダミー端子とダミーバンプ
とがそれぞれ接続されている構成である。
造は、以上のように、請求項５に記載のＩＣチップに
は、信号ラインに結線されないダミーバンプが上記ダミ
ー端子に対応して設けられ、ダミー端子とダミーバンプ
とがそれぞれ接続されている構成である。
【００８３】それゆえ、特に、フレキシブル配線基板の
搭載領域に異方性導電膜を用いてＩＣチップを熱圧着す
るときに、ＩＣチップに加えられた熱が、ダミーバンプ
からダミー端子へ伝わり、さらにフレキシブル配線基板
の基材に伝わるので、ＩＣチップにダミーバンプを設け
ない場合と比べて、フレキシブル配線基板における熱伝
導がより均一に行われる。この効果は、インナリードお
よびダミー端子の幅、配線ピッチが搭載領域において均
一化する程、またダミー端子とダミーバンプとの接続面
積が搭載領域において均一化する程、向上する。したが
って、請求項１ないし５のいずれか１項に記載の構成に
よる効果を一層向上させることができるという効果を奏
する。
搭載領域に異方性導電膜を用いてＩＣチップを熱圧着す
るときに、ＩＣチップに加えられた熱が、ダミーバンプ
からダミー端子へ伝わり、さらにフレキシブル配線基板
の基材に伝わるので、ＩＣチップにダミーバンプを設け
ない場合と比べて、フレキシブル配線基板における熱伝
導がより均一に行われる。この効果は、インナリードお
よびダミー端子の幅、配線ピッチが搭載領域において均
一化する程、またダミー端子とダミーバンプとの接続面
積が搭載領域において均一化する程、向上する。したが
って、請求項１ないし５のいずれか１項に記載の構成に
よる効果を一層向上させることができるという効果を奏
する。
【図１】本発明に係るフレキシブル配線基板の端子配列
の一構成例を平面的に示す説明図である。
の一構成例を平面的に示す説明図である。
【図２】図１のＡ−Ａ’線矢視断面を示す模式図であ
る。
る。
【図３】（ａ）は、従来のインナリードボンディングに
よってＩＣチップが実装された３層構成のフレキシブル
配線基板を示す断面図、（ｂ）は、従来のフリップチッ
プボンディングによってＩＣチップが実装された２層構
成のフレキシブル配線基板を示す断面図であり、図４の
Ｘ−Ｘ’線矢視断面図である。
よってＩＣチップが実装された３層構成のフレキシブル
配線基板を示す断面図、（ｂ）は、従来のフリップチッ
プボンディングによってＩＣチップが実装された２層構
成のフレキシブル配線基板を示す断面図であり、図４の
Ｘ−Ｘ’線矢視断面図である。
【図４】従来のフレキシブル配線基板の端子配列の一構
成例を平面的に示す説明図である。
成例を平面的に示す説明図である。
１ ２層ＦＰＣ（フレキシブル配線基板） ３ 銅端子（入力信号線および出力信号線） ４ａ 入力端子（入力信号線） ４ｂ 分岐入力端子 ５ａ 出力端子（出力信号線） ６ インナリード接続部（搭載領域） ７ ドライバーＩＣチップ １０ バンプ １０’ バンプ １１ ダミー端子 １２ 異方性導電膜 １２ａ 導電粒子 １３ ダミーバンプ
Claims (6)
- 【請求項１】フレキシブル配線基板に、異方性導電膜を
用いてＩＣチップを実装する搭載領域を備え、この搭載
領域内に延び出したインナリードの配線ピッチの疎密を
無くすように、配線ピッチの疎らな部分に信号ラインと
結線されないダミー端子を設け、配線ピッチを入力信号
側と出力信号側のそれぞれで同一の基準値に揃えたこと
を特徴とするフレキシブル配線基板の端子構造。 - 【請求項２】上記インナリードを先端部とする入力信号
線または出力信号線の配線の引き回しによって生じた非
配線領域を埋めるように、非配線領域の形状に合わせて
ダミー端子を設けたことを特徴とする請求項１に記載の
フレキシブル配線基板の端子構造。 - 【請求項３】上記搭載領域内に導かれた全てのインナリ
ードの幅を同一の基準値に揃え、さらに上記ダミー端子
を設けることによって、インナリードの配線ピッチを入
力信号側と出力信号側とで同一の基準値に揃えたことを
特徴とする請求項１または２に記載のフレキシブル配線
基板の端子構造。 - 【請求項４】１つの入力信号線を上記非配線領域を利用
して複数本に分岐させ、上記搭載領域内に導き、ＩＣチ
ップに形成されたバンプとの接続面積を増大させたこと
を特徴とする請求項１、２または３に記載のフレキシブ
ル配線基板の端子構造。 - 【請求項５】請求項１ないし４のいずれか１項に記載の
インナリードと、ＩＣチップに形成されたバンプとをそ
れぞれ接続し、上記搭載領域にＩＣチップを実装したこ
とを特徴とするＩＣチップの実装構造。 - 【請求項６】上記ＩＣチップには、信号ラインに結線さ
れないダミーバンプが上記ダミー端子に対応して設けら
れ、ダミー端子とダミーバンプとがそれぞれ接続されて
いることを特徴とする請求項５に記載のＩＣチップの実
装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6693196A JP3207743B2 (ja) | 1996-03-22 | 1996-03-22 | フレキシブル配線基板の端子構造およびそれを用いたｉｃチップの実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6693196A JP3207743B2 (ja) | 1996-03-22 | 1996-03-22 | フレキシブル配線基板の端子構造およびそれを用いたｉｃチップの実装構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09260579A true JPH09260579A (ja) | 1997-10-03 |
| JP3207743B2 JP3207743B2 (ja) | 2001-09-10 |
Family
ID=13330241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6693196A Expired - Fee Related JP3207743B2 (ja) | 1996-03-22 | 1996-03-22 | フレキシブル配線基板の端子構造およびそれを用いたｉｃチップの実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3207743B2 (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603071B2 (en) | 2000-07-05 | 2003-08-05 | Sharp Kabushiki Kaisha | Flexible printed circuit board, integrated circuit chip mounting flexible printed circuit board, display apparatus incorporating, integrated circuit chip mounted structure, and bonding method of integrated circuit chip mounting flexible printed circuit board |
| JP2006100664A (ja) * | 2004-09-30 | 2006-04-13 | Sanyo Electric Co Ltd | チップ・オン・フィルム回路基板及びこのチップ・オン・フィルム回路基板を用いた画像表示装置 |
| US7164460B2 (en) | 2000-02-24 | 2007-01-16 | Seiko Epson Corporation | Mounting structure for semiconductor device, electro-optical device, and electronic apparatus |
| JP2007081058A (ja) * | 2005-09-13 | 2007-03-29 | Matsushita Electric Ind Co Ltd | 配線基板及びその製造方法、並びに半導体装置 |
| JP2007150088A (ja) * | 2005-11-29 | 2007-06-14 | Matsushita Electric Ind Co Ltd | 配線基板およびその製造方法 |
| JP2007158001A (ja) * | 2005-12-05 | 2007-06-21 | Nec Electronics Corp | テープキャリアパッケージ及びそれを搭載した表示装置 |
| JP2009081173A (ja) * | 2007-09-25 | 2009-04-16 | Oki Semiconductor Co Ltd | Ｃｏｆパッケージ及びそれに用いるテープ基板 |
| US7525181B2 (en) | 2006-03-31 | 2009-04-28 | Samsung Electronics Co., Ltd. | Tape wiring substrate and tape package using the same |
| US7589421B2 (en) | 2005-12-29 | 2009-09-15 | Samsung Electronics Co., Ltd. | Heat-radiating semiconductor chip, tape wiring substrate and tape package using the same |
| JP2010199614A (ja) * | 2010-05-10 | 2010-09-09 | Oki Semiconductor Co Ltd | Ｃｏｆパッケージ |
| US8456603B2 (en) | 2006-11-22 | 2013-06-04 | Hitachi Displays, Ltd. | Display device and flat display device |
| WO2015199210A1 (ja) * | 2014-06-27 | 2015-12-30 | 大日本印刷株式会社 | チップオン基板及びそれを用いた電子装置の製造方法 |
| US10304766B2 (en) | 2017-08-11 | 2019-05-28 | Samsung Electronics Co., Ltd. | Semiconductor package having a circuit pattern |
| KR20230007990A (ko) * | 2017-08-22 | 2023-01-13 | 삼성디스플레이 주식회사 | 전자 부품 및 이를 포함하는 전자 장치 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07169311A (ja) | 1993-12-17 | 1995-07-04 | Enplas Corp | 光散乱導光光源装置及び液晶表示装置 |
| EP1152286A4 (en) | 1998-12-18 | 2002-05-15 | Mitsubishi Rayon Co | REVIEW SCREEN |
-
1996
- 1996-03-22 JP JP6693196A patent/JP3207743B2/ja not_active Expired - Fee Related
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7164460B2 (en) | 2000-02-24 | 2007-01-16 | Seiko Epson Corporation | Mounting structure for semiconductor device, electro-optical device, and electronic apparatus |
| US6603071B2 (en) | 2000-07-05 | 2003-08-05 | Sharp Kabushiki Kaisha | Flexible printed circuit board, integrated circuit chip mounting flexible printed circuit board, display apparatus incorporating, integrated circuit chip mounted structure, and bonding method of integrated circuit chip mounting flexible printed circuit board |
| JP4595470B2 (ja) * | 2004-09-30 | 2010-12-08 | セイコーエプソン株式会社 | チップ・オン・フィルム回路基板及びこのチップ・オン・フィルム回路基板を用いた画像表示装置 |
| JP2006100664A (ja) * | 2004-09-30 | 2006-04-13 | Sanyo Electric Co Ltd | チップ・オン・フィルム回路基板及びこのチップ・オン・フィルム回路基板を用いた画像表示装置 |
| JP2007081058A (ja) * | 2005-09-13 | 2007-03-29 | Matsushita Electric Ind Co Ltd | 配線基板及びその製造方法、並びに半導体装置 |
| JP2007150088A (ja) * | 2005-11-29 | 2007-06-14 | Matsushita Electric Ind Co Ltd | 配線基板およびその製造方法 |
| JP2007158001A (ja) * | 2005-12-05 | 2007-06-21 | Nec Electronics Corp | テープキャリアパッケージ及びそれを搭載した表示装置 |
| US7589421B2 (en) | 2005-12-29 | 2009-09-15 | Samsung Electronics Co., Ltd. | Heat-radiating semiconductor chip, tape wiring substrate and tape package using the same |
| US7525181B2 (en) | 2006-03-31 | 2009-04-28 | Samsung Electronics Co., Ltd. | Tape wiring substrate and tape package using the same |
| US8269322B2 (en) | 2006-03-31 | 2012-09-18 | Samsung Electronics Co., Ltd. | Tape wiring substrate and tape package using the same |
| US7928543B2 (en) | 2006-03-31 | 2011-04-19 | Samsung Electronics Co., Ltd. | Tape wiring substrate and tape package using the same |
| US8456603B2 (en) | 2006-11-22 | 2013-06-04 | Hitachi Displays, Ltd. | Display device and flat display device |
| JP4588748B2 (ja) * | 2007-09-25 | 2010-12-01 | Ｏｋｉセミコンダクタ株式会社 | Ｃｏｆパッケージ |
| US8058713B2 (en) | 2007-09-25 | 2011-11-15 | Oki Semiconductor Co., Ltd. | COF package and tape substrate used in same |
| JP2009081173A (ja) * | 2007-09-25 | 2009-04-16 | Oki Semiconductor Co Ltd | Ｃｏｆパッケージ及びそれに用いるテープ基板 |
| JP2010199614A (ja) * | 2010-05-10 | 2010-09-09 | Oki Semiconductor Co Ltd | Ｃｏｆパッケージ |
| WO2015199210A1 (ja) * | 2014-06-27 | 2015-12-30 | 大日本印刷株式会社 | チップオン基板及びそれを用いた電子装置の製造方法 |
| US10304766B2 (en) | 2017-08-11 | 2019-05-28 | Samsung Electronics Co., Ltd. | Semiconductor package having a circuit pattern |
| US10714416B2 (en) | 2017-08-11 | 2020-07-14 | Samsung Electronics Co., Ltd. | Semiconductor package having a circuit pattern |
| KR20230007990A (ko) * | 2017-08-22 | 2023-01-13 | 삼성디스플레이 주식회사 | 전자 부품 및 이를 포함하는 전자 장치 |
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| JP3207743B2 (ja) | 2001-09-10 |
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