JPH09246554A - 薄膜トランジスタの製造方法および液晶表示装置 - Google Patents
薄膜トランジスタの製造方法および液晶表示装置Info
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- JPH09246554A JPH09246554A JP4526496A JP4526496A JPH09246554A JP H09246554 A JPH09246554 A JP H09246554A JP 4526496 A JP4526496 A JP 4526496A JP 4526496 A JP4526496 A JP 4526496A JP H09246554 A JPH09246554 A JP H09246554A
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- thin film
- liquid crystal
- crystal display
- display device
- film transistor
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6723—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device having light shields
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 光電流の発生を抑えるための金属薄膜による
遮光層を有する薄膜トランジスタの製造方法とその薄膜
トランジスタを用いた液晶表示装置を提供する。 【解決手段】 ガラス基板１０１の上に形成した遮光用
金属薄膜１０２をマスクにして、上部に形成した多結晶
シリコン薄膜１０５を裏面露光によりパターニングして
半導体層を形成する。この薄膜トランジスタを用いて投
射型の液晶表示装置を構成する。
遮光層を有する薄膜トランジスタの製造方法とその薄膜
トランジスタを用いた液晶表示装置を提供する。 【解決手段】 ガラス基板１０１の上に形成した遮光用
金属薄膜１０２をマスクにして、上部に形成した多結晶
シリコン薄膜１０５を裏面露光によりパターニングして
半導体層を形成する。この薄膜トランジスタを用いて投
射型の液晶表示装置を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置などに
応用される薄膜トランジスタの製造方法と、この薄膜ト
ランジスタを用いた液晶表示装置に関するものである。
応用される薄膜トランジスタの製造方法と、この薄膜ト
ランジスタを用いた液晶表示装置に関するものである。
【０００２】
【従来の技術】従来の液晶表示装置には、逆スタガ型非
晶質シリコン薄膜トランジスタがよく用いられている。
この逆スタガ構造は、ガラス基板の上に先ずゲート配線
を形成するため、ガラス基板の側から光が入射しても半
導体薄膜に光が直接に入射することがない。
晶質シリコン薄膜トランジスタがよく用いられている。
この逆スタガ構造は、ガラス基板の上に先ずゲート配線
を形成するため、ガラス基板の側から光が入射しても半
導体薄膜に光が直接に入射することがない。
【０００３】また、ポリシリコン薄膜トランジスタの場
合コプレナ型が主流であるが、コプレナ構造のためガラ
ス基板と半導体層の間に遮光用の金属薄膜を形成する。
また、金属薄膜を形成した後に半導体薄膜を形成する際
にはそれぞれのマスクでパターンを形成する。
合コプレナ型が主流であるが、コプレナ構造のためガラ
ス基板と半導体層の間に遮光用の金属薄膜を形成する。
また、金属薄膜を形成した後に半導体薄膜を形成する際
にはそれぞれのマスクでパターンを形成する。
【０００４】
【発明が解決しようとする課題】多結晶シリコンを用い
た薄膜トランジスタは、自己整合型のドーピング領域を
形成しやすいゲート電極が半導体薄膜の上側に位置する
コプレナ構造がよく用いられる。
た薄膜トランジスタは、自己整合型のドーピング領域を
形成しやすいゲート電極が半導体薄膜の上側に位置する
コプレナ構造がよく用いられる。
【０００５】この場合、ガラス基板の上に半導体薄膜は
直接に形成されるため、光に関して直接に影響を受ける
ことになる。そのためコプレナ構造の多結晶シリコン薄
膜トランジスタを液晶表示装置に用いる場合（特に強い
光を入射する投射型液晶表示装置の場合）には、光電流
による画質の劣化が生じるという問題が生じる。
直接に形成されるため、光に関して直接に影響を受ける
ことになる。そのためコプレナ構造の多結晶シリコン薄
膜トランジスタを液晶表示装置に用いる場合（特に強い
光を入射する投射型液晶表示装置の場合）には、光電流
による画質の劣化が生じるという問題が生じる。
【０００６】また、前記課題を解決するために金属薄膜
をガラス基板の上に所定の形状に形成し、その後に半導
体薄膜を形成することによりガラス基板の側からの遮光
を実現できるが、半導体薄膜より遮光用の金属薄膜が大
きくなる場合、上部のゲート配線およびソース・ドレイ
ン配線との容量成分が生じて液晶表示装置の画質に問題
となる場合がある。
をガラス基板の上に所定の形状に形成し、その後に半導
体薄膜を形成することによりガラス基板の側からの遮光
を実現できるが、半導体薄膜より遮光用の金属薄膜が大
きくなる場合、上部のゲート配線およびソース・ドレイ
ン配線との容量成分が生じて液晶表示装置の画質に問題
となる場合がある。
【０００７】
【課題を解決するための手段】コプレナ型の多結晶シリ
コン薄膜トランジスタを液晶表示装置に用いる場合、ガ
ラス基板の上に金属薄膜を形成した後、絶縁膜を介して
半導体薄膜を形成する。また、ガラス基板の上に形成し
た金属薄膜をマスクにしてガラス基板の裏面から半導体
層の上のレジストのパターニングを行う。
コン薄膜トランジスタを液晶表示装置に用いる場合、ガ
ラス基板の上に金属薄膜を形成した後、絶縁膜を介して
半導体薄膜を形成する。また、ガラス基板の上に形成し
た金属薄膜をマスクにしてガラス基板の裏面から半導体
層の上のレジストのパターニングを行う。
【０００８】ガラス基板の上に金属薄膜を形成し遮光層
とすることによりガラス基板の側からの半導体薄膜への
光の入射を阻止することが可能となり、強い光を入射し
ても画質の劣化を生じることがない。また、金属薄膜を
マスクにしてガラス基板の裏面から半導体層の上のレジ
ストをパターニングすることにより自己整合的に半導体
薄膜のパターニングを行うことができ、ゲート配線およ
びソース・ドレイン配線と遮光薄膜との容量成分の問題
をなくすことができる。
とすることによりガラス基板の側からの半導体薄膜への
光の入射を阻止することが可能となり、強い光を入射し
ても画質の劣化を生じることがない。また、金属薄膜を
マスクにしてガラス基板の裏面から半導体層の上のレジ
ストをパターニングすることにより自己整合的に半導体
薄膜のパターニングを行うことができ、ゲート配線およ
びソース・ドレイン配線と遮光薄膜との容量成分の問題
をなくすことができる。
【０００９】
【発明の実施の形態】以下、本発明の薄膜トランジスタ
の製造方法を具体的な実施例に基づいて説明する。
の製造方法を具体的な実施例に基づいて説明する。
【００１０】〔実施例１〕図１の（ａ）に示すように、
ガラス基板１０１に金属薄膜１０２を堆積し所定の形状
にパターニングを行う。その際、金属薄膜はＣｒ、Ｔ
ｉ、Ｔａ、Ａｌ、Ａｌ合金、ＮｉまたはＷを 30 〜 200
ｎｍの膜厚で堆積する。
ガラス基板１０１に金属薄膜１０２を堆積し所定の形状
にパターニングを行う。その際、金属薄膜はＣｒ、Ｔ
ｉ、Ｔａ、Ａｌ、Ａｌ合金、ＮｉまたはＷを 30 〜 200
ｎｍの膜厚で堆積する。
【００１１】次に図１の（ｂ）に示すように、金属薄膜
１０２の上に酸化シリコン薄膜１０３を 100〜 1000 ｎ
ｍ堆積する。その際、酸化シリコン薄膜の代わりに酸化
タンタル薄膜、窒化シリコン薄膜、酸化シリコン薄膜と
窒化シリコン薄膜２層、酸化シリコン薄膜と酸化タンタ
ル薄膜２層または酸化タンタル薄膜と窒化シリコン薄膜
２層などの構成でもよい。さらに図１の（ｂ）に示すよ
うに、プラズマＣＶＤ法により非晶質シリコン薄膜１０
４を堆積する。その際、堆積方法としてはＬＰ−ＣＶＤ
法、スパッタ法を用いてもよい。
１０２の上に酸化シリコン薄膜１０３を 100〜 1000 ｎ
ｍ堆積する。その際、酸化シリコン薄膜の代わりに酸化
タンタル薄膜、窒化シリコン薄膜、酸化シリコン薄膜と
窒化シリコン薄膜２層、酸化シリコン薄膜と酸化タンタ
ル薄膜２層または酸化タンタル薄膜と窒化シリコン薄膜
２層などの構成でもよい。さらに図１の（ｂ）に示すよ
うに、プラズマＣＶＤ法により非晶質シリコン薄膜１０
４を堆積する。その際、堆積方法としてはＬＰ−ＣＶＤ
法、スパッタ法を用いてもよい。
【００１２】次に図１の（ｃ）に示すように、エキシマ
レーザー１０６を用いて非晶質シリコン薄膜を溶融・結
晶化を行い、多結晶シリコン薄膜１０５を形成する。エ
キシマレーザーとしてはＸｅＣｌ、ＫｒＦもしくはＡｒ
Ｆなどを用いる。また、多結晶シリコン薄膜の形成方法
として固層成長を用いてもよい。
レーザー１０６を用いて非晶質シリコン薄膜を溶融・結
晶化を行い、多結晶シリコン薄膜１０５を形成する。エ
キシマレーザーとしてはＸｅＣｌ、ＫｒＦもしくはＡｒ
Ｆなどを用いる。また、多結晶シリコン薄膜の形成方法
として固層成長を用いてもよい。
【００１３】次に図１の（ｄ）に示すように、多結晶シ
リコン薄膜の上にレジスト１０７を塗布し、ガラス基板
１０１の裏面から紫外光１０８によりレジスト１０７を
露光する。図１の（ｅ）はレジストを露光後に現像した
ものである。
リコン薄膜の上にレジスト１０７を塗布し、ガラス基板
１０１の裏面から紫外光１０８によりレジスト１０７を
露光する。図１の（ｅ）はレジストを露光後に現像した
ものである。
【００１４】次に図１の（ｆ）に示すように、レジスト
１０７をマスクにして多結晶シリコン１０５をエッチン
グする。次に図１の（ｇ）に示すように、レジスト１０
７を除去すると自己整合で半導体薄膜の形成ができる。
１０７をマスクにして多結晶シリコン１０５をエッチン
グする。次に図１の（ｇ）に示すように、レジスト１０
７を除去すると自己整合で半導体薄膜の形成ができる。
【００１５】ここで、非晶質シリコン薄膜をエキシマレ
ーザー１０６で溶融・結晶化する際に、溶融時の突沸を
避けるため、非晶質シリコン薄膜中の水素を一部脱離さ
せるために 350〜 500℃の温度で基板１０１を加熱処理
する工程を行う場合もある。処理時間は 10 〜 180分程
度で、処理雰囲気は、真空中、窒素雰囲気中、酸素雰囲
気中または大気中などである。
ーザー１０６で溶融・結晶化する際に、溶融時の突沸を
避けるため、非晶質シリコン薄膜中の水素を一部脱離さ
せるために 350〜 500℃の温度で基板１０１を加熱処理
する工程を行う場合もある。処理時間は 10 〜 180分程
度で、処理雰囲気は、真空中、窒素雰囲気中、酸素雰囲
気中または大気中などである。
【００１６】〔実施例２〕図２は本発明により作製した
薄膜トランジスタを示す。ガラス基板２０１の上には、
遮光用金属薄膜として遮光層２０２が形成されている。
その上部に絶縁層として酸化シリコン薄膜２０３を堆積
する。さらに非晶質シリコン薄膜を堆積し、膜中の水素
の一部を脱離させるための熱処理を行う。その後に前記
の非晶質シリコン薄膜を多結晶シリコン薄膜にするた
め、エキシマレーザーを非晶質シリコン薄膜に照射す
る。
薄膜トランジスタを示す。ガラス基板２０１の上には、
遮光用金属薄膜として遮光層２０２が形成されている。
その上部に絶縁層として酸化シリコン薄膜２０３を堆積
する。さらに非晶質シリコン薄膜を堆積し、膜中の水素
の一部を脱離させるための熱処理を行う。その後に前記
の非晶質シリコン薄膜を多結晶シリコン薄膜にするた
め、エキシマレーザーを非晶質シリコン薄膜に照射す
る。
【００１７】次にゲート絶縁膜２０５を堆積し、ゲート
電極２０６の形成を行う。続いてソース・ドレイン領域
２０４にドーピングを行い、第１の層間絶縁膜２０７を
堆積する。次にＩＴＯを画素電極２０９として形成し、
第２の層間絶縁膜２０８を堆積する。続いてコンタクト
ホールを形成した後、ソース・ドレイン電極２１０を形
成し、保護膜２１１を堆積する。最後に画素部を開口し
て薄膜トランジスタが完成する。
電極２０６の形成を行う。続いてソース・ドレイン領域
２０４にドーピングを行い、第１の層間絶縁膜２０７を
堆積する。次にＩＴＯを画素電極２０９として形成し、
第２の層間絶縁膜２０８を堆積する。続いてコンタクト
ホールを形成した後、ソース・ドレイン電極２１０を形
成し、保護膜２１１を堆積する。最後に画素部を開口し
て薄膜トランジスタが完成する。
【００１８】この薄膜トランジスタを液晶表示装置に用
いることにより、アレイ基板側から投射光２１２を照射
しても半導体のチャネル領域２０４’に光は照射されず
に、光電流の発生を防ぐことができる。
いることにより、アレイ基板側から投射光２１２を照射
しても半導体のチャネル領域２０４’に光は照射されず
に、光電流の発生を防ぐことができる。
【００１９】
【発明の効果】以上のように本発明によると、マスク１
枚で半導体薄膜と半導体薄膜下層の遮光用の金属薄膜の
形成が可能となり、さらに遮光層と半導体層を自己整合
的に作製することが可能となる。
枚で半導体薄膜と半導体薄膜下層の遮光用の金属薄膜の
形成が可能となり、さらに遮光層と半導体層を自己整合
的に作製することが可能となる。
【００２０】また、前記薄膜トランジスタを用いた液晶
表示装置は、ガラス基板の裏面より光を照射しても半導
体薄膜に直接に照射されることがなく、従って、光電流
の発生を防止することができる。そのため、オフ電流を
低く抑えることができ、良好な画質を得ることが可能と
なる。
表示装置は、ガラス基板の裏面より光を照射しても半導
体薄膜に直接に照射されることがなく、従って、光電流
の発生を防止することができる。そのため、オフ電流を
低く抑えることができ、良好な画質を得ることが可能と
なる。
【図１】本発明による金属薄膜と半導体薄膜の自己整合
的な製造方法の断面図
的な製造方法の断面図
【図２】本発明により製造された薄膜トランジスタの断
面図
面図
１０１ ガラス基板 １０２ 遮光用金属薄膜 １０３ 絶縁性薄膜 １０４ 非晶質シリコン薄膜 １０５ 多結晶シリコン薄膜 １０６ エキシマレーザー １０７ レジスト １０８ 紫外光 ２０１ ガラス基板 ２０２ 遮光用金属薄膜 ２０３ 酸化シリコン ２０４ ソース・ドレイン領域 ２０４’ チャネル領域 ２０５ ゲート絶縁膜 ２０６ ゲート電極 ２０７ 第１の層間絶縁膜 ２０８ 第２の層間絶縁膜 ２０９ 画素電極 ２１０ ソース・ドレイン電極 ２１１ 保護膜 ２１２ 投射光
───────────────────────────────────────────────────── フロントページの続き (72)発明者 前川 茂樹 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (5)
- 【請求項１】透光性基板の上に金属薄膜を所定の形状に
形成する第１の工程と、 前記金属薄膜の上に絶縁性薄膜を堆積する第２の工程
と、 前記絶縁性薄膜の上に非晶質シリコン薄膜を堆積する第
３の工程と、 前記非晶質シリコン薄膜を多結晶シリコン薄膜にする第
４の工程と、 前記多結晶シリコン薄膜の上にレジストを塗布し基板裏
面から露光し現像する第５の工程と、 パターンを形成した前記レジストで多結晶シリコン薄膜
をパターニングする第６の工程とを少なくとも有する薄
膜トランジスタの製造方法。 - 【請求項２】 第３の工程において多結晶シリコン薄膜
を堆積し、第４の工程をなくした請求項１に記載の薄膜
トランジスタの製造方法。 - 【請求項３】透光性基板の上に所定の形状に形成された
金属薄膜と、 前記金属薄膜の上に堆積された絶縁性薄膜と、 前記絶縁性薄膜の上に前記金属薄膜と同一形状で形成さ
れた半導体薄膜を有する薄膜トランジスタとを設けた液
晶表示装置。 - 【請求項４】透光性基板の上に所定の形状に形成された
金属薄膜と、 前記金属薄膜の上に堆積された絶縁性薄膜と、 前記絶縁性薄膜の上に前記金属薄膜を覆うように形成さ
れた半導体薄膜を有する薄膜トランジスタとを設けた液
晶表示装置。 - 【請求項５】 前記半導体層が多結晶シリコン薄膜であ
ることを特徴をする請求項３〜４に記載の液晶表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4526496A JPH09246554A (ja) | 1996-03-04 | 1996-03-04 | 薄膜トランジスタの製造方法および液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4526496A JPH09246554A (ja) | 1996-03-04 | 1996-03-04 | 薄膜トランジスタの製造方法および液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246554A true JPH09246554A (ja) | 1997-09-19 |
Family
ID=12714447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4526496A Pending JPH09246554A (ja) | 1996-03-04 | 1996-03-04 | 薄膜トランジスタの製造方法および液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246554A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0984492A2 (en) * | 1998-08-31 | 2000-03-08 | Sel Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising organic resin and process for producing semiconductor device |
| JP2002343970A (ja) * | 2001-05-10 | 2002-11-29 | Koninkl Philips Electronics Nv | 薄膜トランジスタの製造方法並びにそのような製造方法を用いて製造された薄膜トランジスタ及び液晶表示パネル |
| CN104900710A (zh) * | 2015-06-08 | 2015-09-09 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、阵列基板 |
| CN112542386A (zh) * | 2020-11-03 | 2021-03-23 | 北海惠科光电技术有限公司 | 显示面板和薄膜晶体管的制造方法及其制造设备 |
-
1996
- 1996-03-04 JP JP4526496A patent/JPH09246554A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0984492A2 (en) * | 1998-08-31 | 2000-03-08 | Sel Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising organic resin and process for producing semiconductor device |
| EP0984492A3 (en) * | 1998-08-31 | 2000-05-17 | Sel Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising organic resin and process for producing semiconductor device |
| JP2002343970A (ja) * | 2001-05-10 | 2002-11-29 | Koninkl Philips Electronics Nv | 薄膜トランジスタの製造方法並びにそのような製造方法を用いて製造された薄膜トランジスタ及び液晶表示パネル |
| CN104900710A (zh) * | 2015-06-08 | 2015-09-09 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、阵列基板 |
| CN112542386A (zh) * | 2020-11-03 | 2021-03-23 | 北海惠科光电技术有限公司 | 显示面板和薄膜晶体管的制造方法及其制造设备 |
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