JPH09238095A

JPH09238095A - 同時双方向伝送回路

Info

Publication number: JPH09238095A
Application number: JP33338196A
Authority: JP
Inventors: Kenichi Ishibashi; 賢一石橋; Takehisa Hayashi; 林　　剛久; Tsutomu Goto; 努後藤; Akira Yamagiwa; 明山際; Shunji Takekuma; 俊次武隈; Toshiro Takahashi; 敏郎高橋; Tatsuhiro Aida; 辰洋會田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-12-25
Filing date: 1996-12-13
Publication date: 1997-09-09

Abstract

(57)【要約】【課題】LSIの電源電圧が低電源電圧化された場合でも
高速な信号伝送を可能とする同時双方向信号伝送回路を
提供する【解決手段】伝送線路３の両端に入出力回路１を接続
し、制御信号Cにより、入出力回路１内の出力回路１１
の出力抵抗値が伝送線路３の特性インピーダンスと等し
くしくなるよう制御する。また、伝送線路３上の信号を
差動入力回路１０の一方の入力端子１６に入力するとと
もに、バイアス回路１４により出力回路１２の出力信号
を分圧して得られる分圧信号を差動入力回路１４の他方
の入力端子１６に入力する。差動入力回路１４により、
伝送線路３上の信号から自出力信号分を打ち消して受信
信号を抽出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，1本の伝送線路を
用いて同時に信号の送受信を行う同時双方向伝送回路，
特にLSIの電源電圧が低電源電圧化された場合でも，LSI
(大規模集積回路)チップ相互間でデータの送受信を行う
のに適用して好適な同時双方向伝送回路に関する。

【０００２】

【従来の技術】同時双方向伝送回路は、1本の伝送線路
の両端に入出力回路を備え、同伝送線路を介して同時に
信号の送受信を行う回路である。送信、受信のそれぞれ
に別の伝送線路を用いた一般的な旧来の伝送回路と比べ
て線路数が半分になるため、数十以上のデータの送受信
を行う計算機等で特に有用である。計算機応用では、通
常、計算機を構成するLSIチップの中に複数の入出力回
路を設ける。一対のLSIチップの入出力回路間には、1本
の伝送線路が接続され、複数の入出力回路の場合には、
複数の伝送線路を介して複数のデータの送受信が行われ
る。1個のLSIチップに収容される入出力回路の数は、百
以上になる場合がある。

【０００３】旧来の伝送線路へ信号を送出する出力回路
において、出力回路と伝送線路との接続点からみた出力
回路の出力抵抗を伝送線路のインピーダンスに一致させ
るインピーダンス整合の必要性については、特開昭６２
ー３８６１６号公報(以下、公知例１と呼ぶ)に開示され
ている。この公知例１では、ゲート幅を変えることによ
り内部抵抗値の異なるMOSトランジスタを並列接続した
構成を採る出力回路を用い、それらのMOSトランジスタ
へのゲート入力を選択的に行うことにより、出力回路の
出力抵抗を制御し、伝送線路の特性インピーダンスと一
致させることでインピーダンス整合を行っている。

【０００４】一方、同時双方向伝送回路が、特開平７ー
２０２６７５号公報(以後、公知例２と呼ぶ)に開示され
ている。公知例２では、同時双方向の伝送線路と入出力
回路との接続点における自出力信号と相手側から送られ
受信すべき受信信号とが混合する信号から、自出力を排
除し、受信信号を抽出するために差動入力回路を備え
る。また公知例２では、差動回路へ自出力信号の一部を
出力するレファレンス回路と出力回路の最終段とのゲー
ト電圧をアナログ的に制御することにより、出力抵抗を
所定の値にしている。

【０００５】

【発明が解決しようとする課題】公知例２における送信
回1を構成するnMOSトランジスタと、レファレンス回路
を構成するnMOSトランジスタのゲート電圧として、差動
増幅器の出力であるVc1が供給されている。現在のLSIの
一般的な電源電圧が3.3Vであることを考慮すると、Vc1
は差動増幅器の電源電圧VDD1である3.3V以下となる。実
際には、Vc1の制御範囲を確保する必要があるため、Vc1
の最小値は2.5V程度となる。また、nMOSトランジスタの
出力抵抗を一定に保つためには、公知例２に記載されて
いるようにトランジスタを3極管領域で動作させる必要
があり、これらのnMOSトランジスタのドレイン端子に給
電する電源VDD2を(Vc1-Vth)以下の電圧に設定する必要
がある。ここで、Vthはソースフォロワ動作のnMOSトラ
ンジスタのスレッシュホールド電圧であり一般に1V以上
である。さらに、電源電圧ばらつき等を考慮すると、実
用的なVDD2は0.8V程度である。この場合、3値論理であ
る差動アンプの(+)入力は、0.8V(VDD2)、0.4V((VDD2)/
2)、0Vのいずれかの値となり、レファレンス信号である
差動アンプの(-)入力は、0.6V(3(VDD2)/4)、0.2V((VDD
2)/4)のいずれかの値となる。差動アンプの(+)入力と
(-)入力の間の入力振幅は±200mVとなり、通常の差動ア
ンプの動作振幅である±400mVに比べ大幅に小さくな
り、ノイズに耐え得る十分な振幅を確保することができ
ない。従って、公知例２のようにnMOSトランジスタのゲ
ート電圧により出力抵抗を制御する方法では、現状の電
源電圧である3.3V、さらには、将来の低電源電圧化に対
して、差動アンプの入力振幅を確保することが困難であ
る。また、Vc1をアナログ的なフィードバックループで
生成するため、ノイズや発振等の問題もある。

【０００６】本発明の目的は，上記問題点を解決し，LS
Iの電源電圧が低電源電圧化された場合でもノイズに耐
え得る十分な振幅を確保することにより高速なデータ転
送が可能な同時双方向伝送回路を提供することにある。

【０００７】

【課題を解決するための手段】本発明の上記課題は，以
下の手段により効果的に解決できる。LSIに給電する第
一（ハイレベル，以下、Vddと呼ぶ）および第二（ロー
レベル）の電源と、さらに第一および第二の電源の中間
の電位である第三の電源（以下、Vddqと呼ぶ）を設け，
入出力回路が有する出力回路の出力電圧の最大レベルを
第三の電源の電位とする。特開昭６２ー３８６１６号公
報(以下、公知例２と呼ぶ)の図1の出力回路と同様に，
ゲート幅の異なるトランジスタを複数用意しておき，出
力回路の出力抵抗を伝送線路の特性インピーダンスに整
合するように，オンするトランジスタをディジタル的に
選択する。また、出力回路をnMOSトランジスタで構成
し，ゲート端子に印可する電位は，LSI内で使用する最
高電位である第一の電源，あるいは最低電位である第二
の電源の電位とする。抵抗の電圧分割作用によって得る
自出力信号の分圧信号は，それぞれnMOSトランジスタで
構成したレファレンス出力回路とバイアス回路を用い，
１対１の分圧比になるようにnMOSトランジスタのMOS抵
抗を設定する。トランジスタのゲート端子に印可する電
位は，出力回路と同様に，第一および第二の電源の電位
とする。例えばゲート電圧が通常使用される電源電圧で
ある3.3Vの場合は，公知例１の説明と同様の計算によ
り，プルアップ側のnMOSトランジスタのドレイン端子に
給電する第三の電源を，（Vdd-Vth）以下の十分低い電
圧として1.6V程度に設定する。このとき，3値論理であ
る差動アンプの(+)入力は，1.6V(Vddq)，0.8V(Vddq/
2)，0V，レファレンス信号である差動アンプの(-)入力
は，1.2V(3Vddq/4)，0.4V(Vddq/4)のいずれかの値とな
り，差動アンプの(+)入力と(-)入力の間に発生する入力
振幅は，±400mVとなる。すなわち、現状の一般的な電
源電圧3.3Vの場合に、通常の差動アンプの動作振幅であ
る±400mVを確保することができる。

【０００８】このため、ノイズ等を考慮しても，現状の
一般的な電源電圧3.3Vでも十分な振幅を確保でき，低電
源電圧化に対して十分動作可能である。

【０００９】また、上記課題は以下の別の手段によって
も効果的に解決できる。第三の電源を用いずに，第一お
よび第二の電源電圧だけを入出力回路に供給し，入出力
回路と伝送線路との接続点の一方と第一の電源の間，お
よび，その接続点の他方と第二の電源の間にそれぞれ抵
抗（以下終端抵抗という）を接続し，その終端抵抗をLS
Iの外に配置し，かつ，入出力回路が有する出力回路の
出力抵抗αＺ０（α＞１）と終端抵抗の抵抗値βＺ０
（β＞１）とがなす合成インピーダンスを伝送線路の特
性インピーダンスＺ０に整合させる。出力回路はCMOSト
ランジスタで構成し，最初の手段と同様に出力抵抗を制
御する。抵抗の電圧分割作用によって得る自出力信号の
分圧信号は，それぞれCMOSトランジスタからなるレファ
レンス出力回路とバイアス回路を用い，（２αー１）対
１の分圧比に従って設定する。出力回路およびレファレ
ンス回路で使用するトランジスタのゲート端子に印可す
る電位は，LSI内で使用する最高電位，あるいは最低電
位とする。

【００１０】第三の電源を設けない場合，入出力回路が
有する出力回路の出力電圧の最大レベルが第一の電源の
電位となり，消費電力が増加するが，本手段のように終
端抵抗を設けることにより消費電力の低減が可能とな
る。入出力回路の出力抵抗を出力回路をもって形成し，
例えばα＝２，β＝２，即ち，出力回路の出力抵抗値と
終端抵抗の抵抗値をともに伝送線路の特性インピーダン
スの２倍に設定して整合させるとき，入出力回路で消費
する平均電力は，終端抵抗がない場合に比べ約４割減に
なる。また，差動アンプの(+)入力と(-)入力の間に発生
する入力振幅は±412.5mVとなり，本手段によっても十
分な振幅を確保できる。

【００１１】αを大きくするに従って平均電力は減少す
るが，反面，差動アンプの入力振幅が減少して雑音の影
響を受けやすくなる。このような相反する２面があるた
め，α＝２，β＝２および分圧比を３対１とすることに
より好ましい結果を得ることができる。

【００１２】

【発明の実施の形態】図１は、本発明に係る同時双方向
伝送回路の第１の実施の形態を示すブロック図である。

【００１３】図１において、１ａ、１ｂはＬＳＩ上に設
けられる入出力回路である。通常、計算機システム等で
用いられるＬＳＩチップ上には数十以上の入出力回路が
配置される。３は伝送線路であり、入出力回路１ａ、１
ｂ間を接続するプリント基板上の配線またはケーブル等
である。５ａ、５ｂは入出力回路１ａ、１ｂと伝送線路
３との接続点である。１１ａ、１１ｂは出力回路、１２
ａ、１２ｂはレファレンス出力回路、１４ａ、１４ｂは
差動入力回路である。出力回路１１ａ、レファレンス出
力回路１２ｂはそれぞれ入力端子１５ａ、１５ｂを持
ち、他に、出力抵抗値を制御する制御信号Ｃａ、Ｃｂが
入力される。また、差動入力回路１０ａは、２つの入力
端子１６ａ、１７ａと、出力端子１８ａを有する。同様
に、差動入力回路１０ｂは、２つの入力端子１６ｂ、１
７ｂと、出力端子１８ｂを有する。差動入力回路１０
ａ、１０ｂは、伝送線路３を介して伝送されてくる信号
を抽出し、それを出力端子１８ａ、１８ｂに出力する。
１４ａ、１４ｂは、バイアス回路であり、それぞれ、レ
ファレンス出力回路１２ａ、１２ｂの出力を分圧して差
動入力回路１０ａ、１０ｂの一方の入力端子１７ａ、１
７ｂに与える。以後、入出力回路１ａを例にして詳細に
説明するが、入出力回路１ｂについても同様である。

【００１４】受信信号を整合終端するために、出力回路
１５ａの等価抵抗（以降RDv1a）値は、制御信号Ｃａに
より伝送線路３の特性インピーダンスと一致させる。ま
た、自出力信号を差動入力回路１０ａの入力でキャンセ
ルするために、バイアス回路１４ａにより分圧したレフ
ァレンス出力回路１２ａの出力（分圧信号）を入力端子
１７ａに入力し、出力回路１１ａと出力回路１１ｂ出力
の合成信号である伝送線路３上の信号を入力端子１６ａ
に入力する。出力回路１１ａとレファレンス出力回路１
２ａの出力は同じであるため、入力端子１７ａの電位を
レファレンス出力回路１２ａの出力に応じ適当な値に設
定することにより、差動入力回路１０ａの入力で出力回
路１１ａの出力をキャンセルでき、出力回路１１ｂの出
力を正しく受信できる。

【００１５】図２を用いてさらに詳細に入出力回路１ａ
について説明する。

【００１６】図２において、２０〜２３、３０〜３３は
出力回路１１ａを構成するｎＭＯＳトランジスタ、２
５、３５はレファレンス出力回路１２ａを構成するｎＭ
ＯＳトランジスタ、２７、３７はバイアス回路４ａを構
成するｎＭＯＳトランジスタである（以後これらを単に
トランジスタと呼ぶ）。図中、Ｉｎ１、Ｉｎ２は、図１
において出力回路１１ａ、レファレンス出力回路１２ａ
に与えられる入力信号（以下Ｉｎとする）を構成する信
号である。Ｉｎ１は、トランジスタ２０〜２３、および
トランジスタ２５の入力信号となり、Ｉｎ２は、トラン
ジスタ３０〜３３、およびトランジスタ３５の入力信号
となる。入力信号Ｉｎ１とＩｎ２は、互いに背反であ
り、例えば、Ｉｎがハイレベルの場合に、Ｉｎ１はハイ
レベル、Ｉｎ２はローレベルとなる。Ｃ２１〜Ｃ２３、
Ｃ３１〜Ｃ３３は、それぞれトランジスタ２１〜２３、
３１〜３３のオン／オフを制御する制御信号であり、図
１における制御信号Ｃａにあたる信号である。ＶddはＬ
ＳＩ内部およびトランジスタ２６、３６のゲート端子、
ＡＮＤ回路４１〜４６、差動入力回路１０ａ等に給電す
る電源、Ｖddqはトランジスタ２０〜２３、２５、およ
び２６のドレイン端子に与える電源である。ここで、ト
ランジスタ２０〜２３のソース端子は伝送線路との接続
点５ａに接続し、トランジスタ２５、２６のソース端子
は、差動入力回路１０ａの入力端子１７ａに接続する。

【００１７】Ｖddqの値が小さいほど、消費電力は小さ
くなるが、出力振幅も小さくなり、誤動作する可能性が
増加する。このため、動作の安定性によりＶddqの下限
が制限される。また、伝送線路の両端に接続される双方
の入出力回路がハイレベルを出力すると、トランジスタ
２０〜２３の内１つ以上のトランジスタのゲート電位
（ＡＮＤ回路４１〜４３の出力の電位）がＶddとなる。
このときにＶddとＶｄｄｑがほぼ等しいと、接続点５ａ
の電位がＶｄｄｑまで上がる前にトランジスタ２０〜２
３がオフとなって出力抵抗値が高くなり、整合終端でき
なくなる。トランジスタがオフしないためには、接続点
５ａの電位によらず常に数１を満足する必要があり、Ｖ
ddqの上限は、ソースフォロア動作のnMOSトランジスタ
のスレッシュホールド電圧ＶthをＶddから差し引いた値
より十分低く設定する必要がある。このとき同時に数２
も満足することになり、トランジスタは３極管領域で動
作することになるため、一定の抵抗値での動作が可能と
なる。ここで、Ｖgsはゲート、ソース間電圧、Ｖdsはド
レイン、ソース間電圧である。

【００１８】Ｖgs ＞Ｖth ・・・・・数１Ｖds ＜Ｖgs − Ｖth ・・・・・数２現在のＬＳＩでは一般にＶdd=３．３Ｖが使用され、ソ
ースフォロア動作のnMOSトランジスタのスッシュホール
ド電圧Ｖth=１〜１．３Ｖ程度であることから、Ｖddqは
２．３〜２．０Ｖ以下であることが望ましい。実際には
電源電圧ばらつき等を考慮して，Vddqをさらに低く1.6V
程度に設定する。

【００１９】一方，Mn20〜Mn23がオンする際には，ゲー
ト電圧がVdd=3.3V，ソース電圧が0V，ドレイン電圧が最
大1.6V，スレッシュホールド電圧が一般的に0.5Vなの
で，数1，数2を満足し，一定の抵抗値での動作が可能と
なる。

【００２０】受信信号を整合終端するためには、ハイレ
ベルを出力するトランジスタ２０〜２３とローレベルを
出力するトランジスタ３０〜３３の等価抵抗（以降Ｒ１
とする）値を、それぞれ伝送線路３の特性インピーダン
スと一致させる。トランジスタの抵抗値は一般に製造ば
らつき等の影響により値が大きく変わるが、制御信号Ｃ
２１〜Ｃ２３、Ｃ３１〜Ｃ３３を適当な値に設定するこ
とにより、所定の抵抗値とすることが可能である。例え
ば、１９９５年２月発行のインターナショナル・ソリッ
ド・ステート・サーキット・コンファレンス９５（Inte
rnational Solid-State Circuits Conference 95）のダ
イジェスト・オブ・テクニカル・ペーパーズ（Digest o
f Technical Papers）、４０〜４１ページに示された方
法と同様に、ＬＳＩの外部に設けた抵抗の抵抗値とトラ
ンジスタの抵抗値が一致するように、Ｃ２１〜Ｃ２３、
Ｃ３１〜Ｃ３３の電位を設定すればよい。

【００２１】自出力信号を差動入力回路１０ａの入力で
キャンセルするためには、トランジスタ２５、および３
５の等価抵抗値（以降Ｒ２とする）と、トランジスタ２
６、および３６の等価抵抗値（以降Ｒ３とする）の比を
１対１に設定する。一般に、トランジスタはＰＭＯＳ、
ｎＭＯＳ間で特性上のばらつきが存在する。本実施例で
は、レファレンス出力回路１２ａとバイアス回路１４ａ
をｎＭＯＳトランジスタのみで構成することによりトラ
ンジスタ間のばらつきを抑え、正確に分圧できるように
している。さらに、Ｉｎ１あるいはＩｎ２から差動入力
回路１０ａの入力端子１６ａまでの出力回路１１ａによ
る遅延時間と、Ｉｎ１あるいはＩｎ２から差動入力回路
１０ａの入力端子１７ａまでのレファレンス出力回路１
２ａによる遅延時間がほぼ等しくなるように、レファレ
ンス出力回路１２ａは、出力回路１１ａと同様の回路構
成をとり、さらにトランジスタのサイズと負荷を適切に
選択する。また、トランジスタ２０〜２３、２５、およ
び２６に接続するＶddq電源と、トランジスタ３０〜３
３、３５、および３６に接続する接地電源は共通とし、
電源上に発生するノイズが差動入力回路１０ａの入力端
子１６ａ、および１７ａにほぼ等しいレベルで現れるよ
うにする。複数の出力回路が同時に切り替わる場合、電
源ピンのインダクタンス等により、同時切り替えノイ
ズ、リンギング等のノイズが発生することが知られてい
る。図３は、相手出力がローレベル、自出力が複数本同
時にハイレベルからローレベルへ切り替わる際の、同時
切り替え出力にのるノイズと、出力がローレベルのまま
である静止出力にのるノイズ、Ｖddqと接地電源GNDにの
るノイズの様子を示す信号波形図である。図中Ina+は、
入力端子１６ａの信号波形、Ina-は入力端子１７ａの信
号波形である。同時切り替えによるGNDのノイズが静止
出力のIna+、Ina-に現れるが、出力回路１１ａ、レファ
レンス出力回路１２ａ、バイアス回路１４ａの電源が共
通であることからコモンノイズとなり、誤動作の原因と
なる可能性が小さい。

【００２２】以上により、差動入力回路の入力端子での
自出力のキャンセル誤差、電源ノイズ等による影響を少
なくでき、高速動作が可能となる。Ｒ２とＲ３は、Ｒ１
と同様にその抵抗値を制御することも可能である。ま
た、ＬＳＩ内に作り込んだ抵抗を用いることもできる。
さらに、本実施の形態によれば、出力回路（１１ａおよ
び１１ｂ）の出力電圧の最大レベルを従来の半分に設定
すると、出力回路で消費する平均電力（入出力回路がハ
イレベルあるいはローレベルを出力する成起確率が同じ
であるとして求めた平均電力）を従来の約４分の１に低
減できる。

【００２３】本実施例の同時双方向回路の各端子の電位
は表１の通りになり、入出力回路１ａ、１ｂは、それぞ
れ相手の出力する信号を受信できる。表１において、In
aは、出力回路１１ａ、レファレンス出力回路１２ａの
入力、Ina+は、差動入力回路１０ａの入力端子１６ａの
入力、Ina-は、差動入力回路１０ａの入力端子１７ａの
入力、Outaは、差動入力回路１０ａの出力端子１８ａの
出力を示している。同様に、Inbは、出力回路１１ｂ、
レファレンス出力回路１２ｂの入力、Inb+は、差動入力
回路１０ｂの入力端子１６ｂの入力、Inb-は、差動入力
回路１０ｂの入力端子１７ｂの入力、Outbは、差動入力
回路１０ｂの出力端子１８ｂの出力を示している。以
下、図１における各端子の電位を表すのにこれらの記号
を用いて説明を行う。

【００２４】

【表１】

【００２５】差動入力回路Rvaの入力Ina-は，Vddq/4か
ら3Vddq/4の間の電位となり，Vddq=1.6Vの場合，0.4Vか
ら1.2V間の電位となる。レファレンス出力回路12a，バ
イアス回路14aを構成するnMOSトランジスタ25，35がオ
ンする際のゲート電圧およびトランジスタ26，36のゲー
ト電圧はVddすなわち3.3Vである。Ina-の最高電位が1.2
Vであることから，nMOSトランジスタ25，35，26，36
は，それぞれトランジスタ21〜23，31〜33と同様に3極
管領域で動作することになり，一定の抵抗値での動作が
可能となる。また，差動入力回路10aの入力振幅（(Ina
+) - (Ina-)）は，±Vddq/4であり，Vddq=1.6Vの場合±
400mVとなる。この±400mVの入力振幅は，実際には，各
種ばらつき要因により減少する。例えば，電源電圧ばら
つきにより±50mV，出力抵抗値の調整誤差により±50m
V，nMOSトランジスタの製造プロセスによる分圧信号の
ばらつきにより±30mV，伝送線路間のクロストークノイ
ズにより±20mV，電源ノイズにより±30mV程度入力振幅
が減少することを考慮すると，有効な入力振幅は±220m
Vとなる。現在の一般的な差動入力回路は，有効な入力
振幅が±200mVあれば動作可能であるため，各種ばらつ
きを考慮してもマージンがある。以上のように出力回路
11a，11b，レファレンス出力回路12a，12b，バイアス回
路14a，14bを設計することにより，低電源電圧化された
LSIにおいても十分な振幅を得ることができる。

【００２６】図４は、図１に示した本実施例の動作を説
明するためのタイムチャートである。

【００２７】伝送線路３の信号伝搬遅延時間はＴｄであ
る。Inaが０からＶddになると、Ina-がＶddq/4から３Ｖ
ddq／４に、また、Ina+が０からＶddq／２に変化する。
このときのIna+とIna-の電位差（(Ina+) − (Ina-)）は
−Ｖddq／４のままであり、Outaは変化しない。Ina+とI
na-が同時に変化する場合には、Ina+とIna-の電位差
（(Ina+) − (Ina-)）は−Ｖddq/4に保たれるが、例え
ば、Ina+の変化がIna-の変化より早い場合には、（(Ina
+) − (Ina-)）が一時的にプラスとなり、Outaが上昇し
ノイズが生じる。このノイズを避けるために入力端子５
５ａから入力端子５６ａまでの経路の伝搬遅延時間と、
入力端子５５ａから入力端子５７ａまでの経路の伝搬遅
延時間をある程度揃える必要がある。しかし、出力回路
１１ａとレファレンス出力回路１２ａの回路構成が同じ
であるため、このような設計は比較的容易にできる。一
方、Inb+はIna+が変化してからＴｄだけ遅れて０からＶ
ｄｄｑ／２に変化する。Ｉｎｂ−は変化しないため、In
b+とInb-の電位差（(Inb+) − (Inb-)）は−Ｖdd／４か
らＶddq／４に、Outbは０からＶddに変化し、入出力回
路１ｂは入出力回路１ａの出力信号を正しく受信でき
る。

【００２８】次に、Inbが０からＶddになると、Inb-が
Ｖddq／４から３Ｖddq／４に、Inb+がＶddq／２からＶd
dqに変化する。このときのInb+とInb-の電位差（(Inb+)
−(Inb-)）はＶddq／４のままであり、Outbの電位の変
化はない。一方、Ina+はInb+が変化してからからＴｄだ
け遅れてＶddq／２からＶddqに変化する。Ina-は変化し
ないため、Ina+とIna-の電位差（(Ina+) − (Ina-)）は
−Ｖddq／４からＶddq／４に、Outaは０からＶddに変化
し、入出力回路１ａは入出力回路１ｂの出力信号を正し
く受信できる。Ina、InbがＶddから０に変化する場合も
同様に相手入出力回路の出力を正しく受信できる。

【００２９】図５は、本発明に係る同時双方向伝送回路
の第２の実施の形態を示すブロック図である。

【００３０】図５において、２ａ、２ｂはＬＳＩ上に設
けられた入出力回路である。４は、入出力回路２ａ、２
ｂ間を接続する伝送線路である。６ａは入出力回路２
ａ、と伝送線路４の接続点、６ｂは入出力回路２ｂと伝
送線路４との接続点である。５１ａは５５ａを入力端子
とする入出力回路２ａ内の出力回路である。５２ａは５
５ａを入力端子とする入出力回路２ａ内のレファレンス
出力回路である。出力回路５１ａ（５１ｂ）の出力抵抗
値は制御信号Ｃａ（Ｃｂ）により制御可能に構成され
る。５１ｂは５５ｂを入力端子とする入出力回路２ｂ内
の出力回路である。５２ｂは５５ｂを入力端子とする入
出力回路２ｂ内のレファレンス出力回路である。５０ａ
は、２つの入力端子５６ａ、５７ａを有する入出力回路
２ａ内の差動入力回路であり、出力端子５８ａに伝送線
路４を介して入出力回路２ｂから伝送された信号を出力
する。同様に、５０ｂは２つの入力端子５６ｂ、５７ｂ
を有する入出力回路２ｂ内の差動入力回路であり、出力
端子５８ｂに伝送線路４を介して入出力回路２ａから伝
送された信号を出力する。５４ａ、５４ｂはバイアス回
路である。７ａ、７ｂは入出力回路２ａ、２ｂの外部、
例えば、プリント基板上に設けられた終端抵抗である。
終端抵抗７ａは電源Ｖddと伝送線路４の間に設けられ、
終端抵抗７ｂは伝送線路４と接地電位との間に設けられ
ている。以下の説明は、入出力回路２ａについて行う
が、入出力回路２ｂについても同様である。

【００３１】受信信号を整合終端するために、出力回路
５１ａの出力抵抗（以降ZRDv）と終端抵抗７ａ（抵抗値
をRtとする）の合成抵抗値は、伝送線路４の特性インピ
ーダンスＲ０と一致させる。例えば、伝送線路４の特性
インピーダンスＲ０が５０Ωである場合には、Rt＝１０
０Ω、ZRDv＝１００Ωとすればよい。また、自出力信号
を差動入力回路５０ａの入力でキャンセルするために、
バイアス回路５４ａによるレファレンス出力回路５２ａ
の出力の分圧信号を入力端子５７ａに入力し、出力回路
５１ａと出力回路５１ｂの出力の合成信号である伝送線
路４上の信号を入力端子５６ａに入力する。入力端子５
７ａの電位をレファレンス出力回路５２ａの出力に応じ
適当な値に設定することにより、差動入力回路５０ａの
入力で出力回路５１ａの出力をキャンセルでき、出力回
路５１ｂの出力を正しく受信できる。

【００３２】具体的には、ZRDv＝αＲ０としたときに、
レファレンス出力回路５２ａとバイアス回路５４ａによ
る分圧比を（２α−１）対１に設定する。本実施の形態
では、α＝２、即ち、レファレンス出力回路５２ａの出
力抵抗値を伝送線路４の特性インピーダンスの２倍とし
ている。したがって、レファレンス出力回路５２ａとバ
イアス回路５４ａによる分圧比は、３対１に設定すれば
よい。このとき、終端抵抗７ａの抵抗値RtをβＲ０とし
て表すと、β＝２となり、終端抵抗７ａの抵抗値も伝送
線路４の特性インピーダンスの２倍となる。本実施の形
態では、このように、レファレンス出力回路５２ａの出
力抵抗値および終端抵抗７ａの抵抗値を伝送線路４の特
性インピーダンスの２倍にして設定しており、これによ
り、入出力回路で消費される平均電力を従来のものに比
べ約４割低減している。通常、αを大きくするに従って
平均電力は減少するが、この反面、伝送線路上の信号の
振幅が減少して雑音の影響を受けやすくなる。このよう
な相反する２面があるため、本実施の形態では、α＝β
＝２および分圧比を３対１とすることにより好ましい結
果を得ている。

【００３３】図６を用いてさらに詳細な説明をする。図
６は、図５の入出力回路２ａの構成を説明する図であ
る。図６において、６０〜６３、６５、６６はｐＭＯＳ
トランジスタであり、７０〜７３、７５、７６はｎＭＯ
Ｓトランジスタである。ｐＭＯＳトランジスタ６０〜６
３、ｎＭＯＳトランジスタ７０〜７３で出力回路５５ａ
を、ｐＭＯＳトランジスタ６５とｎＭＯＳトランジスタ
７５でレファレンス出力回路５２ａを、ｐＭＯＳトラン
ジスタ６６とｎＭＯＳトランジスタ７６でバイアス回路
５４ａを構成する。In1はｐＭＯＳトランジスタ６０〜
６３とｐＭＯＳトランジスタ６５への入力信号であり、
In2はｎＭＯＳトランジスタ７０〜７３とｎＭＯＳトラ
ンジスタ７５の入力信号である。In1とIn2は互いに背反
とする。Ｃ６１〜Ｃ６３、Ｃ７１〜Ｃ７３は、それぞ
れ、ｐＭＯＳトランジスタ６０〜６３、ｎＭＯＳトラン
ジスタ７０〜７３のオン／オフを制御する制御信号（図
５における制御信号Ｃａに相当）である。８１〜８３は
ＮＡＮＤ回路、８４〜８６はＡＮＤ回路、８７、８８は
インバータである。

【００３４】受信信号を整合終端するために、第一の実
施例と同様にＣ６１〜Ｃ６３、Ｃ７１〜Ｃ７３の電位を
適当な値に設定し、レファレンス出力回路５２ａの等価
抵抗（以降Ｒdv1とする）と終端抵抗７ａの合成抵抗値
を伝送線路４の特性インピーダンスと一致させる。

【００３５】自出力信号を差動入力回路５７ａの入力で
キャンセルするために、ｐＭＯＳトランジスタ６５とｎ
ＭＯＳトランジスタ７５の等価抵抗（以降Ｒ２とする）
と、ｐＭＯＳトランジスタ６６とｎＭＯＳトランジスタ
７６の等価抵抗（以降Ｒ３とする）の比を３対１に設計
する。Ｒ２とＲ３もＲDv1と同様にその抵抗値を制御す
ることも可能である。また、ＬＳＩ内に作り込んだ抵抗
を用いることもできる。ｐＭＯＳトランジスタ６０〜６
３、６５、および６６のソース端子に接続する電源Ｖdd
は、消費電力を削減するため、第一の実施例と同様にＶ
ddよりも電位を下げたＶddqとしても良い。レファレン
ス出力回路５２ａは、第一の実施例と同様に、出力回路
５１ａと回路構成を同じとし、トランジスタのサイズと
負荷を適切に選択する。

【００３６】以上のように設計した回路の各端子間での
電位の関係は表２の通りになり、入出力回路２ａ、２ｂ
はそれぞれ相手の出力する信号を受信できることがわか
る。ここで、Inaは、出力回路５１ａ、レファレンス出
力回路５２ａの入力、Ina+は、差動入力回路５０ａの入
力端子５６ａの入力、Ina-は、差動入力回路５０ａの入
力端子５７ａの入力、Outaは、差動入力回路１０ａの出
力端子１８ａの出力を示している。同様に、 Inbは、出
力回路５１ｂ、レファレンス出力回路５２ｂの入力、In
b+は、差動入力回路５０ｂの入力端子１６ｂの入力、In
b-は、差動入力回路５０ｂの入力端子１７ｂの入力、Ou
tbは、差動入力回路１０ｂの出力端子１８ｂの出力を示
している。以下、図５における各端子の電位を表すのに
これらの記号を用いて説明を行う。

【００３７】

【表２】

【００３８】差動入力回路５０ａの入力振幅（(Ina+) -
(Ina-)）は，±Vdd/8であり，Vdd=3.3Vの場合±412.5m
Vとなる。本実施例においても，第一の実施例と同様に
十分な振幅を得ることができる。

【００３９】図７は、図５に示す回路の動作を説明する
ためのタイムチャートである。伝送線路４の信号伝搬遅
延時間はTdである。

【００４０】Inaが０からＶddになると、Ina-、Ina+が
それぞれ３Ｖdd／８から５Ｖdd／８、Ｖdd／４からＶdd
／２に変化する。このときの（(Ina+) − (Ina-)）は−
Ｖdd／８のままであり、Outaの変化はない。Ina+とIna-
が同時に変化する場合には両者の電位差（(Ina+) − (I
na-)）は−Ｖdd／８が保たれるが、例えばIna+の変化が
Ina-の変化より早い場合には、（(Ina+) − (Ina-)）が
一時的にプラスとなり、Outaが上昇しノイズが生じる。
このノイズを避けるために入力端子５５ａから５６ａま
での経路の伝搬遅延時間と、入力端子５５ａから入力端
子５７ａまでの経路の伝搬遅延時間をある程度揃える必
要がある。伝搬遅延時間の調整は、たとえば、出力回路
５０ａの出力端子５８ａと入力端子５７ａの間に小容量
の静電容量を付加することにより行う。

【００４１】一方、Inb+はIna+が変化してからＴｄだけ
遅れてＶdd／４からＶdd／２に変化する。Inb-は変化し
ないため、（(Inb+) − (Inb-)）は−Ｖdd／８からＶdd
／８に、Outbは０からＶddに変化し、入出力回路２ｂは
入出力回路２ａの出力信号を正しく受信できる。

【００４２】次にInbが０からＶddになると、Inb-、Inb
+がそれぞれ３Ｖdd／８から５Ｖdd／８、Ｖdd／２から
３Ｖdd／４に変化する。このときのInb-とInb+の電位差
（(Inb+) − (Inb-)）はＶdd／８のままであり、Outbの
変化はない。一方、Ina+はInb+が変化してからからＴｄ
だけ遅れてＶdd／２から３Ｖdd／４に変化する。Ina-は
変化しないため、（(Ina+) − (Ina-)）は−Ｖdd／８か
らＶdd／８に、Outaは０からＶddに変化し、入出力回路
２ａは入出力回路２ｂの出力信号を正しく受信できる。
Ina、InbがＶddから０に変化する場合も同様に相手入出
力回路の出力を正しく受信できる。

【００４３】図８は、本発明に係る同時双方向伝送回路
の第３の実施の形態を示すブロック図である。

【００４４】図８において、１００ａ，１００ｂは入出
力回路、１０３は入出力回路１００ａと入出力回路１０
０ｂを接続する伝送線路、１０５ａ，１０５ｂは終端抵
抗である。入出力回路１００ａ，１００ｂはそれぞれ、
終端回路１２０ａ，１２０ｂ、出力回路１３０ａ，１３
０ｂ、バイアス回路１４０ａ，１４０ｂ、差動入力回路
１５０ａ，１５０ｂを有する。また、１６０ａ，１６０
ｂは、それぞれ入出力回路１００ａ，１００ｂと伝送線
路１０３との接続点である。図中、Ｃａ、Ｃｂは、終端
回路１２０ａ，１２０ｂのインピーダンスを制御するた
めの制御信号を示している。本実施の形態において、終
端抵抗１０５ａは、入出力回路１００ａと伝送線路１０
３の接続点１６０ａと電源Ｖｄｄの間に接続される。ま
た、終端抵抗１０５ｂは、入出力回路１００ｂと伝送線
路１０３の接続点１６０ｂと接地との間に接続される。
以後、主に入出力回路１００ａについてその構成を詳細
に説明するが、入出力回路１００ｂについても同様であ
る。

【００４５】入出力回路１００ａは、上述の通り、終端
回路１２０ａ、出力回路１３０ａ、バイアス回路１４０
ａ、差動入力回路１５０ａからなる。出力回路１３０ａ
には、終端回路１２０ａの一方の端子が接続され、終端
回路１２０ａの他方の端子は、接続点１６０ａを介して
伝送線路１０３に接続する。また、出力回路１３０ａの
出力は、バイアス回路１４０ａの一方の端子にも接続さ
れる。差動入力回路１５０ａの一方の入力端子には、接
続点１６０ａに現れる信号（Ina+）が入力され、他方の
端子には、バイアス回路１４０ａの他方の端子から得ら
れる信号（Ina-）が入力される。これにより、差動入力
回路１５０ａの一方の入力には終端回路１２０ａを介し
て出力される出力回路１３０ａの自出力信号と入出力回
路１００ｂから伝送線路１０３を通して伝えられた受信
信号の合成信号が与えられ、他方の入力には、バイアス
回路１４０ａにより分圧された出力回路１３０ａからの
自出力信号が与えられる。

【００４６】伝送線路１０３に対してインピーダンス整
合を取るために、終端回路１２０ａのインピーダンスα
Ｒ（α＞１）と終端抵抗１０５ａの抵抗値βＲ（β＞
１）との合成インピーダンスを伝送線路１０３の特性イ
ンピーダンスＲと一致させた。本実施の形態において
は、伝送線路１０３の特性インピーダンスＲを５０Ωに
選び、α＝２，β＝２として設定している。このため
に、終端回路１２０ａのインピーダンスを制御信号Ｃａ
を調整して１００Ωに設定し、終端抵抗１０５ａのイン
ピーダンスを１００Ωとする。出力回路１３０ａの出力
インピーダンスは、その影響を押さえるためαＲに比べ
十分に小さくする。また、バイアス回路１４０ａの分圧
比は、（２α−１）対１に設定する。これにより、バイ
アス回路１４０ａ出力の分圧信号が、伝送線路１０３上
での出力回路１３０ａからの自出力信号分と一致する。
この結果、差動入力回路１５０ａにおいて自出力信号分
が打ち消され、その出力Ｏｕｔａとして入出力回路１０
０ｂからの受信信号を取り出すことができる。先に述べ
たとおり、本実施の形態においてはα＝２としているの
で、バイアス回路１４０ａにおける分圧比は３対１とな
る。

【００４７】図９は、終端回路１２０ａとバイアス回路
１４０ａをＭＯＳトランジスタを用いて構成した場合の
入出力回路の構成例を示す構成図である。

【００４８】図９において、１２１，１２２は、それぞ
れ終端回路１２０ａを構成するｎＭＯＳトランジスタお
よびｐＭＯＳトランジスタである。両トランジスタ１２
１，１２２のソース端子を出力回路１３０ａの出力端子
に接続し、ドレイン端子を接続点１６０ａに接続する。
Ｃnａ，ＣpａはそれぞれＭＯＳトランジスタ１２１，
１２２のインピーダンスを制御するための制御信号であ
り、図８における制御信号Ｃａに相当する信号である。
制御信号Ｃｎａは、ｎＭＯＳトランジスタ１２１のゲー
ト端子に、制御信号Ｃｐａは、ｐＭＯＳトランジスタ１
２２のゲート端子にそれぞれ与えられる。終端回路１２
０ａのインピーダンスは、ＭＯＳトランジスタ１２１，
１２２の合成インピーダンスとなる。本実施の形態では
この合成インピーダンスが１００Ωとなるように制御信
号Ｃｎｐ，Ｃｐａの電位を設定する。制御信号Ｃｎａ，
Ｃｐａの設定は、これまでに説明した他の実施の形態に
おける制御信号と同様に行うことができる。なお、製造
ばらつき等の影響が大きくない場合は、制御信号Ｃnａ
の電位を電源電圧Ｖddに、制御信号Ｃpａの電位を接地
電位に固定することが可能である。

【００４９】次に、１４１，１４３はバイアス回路１４
０ａを構成するｎＭＯＳトランジスタ、１４２，１４４
はバイアス回路１４０ａを構成するｐＭＯＳトランジス
タである。ｎＭＯＳトランジスタ１４１およびｐＭＯＳ
トランジスタ１４２のソース端子を出力回路１３０ａの
出力端子に接続し、両トランジスタのドレイン端子を差
動入力回路１５０ａの入力端子に接続する。更に、ｎＭ
ＯＳトランジスタ１４１のゲート端子はＶｄｄに、ｐＭ
ＯＳトランジスタ１４２のゲート端子は接地電位に接続
する。また、ｎＭＯＳトランジスタ１４３およびｐＭＯ
Ｓトランジスタ１４４のドレイン端子は、差動入力回路
１５０ａの入力端子に接続する。ｎＭＯＳトランジスタ
１４３のゲート端子、およびｐＭＯＳトランジスタ１４
４のソース端子は、電源Ｖｄｄに接続し、ｎＭＯＳトラ
ンジスタ１４３のソース端子、およびｐＭＯＳトランジ
スタ１４４のゲート端子は、接地電位に接続する。更
に、ｎＭＯＳトランジスタ１４３とｐＭＯＳトランジス
タ１４４のインピーダンスが略等しくなるように両トラ
ンジスタのサイズを設定する。上述したように、バイア
ス回路１４０ａによる分圧比を３対１とするために、Ｍ
ＯＳトランジスタ１４１と１４２の合成インピーダンス
とトランジスタ１４３と１４４の合成インピーダンスの
比は３対１になるように設定する。

【００５０】出力回路１３０ａへの入力信号をIna、接
続点１６０ａから差動入力回路１５０ａの一方の入力端
子に与えられる信号をIna+、バイアス回路１４０ａを介
して差動入力回路１５０ａの他方の入力端子に与えられ
る信号をIna-、差動入力回路１５０ａの出力信号をOuta
とすると、各信号の電位は、第２の実施の形態と同様に
表２で表される。また、本実施の形態における動作につ
いても、図７に示す第２の実施の形態と同様に説明する
ことができる。

【００５１】なお、本実施の形態では、出力回路１３０
ａの出力インピーダンスが終端回路１２０ａのインピー
ダンスに比べ十分小さい場合について説明したが、出力
回路１３０ａの出力インピーダンスが終端回路１２０ａ
のインピーダンスに対して無視できない場合は、これら
両者の和をαＲとして考える。このときには、出力回路
１３０ａの出力インピーダンスおよびＭＯＳトランジス
タ１４１，１４２の合成インピーダンスの和と、ＭＯＳ
トランジスタ１４３，１４４の合成インピーダンスとの
比を３対１（２α−１対１）に設定する。

【００５２】図１０は、終端回路の他の構成例を示す部
分回路構成図である。

【００５３】図１０において、１２３，１２５はｎＭＯ
Ｓトランジスタ、１２４，１２６はｐＭＯＳトランジス
タ、Ｃnａ，Ｃpａは、トランジスタ１２５，１２６の導
通／非導通を制御する制御信号である。トランジスタ１
２５，１２６は、トランジスタ１２３，１２４に並列に
接続される。トランジスタ１２３，１２４のゲート端子
は、それぞれ電源端子Ｖdd、接地端子に接続する。トラ
ンジスタ１２３，１２４のインピーダンスが所望の値よ
り大きい場合、制御信号ＣnａをＶddに、Ｃpａを接地電
位に設定し、終端回路のインピーダンスを下げる。この
ように、トランジスタの数を増やすことで、より精密な
抵抗値の制御が可能になる。

【００５４】図１１は、終端抵抗の他の接続例を示すブ
ロック図である。

【００５５】図１１において、１０７ａ，１０７ｂは、
それぞれ終端抵抗１０５ａ，１０５ｂを伝送線路１０３
に接続する伝送線路である。終端抵抗１０５ａ，１０５
ｂを伝送線路１０３に接続する場合、それらの間に数セ
ンチメートル以上の長さの配線が必要になる場合があ
る。この場合には、終端抵抗１０５ａ，１０５ｂを必要
な長さの伝送線路１０７ａ，１０７ｂを介して伝送線路
１０３に接続する。伝送線路１０７ａ，１０７ｂの特性
インピーダンスは、終端抵抗１０５ａ，１０５ｂのイン
ピーダンスにそれぞれ等しく設定し、伝送線路が挿入さ
れたことによる影響がないようにする。

【００５６】図１２は、終端抵抗のさらに他の接続例を
示すブロック図である。ここでは、伝送線路と入出力回
路の接続点にそれぞれ２つの終端抵抗を接続している。
２つの終端抵抗のうち一方は、接続点と電源Ｖｄｄの間
に、他方は接続点と接地電位の間に接続される。

【００５７】図１２において、１０６ａ，１０６ａ’
は、伝送線路１０３と入出力回路１００ａの接続点に設
けられる終端抵抗，１０６ｂ，１０６ｂ’は伝送線路１
０３と入出力回路１００ｂの接続点に設けられる終端抵
抗、１０８ａ，１０８ａ’，１０８ｂ，１０８ｂ’はそ
れぞれ各終端抵抗を接続点と接続するための伝送線路で
ある。図１２に示す構成では、各終端抵抗のインピーダ
ンスは、図８、９に示す回路における終端抵抗の２倍
（２βＲ）に設定する。各伝送線路１０８ａ，１０８
ａ’，１０８ｂ，１０８ｂ’の特性インピーダンスも同
様に２βＲに設定する。これらの各終端抵抗１０６ａ，
１０６ａ’，１０６ｂ，１０６ｂ’および各伝送線路１
０８ａ，１０８ａ’，１０８ｂ，１０８ｂ’は、入出力
回路の外部に配置される。このような終端方法におい
て、伝送線路１０３は、インピーダンス整合され、伝送
線路１０３上の信号レベルは、図８、９に示す回路と変
わらない。なお、各終端抵抗を接続点に接近して配置す
ることができる場合には、上記各伝送線路を省略するこ
とが可能である。

【００５８】図１３は、本発明に係る同時双方向伝送回
路の第４の実施の形態を示すブロック図である。なお、
図において、入出力回路２００ｂについては、その回路
構成を特に図示していないが、他の実施の形態と同様に
入出力回路２００ａと同じ構成を有するものとする。

【００５９】本実施の形態では、電源Ｖdd、接地電位の
他に、第３の電源としてＶttを追加している。終端抵抗
は入出力回路２００ａ側（終端抵抗２０５ａ）、入出力
回路２００ｂ側（終端抵抗２０５ｂ）共に、入出力回路
と伝送線路２０３の接続点と電源Ｖttの間に接続され
る。終端抵抗２０５ａ，２０５ｂの抵抗値は、第３の実
施の形態と同様βＲ（β＞１，Ｒは伝送線路２０３の特
性インピーダンス）である。また、バイアス回路を構成
するＭＯＳトランジスタのうち、ｎＭＯＳトランジスタ
１４３，ｐＭＯＳトランジスタ１４４に代えて、ドレイ
ン端子を電源Ｖttに、ソース端子を差動入力回路１５０
ａの他方の入力に接続したｎＭＯＳトランジスタ２４３
とｐＭＯＳトランジスタ２４４が設けられる。ｎＭＯＳ
トランジスタ２４３のゲート端子は、電源Ｖddに、ｐＭ
ＯＳトランジスタ２４４のゲート端子は接地電位に接続
される。入出力回路のその他の部分については、第３の
実施の形態と同様であり、図１３においてもそれら他の
部分については、図９における参照符号と同一の参照符
号が付されている。なお、電源Ｖttの電圧値はＶdd／２
に設定される。この場合、回路の動作、回路各部の信号
レベルは、第３の実施の形態と同じである。なお、終端
抵抗２０５ａ，２０５ｂと接続点１６０ａ，１６０ｂと
の間は、第３の実施の形態において説明したのと同様に
して、それぞれ別の伝送線路を介して接続することが可
能である。

【００６０】

【発明の効果】本発明によれば，同時双方向伝送回路に
おいて，LSIの電源電圧が低電源電圧化された場合でも
高速な信号伝送が可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る同時双方向伝
送回路のブロック図である。

【図２】入出力回路の詳細構成を説明するための回路構
成図である。

【図３】差動入力回路の入力端子のノイズ波形を示す信
号波形図である。

【図４】入出力回路の動作を示すタイムチャートであ
る。

【図５】本発明の第２の実施の形態に係る同時双方向伝
送回路のブロック図である。

【図６】第２の実施の形態における入出力回路の構成を
説明するための回路構成図である。

【図７】入出力回路の動作を示すタイムチャートであ
る。

【図８】本発明の第３の実施の形態に係る同時双方向伝
送回路のブロック図である。

【図９】第３の実施の形態における入出力回路の構成を
説明するための回路構成図である。

【図１０】終端回路の他の構成例を示す部分回路構成図
である。

【図１１】終端抵抗の他の接続例を示すブロック図であ
る。

【図１２】終端抵抗の他の接続例を示すブロック図であ
る。

【図１３】本発明に係る同時双方向伝送回路の第４の実
施の形態を示すブロック図である。

【符号の説明】

１ａ、１ｂ、２ａ、２ｂ、１００ａ、１００ｂ … 入
出力回路３，４，１０３ … 伝送線路７ａ、７ｂ、１０５ａ、１０５ｂ … 終端抵抗１１ａ、１１ｂ、５１ａ、５１ｂ、１３０ａ、１３０ｂ
… 出力回路１２ａ、１２ｂ、５２ａ、５２ｂ … レファレンス出
力回路１４ａ、１４ｂ、５４ａ、５４ｂ、１４０ａ、１４０ｂ
… バイアス回路１０ａ、１０ｂ、５０ａ、５０ｂ、１５０ａ、１５０ｂ
… 差動入力回路１２０ａ、１２０ｂ … 終端回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者山際明神奈川県海老名市下今泉810番地株式会社日立製作所オフィスシステム事業部内 (72)発明者武隈俊次神奈川県海老名市下今泉810番地株式会社日立製作所オフィスシステム事業部内 (72)発明者高橋敏郎東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者會田辰洋東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】他の半導体集積回路(以下、LSIと呼ぶ)と
伝送線路を介して同時双方向伝送を行うLSIにおいて、上記LSIは、伝送線路に接続された入出力回路を有し、上記入出力回路は、ＬＳＩ内の論理出力信号を受けると
ともに該論理出力信号に応じた出力信号を伝送線路へ送
出する出力回路と、上記伝送線路に発生する自出力信号
と相手から伝送線路へ出力され受信すべき受信信号との
混合信号と上記論理出力信号を受け、その混合信号から
該論理出力信号を排除することにより相手側から送られ
た受信信号を抽出する入力回路とを有し、上記出力回路は、上記出力信号を伝送線路へ送出するた
めの出力端に接続された出力抵抗と、上記伝送線路の特
性インピーダンスと整合するように該出力抵抗を制御す
る手段とを有し、上記入力回路は、上記論理出力信号を受けるリファレン
ス回路とバイアス回路とからなり、該リファレンス回路
の内部抵抗と該バイアス回路とにより上記論理出力信号
から概ね１対１に分圧して分圧信号を生成する分圧回路
と、上記混合信号から該分圧信号を差し引いて受信信号
を抽出する差動入力回路とを備え、上記バイアス回路には、MOSトランジスタで構成した合
成インピーダンスを用い、上記MOSトランジスタのそれぞれのゲート端子には、上
記論理信号の振幅を形成する第一の電源の電圧、第二の
電源の電圧のいずれかが供給されることを特徴とするLS
I。
【請求項２】第一の半導体集積回路と第二の半導体集積
回路(以下、LSIと呼ぶ)との間を接続する伝送線路を介
して，LSI間で同時に信号の送受信を行う同時双方向伝
送回路において，該第一のLSIに含まれる第一の入出力
回路と，該第二のLSIに含まれる第二の入出力回路と，
該入出力回路の相互間を接続する伝送線路からなり，そ
れぞれの入出力回路は，ＬＳＩ内の論理出力信号を受け
るとともに該論理出力信号に応じた出力信号を伝送線路
へ送出する出力回路と、上記伝送線路に発生する自出力
信号と相手から伝送線路へ出力され受信すべき受信信号
との混合信号と上記論理出力信号を受け、その混合信号
から該論理出力信号を排除することにより相手側から送
られた受信信号を抽出する入力回路とを有し、上記出力回路は、上記出力信号を伝送線路へ送出するた
めの出力端に接続された出力抵抗と、上記伝送線路の特
性インピーダンスと整合するように該出力抵抗を制御す
る手段とを有し，上記入力回路は，上記論理出力信号を
受けるリファレンス出力回路とバイアス回路とからな
り、該リファレンス出力回路の内部抵抗と該バイアス回
路とにより上記論理出力信号から概ね１対１に分圧して
分圧信号を生成する分圧回路と，上記混合信号から該分
圧信号を差し引いて受信信号を抽出する差動入力回路と
を備え，上記バイアス回路には、MOSトランジスタで構
成した合成インピーダンスを用い、上記MOSトランジスタのそれぞれのゲート端子には、上
記論理信号の振幅を形成する第一の電源の電圧、第二の
電源の電圧のいずれかが供給されることを特徴とする同
時双方向伝送回路。
【請求項３】上記差動入力回路は，上記第一あるいは第
二の入出力回路と上記伝送線路との接続点における信号
が入力される第一の入力端子と，上記分圧信号が入力さ
れる第二の入力端子とを有し，上記出力信号を受けるレ
ファレンス出力回路は，ソース端子を上記差動入力回路
の第二の入力端子に接続するとともにドレイン端子を第
三の電源に接続した第一のnMOSトランジスタと，ソース
端子を第二の電源に接続するとともにドレイン端子を上
記差動入力回路の第二の入力端子に接続した第二のnMOS
トランジスタとからなり，それぞれのゲート端子に与え
る信号のハイレベルが第一の電源の電位，ローレベルが
第二の電源の電位であり，上記バイアス回路は，ソース
端子を上記差動入力回路の第二の入力端子に接続し、ド
レイン端子を第三の電源に接続し，ゲート端子を第一の
電源に接続した第三のnMOSトランジスタと，ソース端子
を第二の電源に接続し，ドレイン端子を上記差動入力回
路の第二の入力端子に接続し，ゲート端子を第一の電源
に接続した第四のnMOSトランジスタとからなり，第一お
よび第二のnMOSトランジスタで構成される合成インピー
ダンスと第三および第四のnMOSトランジスタで構成され
る合成インピーダンスとで分圧回路を形成することを特
徴とする第２の請求項に記載の同時双方向伝送回路。
【請求項４】上記第三の電源の電位は，上記第一の電源
の電位からnMOSトランジスタのスレッシュホールド電圧
を差し引いた電位より低いことを特長とする第３の請求
項に記載の同時双方向伝送回路。
【請求項５】第一の半導体集積回路と第二の半導体集積
回路(以下、LSIと呼ぶ)との間を接続する伝送線路を介
して，LSI間で同時に信号の送受信を行う同時双方向伝
送回路において，該第一のLSIに含まれる第一の入出力
回路と該第二のLSIに含まれる第二の入出力回路と、該
入出力回路の相互間を接続する伝送線路とから成り、第
一の入出力回路と伝送線路の接続点（以下第一の接続点
という）と第一の電源の間に第一の抵抗を接続し、該第
一の抵抗を第一のLSIの外に配置するとともに，第二の
入出力回路と伝送線路の接続点（以下第二の接続点とい
う）と第二の電源の間に第二の抵抗を接続し、該第二の
抵抗を第二のLSIの外に配置し，それぞれの入出力回路
は，ＬＳＩ内の論理出力信号を受けるとともに該論理出
力信号に応じた出力信号を伝送線路へ送出する出力回路
と、上記伝送線路に発生する自出力信号と相手から伝送
線路へ出力され受信すべき受信信号との混合信号と上記
論理出力信号を受け、その混合信号から該論理出力信号
を排除することにより相手側から送られた受信信号を抽
出する入力回路とを有し、上記出力回路は、上記出力信号を伝送線路へ送出するた
めの出力端に接続された出力抵抗と、上記伝送線路の特
性インピーダンスと整合するように該出力抵抗を制御す
る手段とを有し，上記入力回路は，上記論理信号を受け
るリファレンス出力回路とバイアス回路とから成り、該
リファレンス出力回路の内部抵抗と該バイアス回路とに
より、上記論理出力信号を概ね（２αー１）対１（ただ
し、α＞１）に分圧して分圧信号を生成する分圧回路
と，上記混合信号から該分圧信号を差し引いて受信信号
を抽出する差動入力回路とを備え，上記バイアス回路に
は、MOSトランジスタで構成した合成インピーダンスを
用い、上記MOSトランジスタのそれぞれのゲート端子には、上
記論理信号の振幅を形成する第１の電源電圧、第二の電
源電圧のいずれかが供給されることを特徴とする同時双
方向伝送回路。
【請求項６】上記分圧比が概ね３対１であることを特徴
とする請求項５に記載の同時双方向伝送回路。
【請求項７】上記差動入力回路は，上記第一あるいは第
二の入出力回路と上記伝送線路との接続点における信号
が入力される第一の入力端子と，上記分圧信号が入力さ
れる第二の入力端子とを有し，上記出力信号を受けるレ
ファレンス出力回路は，ドレイン端子を上記差動入力回
路の第二の入力端子に接続するとともにソース端子を第
一の電源に接続した第五のpMOSトランジスタと，ソース
端子を第二の電源に接続するとともにドレイン端子を上
記差動入力回路の第二の入力端子に接続した第二のnMOS
トランジスタとからなり，それぞれのゲート端子に与え
る信号のハイレベルが第一の電源の電位，ローレベルが
第二の電源の電位であり，上記バイアス回路は，ドレイ
ン端子を上記差動入力回路の第二の入力端子に接続し、
ソース端子を第一の電源に接続し，ゲート端子を第二の
電源に接続した第六のpMOSトランジスタと，ソース端子
を第二の電源に接続し，ドレイン端子を上記差動入力回
路の第二の入力端子に接続し，ゲート端子を第一の電源
に接続した第四のnMOSトランジスタとからなり，第五の
pMOSトランジスタおよび第二のnMOSトランジスタで構成
される合成インピーダンスと第六のpMOSトランジスタお
よび第四のnMOSトランジスタで構成される合成インピー
ダンスとで分圧回路を形成することを特徴とする第５の
請求項に記載の同時双方向伝送回路。
【請求項８】第一の半導体集積回路と第二の半導体集積
回路(以下、LSIと呼ぶ)との間を接続する伝送線路を介
して，LSI間で同時に信号の送受信を行う同時双方向伝
送回路において，該第一のLSIに含まれる第一の入出力
回路と該第二のLSIに含まれる第二の入出力回路と、該
入出力回路の相互間を接続する伝送線路とから成り、第
一の入出力回路と伝送線路の接続点（以下第一の接続点
という）と第一の電源の間に第一の抵抗を接続し、該第
一の抵抗を第一のLSIの外に配置するとともに，第二の
入出力回路と伝送線路の接続点（以下第二の接続点とい
う）と第二の電源の間に第二の抵抗を接続し、該第二の
抵抗を第二のLSIの外に配置し，それぞれの入出力回路
は，ＬＳＩ内の論理出力信号を受けるとともに該論理出
力信号に応じた出力信号をトランスファゲートを経由し
伝送線路へ送出する出力回路と、上記伝送線路に発生す
る自出力信号と相手から伝送線路へ出力され受信すべき
受信信号との混合信号と、上記出力信号を第二の出力抵
抗を経由した信号を受け、該混合信号から該論理出力信
号を排除することにより相手側から送られた受信信号を
抽出する入力回路を有し、上記入力回路は，上記論理出
力信号から概ね（２αー１）対１（ただし、α＞１）の
分圧比の分圧信号を生成する分圧回路と，上記混合信号
から該分圧信号を差し引いて受信信号を抽出する差動入
力回路とを備え，上記分圧回路は、MOSトランジスタの
なす合成インピーダンスを用いて分圧回路を形成し、該
MOSトランジスタのゲート端子には、上記論理出力信号
の振幅を形成する第一の電源の電圧、第二の電源の電圧
のいずれかが供給されることを特徴とする同時双方向伝
送回路。