JPH0922953A - バイポーラｃｍｏｓ型ゲートアレイ半導体装置の基本セル構造 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート容量を低減して遅延特性の劣化を防
ぎ、消費電力を削減できるＢｉＣＭＯＳ型ゲートアレイ
の基本セルを提供する。 【解決手段】 ＰＭＯＳトランジスタと融合型バイポー
ラトランジスタＱ１が形成される上段トランジスタ列Ａ
１０と、ＮＭＯＳトランジスタが形成される中段トラン
ジスタ列Ａ２０と、中段トランジスタ列Ａ２０のＮＭＯ
Ｓトランジスタのゲート幅よりも短いゲート幅のＮＭＯ
Ｓトランジスタが形成される下段トランジスタ列Ａ３０
と、分離型バイポーラトランジスタＱ２とで構成されて
いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】バイポーラＣＭＯＳ（ＢｉＣ
ＭＯＳ）型ゲートアレイの基本セル構造に関し、特にゲ
ート容量を低減したＢｉＣＭＯＳ型ゲートアレイの基本
セル構造に関する。

【０００２】

【従来の技術】図３にPush-Pullタイプのインバータ回
路の回路図を示す。図３において電源電位Ｖ_ccと接地電
位ＧＮＤとの間に、Ｐチャネル型ＭＯＳトランジスタ
（以後ＰＭＯＳトランジスタと略記）ＰＭ１およびＰＭ
２、Ｎチャネル型ＭＯＳトランジスタ（以後ＮＭＯＳト
ランジスタと略記）ＮＭ３、抵抗Ｒが順に直列に接続さ
れている。そして、これらに並列に電源電位Ｖ_ccと接地
電位ＧＮＤとの間に、融合型バイポーラトランジスタＱ
１および分離型バイポーラトランジスタＱ２が直列に接
続されている。ここで、抵抗Ｒは分離型バイポーラトラ
ンジスタＱ２のベース・エミッタ間抵抗である。

【０００３】ＰＭＯＳトランジスタＰＭ１のドレイン電
極とＰＭＯＳトランジスタＰＭ２のソース電極は、融合
型バイポーラトランジスタＱ１のベース電極に接続され
るとともに、ＮＭＯＳトランジスタＮＭ１のドレイン電
極に接続され、ＮＭＯＳトランジスタＮＭ１のソース電
極は接地電位ＧＮＤに接続されている。

【０００４】また、ＰＭＯＳトランジスタＰＭ２のドレ
イン電極とＮＭＯＳトランジスタＮＭ３のドレイン電極
は、融合型バイポーラトランジスタＱ１および分離型バ
イポーラトランジスタＱ２の接続点に接続されるととも
に、ＮＭＯＳトランジスタＮＭ２のドレイン電極に接続
され、ＮＭＯＳトランジスタＮＭ２のソース電極は接地
電位ＧＮＤに接続されている。

【０００５】また、ＮＭＯＳトランジスタＮＭ３と抵抗
Ｒの接続点は分離型バイポーラトランジスタＱ２のベー
ス電極に接続されている。

【０００６】そして、ＮＭＯＳトランジスタＮＭ１、Ｎ
Ｍ２、ＮＭ３のゲート電極およびＰＭＯＳトランジスタ
ＰＭ１のゲート電極は入力端子Ｘに接続され、ＰＭＯＳ
トランジスタＰＭ２のゲート電極は接地電位ＧＮＤに接
続されている。

【０００７】また、融合型バイポーラトランジスタＱ１
および分離型バイポーラトランジスタＱ２の共通接続点
は出力端子Ｙに接続され、出力端子Ｙと接地電位ＧＮＤ
の間には負荷容量Ｃが接続されている。

【０００８】次に図３に示すインバータ回路の各ＭＯＳ
トランジスタの動作について説明する。ＰＭＯＳトラン
ジスタＰＭ１は融合型バイポーラトランジスタＱ１のベ
ースに電荷を供給してＯＮ状態にし、かつＰＭＯＳトラ
ンジスタＰＭ２を介して出力端子Ｙに接続された負荷容
量Ｃを充電する。

【０００９】ＰＭＯＳトランジスタＰＭ２はゲート電極
が接地電位ＧＮＤに接続されているのでノーマルＯＮ状
態であり、その抵抗効果により融合型バイポーラトラン
ジスタＱ１がＯＦＦ状態からＯＮ状態に遷移するときは
ベース・エミッタ間抵抗として作用し、融合型バイポー
ラトランジスタＱ１がＯＮ状態からＯＦＦ状態に遷移す
るときはベース電極に蓄積された電荷を引抜く作用をす
る。なお、抵抗Ｒは分離型バイポーラトランジスタＱ２
に対してＰＭＯＳトランジスタＰＭ２と同じ作用をす
る。

【００１０】ＮＭＯＳトランジスタＮＭ１は融合型バイ
ポーラトランジスタＱ１のベースに蓄積された電荷を引
抜く作用をするトランジスタである。従って、速やかに
電荷を引抜くことで、融合型バイポーラトランジスタＱ
１のＯＮ状態からＯＦＦ状態への遷移速度を高め、融合
型バイポーラトランジスタＱ１と分離型バイポーラトラ
ンジスタＱ２が同時にＯＮ状態にある時間を短くするこ
とにより貫通電流を抑え、消費電力の低減を図ることが
できる。

【００１１】ＮＭＯＳトランジスタＮＭ２は出力端子Ｙ
に接続された負荷容量Ｃに蓄積された電荷を放電する。

【００１２】ＮＭＯＳトランジスタＮＭ３は分離型バイ
ポーラトランジスタＱ２のベース電極に電荷を供給して
ＯＮ状態にする。

【００１３】従って、ＰＭＯＳトランジスタＰＭ１およ
びＰＭ２、ＮＭＯＳトランジスタＮＭ２は出力端子Ｙに
接続された負荷容量Ｃを直接に充放電するので、多くの
電流を流すことになるが、融合型バイポーラトランジス
タＱ１および分離型バイポーラトランジスタＱ２のベー
ス電荷の引抜きおよび蓄積しか行わないＮＭＯＳトラン
ジスタＮＭ１およびＮＭ３にはそれほど多くの電流を流
すことはない。

【００１４】ここで、図４に図３を用いて説明したPush
-Pullタイプのインバータ回路を形成するための従来の
ＢｉＣＭＯＳ型ゲートアレイの基本セル列を示す。

【００１５】図４において、従来のＢｉＣＭＯＳ型ゲー
トアレイの基本セル列は、ＰＭＯＳトランジスタと融合
型バイポーラトランジスタが形成される上段トランジス
タ列Ａ１とＮＭＯＳトランジスタが形成される下段トラ
ンジスタ列Ａ２と、分離型バイポーラトランジスタＱ２
とで構成されている。

【００１６】上段トランジスタ列Ａ１は、ＰＭＯＳトラ
ンジスタのゲートＰＧを５つ有し、該ゲートＰＧの下層
にＰＭＯＳトランジスタのソース・ドレイン領域と融合
型バイポーラトランジスタのベース領域との兼用領域Ｓ
Ｒと、融合型バイポーラトランジスタのエミッタ領域Ｐ
Ｅを有した融合Ｐチャネル領域ＦＰが形成されている。

【００１７】なお、融合Ｐチャネル領域ＦＰと兼用領域
ＳＲとの境界部の破線は、融合Ｐチャネル領域ＦＰと兼
用領域ＳＲとで不純物濃度が異なっていることを表して
いる。

【００１８】そして、下段トランジスタ列Ａ２は、ＰＭ
ＯＳトランジスタのゲートＰＧのゲート幅と同じ長さの
ゲート幅を有するＮＭＯＳトランジスタのゲートＮＧを
５つ有し、該ゲートＮＧの下層にはＮＭＯＳトランジス
タのソース・ドレイン領域ＳＤを有している。

【００１９】ここで、図４において一点鎖線で囲まれた
部分がＢｉＣＭＯＳ型ゲートアレイの基本セルＳ１であ
る。基本セルＳ１は１つのＰＭＯＳトランジスタと１つ
のＮＭＯＳトランジスタとで構成されている。

【００２０】図４に示すＢｉＣＭＯＳ型ゲートアレイ
は、隣接する基本セルどうしでソースまたはドレイン領
域を共有し、素子分離に酸化膜を使用しないゲート分離
（ゲートアイソレーション）構造になっている。

【００２１】図４における上段トランジスタ列Ａ１の上
側には融合型バイポーラトランジスタのコレクタ領域Ｆ
Ｃが形成され、図４における下段トランジスタ列Ａ２の
下側には接地電位との接続を行うための配線が接続され
るウエルコンタクト配置領域ＷＣが形成されている。

【００２２】また、図４におけるウエルコンタクト配置
領域ＷＣの下側には分離型バイポーラトランジスタＱ２
が形成されており、分離型バイポーラトランジスタＱ２
はベース領域ＳＢ、エミッタ領域ＳＥ、コレクタ領域Ｓ
Ｃ、およびベース・エミッタ間抵抗の接続端子ＳＴを備
えている。

【００２３】ここで、図５に融合型バイポーラトランジ
スタの概念図を示す。図５において、Ｎ型半導体層Ｎ１
の表面内に選択的に形成されたＰ型半導体領域Ｐ１およ
びＰ２を有し、Ｐ型半導体領域Ｐ１の表面内には選択的
に形成されたＮ型半導体領域Ｎ２を有している。そして
Ｐ型半導体領域Ｐ１およびＰ２の間のＮ型半導体層Ｎ１
の上層にはゲート電極Ｇ１が形成されている。

【００２４】そして、Ｐ型半導体領域Ｐ１をドレイン領
域とし、Ｐ型半導体領域Ｐ２をソース領域とすること
で、ゲート電極Ｇ１の下層のＮ型半導体層Ｎ１がＰ型チ
ャネル領域となってＰＭＯＳトランジスタが形成される
ことになる。一方、Ｐ型半導体領域Ｐ１をベース領域と
し、Ｎ型半導体領域Ｎ２をエミッタ領域とし、Ｎ型半導
体層Ｎ１をコレクタ領域とすることでＮＰＮ型バイポー
ラトランジスタが形成されることになり、ＰＭＯＳトラ
ンジスタのドレイン領域とＮＰＮ型バイポーラトランジ
スタのベース領域を同じＰ型半導体領域として共有した
構成となっている。

【００２５】なお、分離型バイポーラトランジスタは完
全に独立したバイポーラトランジスタのことであり、半
導体領域をＭＯＳトランジスタと共有することのないト
ランジスタである。

【００２６】

【発明が解決しようとする課題】図４に示すように、従
来のＢｉＣＭＯＳ型ゲートアレイの基本セルにおいて
は、ＰＭＯＳトランジスタのゲートＰＧとＮＭＯＳトラ
ンジスタのゲートＮＧのゲート幅は同じ長さであった。
これは、全てのＣＭＯＳトランジスタが、出力端子Ｙに
接続された負荷容量Ｃの充放電に係るＰＭＯＳトランジ
スタＰＭ１およびＰＭ２、ＮＭＯＳトランジスタＮＭ２
に合わせて形成されているからである。

【００２７】しかしながら、ＮＭＯＳトランジスタＮＭ
１およびＮＭ３は、融合型バイポーラトランジスタＱ１
および分離型バイポーラトランジスタＱ２のベース電荷
の引抜きおよび蓄積しか行わないので、ＰＭＯＳトラン
ジスタＰＭ１およびＰＭ２、ＮＭＯＳトランジスタＮＭ
２と同じゲート幅である必要はない。

【００２８】逆に、必要以上のゲート幅とすることでゲ
ート容量が増大するため、遅延特性が劣化したり消費電
力が多くなるという問題点があった。

【００２９】本発明は上記のような問題点を解消するた
めになされたもので、ゲート容量を低減して遅延特性の
劣化を防ぎ、消費電力を削減できるＢｉＣＭＯＳ型ゲー
トアレイの基本セルを提供する。

【００３０】

【課題を解決するための手段】本発明に係る請求項１記
載のバイポーラＣＭＯＳ型ゲートアレイ半導体装置の基
本セル構造は、長手方向に配列された細長形状の第１、
第２、第３のゲート電極と、前記第１のゲート電極の長
手方向に沿った両側下層に形成された第１導電型の第１
の半導体領域と、前記第２のゲート電極の長手方向に沿
った両側下層に形成された第２導電型の第２の半導体領
域と、前記第３のゲート電極の長手方向に沿った両側下
層に形成された第２導電型の第３の半導体領域とを備
え、前記第１のゲート電極と前記第２のゲート電極の長
手方向の長さは同一であり、前記第３のゲート電極は前
記第２のゲート電極の長手方向の長さよりも短く形成さ
れている。

【００３１】本発明に係る請求項２記載のバイポーラＣ
ＭＯＳ型ゲートアレイ半導体装置の基本セル構造は、前
記第１導電型はＰ型であり、前記第２導電型はＮ型であ
る。

【００３２】

【発明の実施の形態】本発明に係るＢｉＣＭＯＳ型ゲー
トアレイの一実施例の構成を図１に示す。図１は図３を
用いて説明したPush-Pullタイプのインバータ回路を形
成するＢｉＣＭＯＳ型ゲートアレイの基本セルのセル列
を示す図である。

【００３３】図１において、ＰＭＯＳトランジスタと融
合型バイポーラトランジスタＱ１が形成される上段トラ
ンジスタ列Ａ１０と、ＮＭＯＳトランジスタが形成され
る中段トランジスタ列Ａ２０と、中段トランジスタ列Ａ
２０のＮＭＯＳトランジスタのゲート幅よりも短いゲー
ト幅のＮＭＯＳトランジスタが形成される下段トランジ
スタ列Ａ３０と、分離型バイポーラトランジスタＱ２と
で構成されている。

【００３４】上段トランジスタ列Ａ１０は、ＰＭＯＳト
ランジスタのゲートＰＧを５つ有し、該ゲートＰＧの下
層にはＰＭＯＳトランジスタのソース・ドレイン領域と
融合型バイポーラトランジスタのベース領域との兼用領
域ＳＲと、融合型バイポーラトランジスタのエミッタ領
域ＰＥを有した融合Ｐチャネル領域ＦＰが形成されてい
る。

【００３５】そして、中段トランジスタ列Ａ２０は、Ｐ
ＭＯＳトランジスタのゲートＰＧのゲート幅と同じ長さ
のゲート幅のＮＭＯＳトランジスタのゲートＮＧ１を５
つ有し、該ゲートＮＧ１の下層にはＮＭＯＳトランジス
タのソース・ドレイン領域ＮＳＤ１を有している。

【００３６】また、下段トランジスタ列Ａ３０は、ＮＭ
ＯＳトランジスタのゲートＮＧ１のゲート幅の長さより
短いゲート幅のＮＭＯＳトランジスタのゲートＮＧ２を
５つ有し、該ゲートＮＧ２の下層にはＮＭＯＳトランジ
スタのソース・ドレイン領域ＮＳＤ２を有している。

【００３７】ここで、図１において一点鎖線で囲まれた
部分が本発明に係るＢｉＣＭＯＳ型ゲートアレイの基本
セルＳ１０である。基本セルＳ１０は１つのＰＭＯＳト
ランジスタと２つのＮＭＯＳトランジスタとで構成さ
れ、ＰＭＯＳとＮＭＯＳのトランジスタ数の比は１対２
となっている。そして、２つのＮＭＯＳトランジスタは
上下に分けて配置されている。

【００３８】このように配置するのは、本発明に係るＢ
ｉＣＭＯＳ型ゲートアレイが、ゲート分離（ゲートアイ
ソレーション）構造となっているので、ゲートＮＧ２を
有するＮＭＯＳトランジスタを、ゲートＮＧ１を有する
ＮＭＯＳトランジスタの横に配置することが容易にでき
ないからである。

【００３９】例えば、ゲートＮＧ１を有するＮＭＯＳト
ランジスタの横に配置すると、ソース・ドレイン領域の
共有部分が限られることになり、基本セル数を増大させ
る必要が生じたり、絶縁膜の形状が複雑になってノイズ
発生の原因になるなどの問題が生じることになる。

【００４０】また、ＮＭＯＳトランジスタのゲート幅
を、ＰＭＯＳトランジスタのゲートＰＧのゲート幅と同
じ長さのゲートＮＧ１と、該ゲートＮＧ１のゲート幅よ
り短いゲートＮＧ２の２種類とするのは、Push-Pullタ
イプのインバータ回路においては、比較的多くの電流を
流す（ゲート幅が長い）必要のあるＮＭＯＳトランジス
タＮＭ２と、比較的少ない電流しか流す必要のない（ゲ
ート幅が短くても構わない）ＮＭＯＳトランジスタＮＭ
１およびＮＭ３の２種類に明確に分けられるからであ
る。

【００４１】図１における上段トランジスタ列Ａ１０の
上側には融合型バイポーラトランジスタのコレクタ領域
ＦＣが形成され、図１における下段トランジスタ列Ａ３
０の下側には接地電位との接続を行うための配線が接続
されるウエルコンタクト配置領域ＷＣが形成されてい
る。

【００４２】また、図１におけるウエルコンタクト配置
領域ＷＣの下側には分離型バイポーラトランジスタ領域
ＳＲが形成されており、該領域ＳＲ内にはベース領域Ｓ
Ｂ、エミッタ領域ＳＥ、コレクタ領域ＳＣ、およびベー
ス・エミッタ間抵抗の接続端子ＳＴが形成されている。

【００４３】図２に、本発明に係るＢｉＣＭＯＳ型ゲー
トアレイの基本セルを用いて、図３に示すPush-Pullタ
イプのインバータ回路を形成する場合のレイアウト図を
示す。

【００４４】図２において、上段トランジスタ列Ａ１０
にはＰＭＯＳトランジスタＰＭ１およびＰＭ２が形成さ
れるとともに融合型バイポーラトランジスタＱ１が形成
され、ＰＭＯＳトランジスタＰＭ１のゲートにはコンタ
クトホールＣＨを介して入力端子Ｘが接続され、ＰＭＯ
ＳトランジスタＰＭ２のドレイン領域および融合型バイ
ポーラトランジスタのエミッタ領域ＦＥは第１アルミ配
線ＡＬ１を介して第２アルミ配線ＡＬ２の出力端子Ｙに
接続されている。また、ＰＭＯＳトランジスタＰＭ１の
ソース領域は融合型バイポーラトランジスタのコレクタ
領域ＦＣの上層に形成された電源配線ＶＬに接続されて
いる。

【００４５】中段トランジスタ列Ａ２０にはＮＭＯＳト
ランジスタＮＭ２が形成され、ＮＭＯＳトランジスタＮ
Ｍ２のゲートには第１アルミ配線ＡＬ１を介して出力端
子Ｘが接続されている。

【００４６】下段トランジスタ列Ａ３０にはＮＭＯＳト
ランジスタＮＭ１およびＮＭ３が形成され、ＮＭＯＳト
ランジスタＮＭ１のゲートは第１アルミ配線ＡＬ１を介
してＮＭＯＳトランジスタＮＭ２のゲートに接続され、
ＮＭＯＳトランジスタＮＭ１のゲートは第１アルミ配線
ＡＬ１、第２アルミ配線ＡＬ２を介して入力端子Ｘに接
続され、ＮＭＯＳトランジスタＮＭ３のソース領域は第
１アルミ配線ＡＬ１、第２アルミ配線ＡＬ２を介して分
離型バイポーラトランジスタＱ２のソース領域ＳＢに接
続され、ＮＭＯＳトランジスタＮＭ１のソース領域は、
ウエルコンタクト配置領域ＷＣの上層に形成された接地
配線ＧＬに接続されている。

【００４７】なお、図２において配線どうしを接合する
部分にはスルーホールＴＨが形成され、配線と半導体領
域およびゲートを接合する部分にはコンタクトホールＣ
Ｈが形成されている。

【００４８】図２に示すように、負荷容量Ｃの充放電に
係るＮＭＯＳトランジスタＮＭ２を中段トランジスタ列
Ａ２０に形成することで、従来と変わらず大電流に対応
することができ、分離型バイポーラトランジスタＱ２の
ベース電荷の引抜きおよび蓄積に係るＮＭＯＳトランジ
スタＮＭ１およびＮＭ３を下段トランジスタ列Ａ３０に
形成することで、ゲート容量を低減することができる。

【００４９】例えば、図１におけるＮＭＯＳトランジス
タのゲートＮＧ１とゲートＮＧ２ののゲート幅の比を
１：２とすれば、図３に示すPush-Pullタイプのインバ
ータ回路のゲート容量は、図４に示す従来のゲートアレ
イの基本セルでPush-Pullタイプのインバータ回路を形
成したときの３／４になる。

【００５０】ここで、ＮＭＯＳトランジスタＮＭ１およ
びＮＭ３のゲート幅は、ＮＭＯＳトランジスタＮＭ１お
よびＮＭ３の本来の役割を損なわない程度にしなければ
ならない。

【００５１】例えば、ＮＭＯＳトランジスタＮＭ３は分
離型バイポーラトランジスタＱ２をＯＮ状態にするトラ
ンジスタであり、ＮＭＯＳトランジスタＮＭ３のゲート
幅は、立下がり遅延特性を劣化させない程度の長さにす
る必要がある。

【００５２】もっとも、図３に示すようなバイポーラト
ランジスタを電流シンクとするPush-Pullタイプのイン
バータ回路の立下がり遅延特性は、立上がり遅延特性と
比べて非常に優れており、多少の立下がり遅延特性の劣
化は立上がり遅延特性とのバランスをとることになるの
で問題はない。逆に、立下がり遅延特性の劣化は立上り
と立下りの遅延特性の差を少なくする必要のあるクロッ
クドライバ回路などに適することになる。

【００５３】一方で、ＮＭＯＳトランジスタＮＭ１は、
融合型バイポーラトランジスタＱ１のベースに蓄積され
た電荷を引抜く作用をするトランジスタである。従っ
て、駆動能力を失わない程度にゲート幅を短くしてゲー
ト容量を低減し、ＮＭＯＳトランジスタＮＭ１の立上が
り動作を速めることで、融合型バイポーラトランジスタ
Ｑ１のベースの電荷を速やかに引抜くことが可能とな
る。従って、融合型バイポーラトランジスタのＯＮ状態
からＯＦＦ状態への遷移速度が速くなり、融合型バイポ
ーラトランジスタＱ１と分離型バイポーラトランジスタ
Ｑ２が同時にＯＮ状態にある時間を短くすることで貫通
電流を抑え、消費電力を低減することができる。

【００５４】＜変形例＞なお、図１および図２に示した
本発明に係るＢｉＣＭＯＳ型ゲートアレイの基本セルの
一実施例においては、Push-Pullタイプのインバータ回
路が直列に接続された融合型バイポーラトランジスタＱ
１および分離型バイポーラトランジスタＱ２を備えた構
成を示したが、２つの分離型バイポーラトランジスタが
直列に接続された構成である場合においても同様の効果
を奏することになる。

【００５５】なお、プルアップにバイポーラトランジス
タを使用し、プルダウンにはＮＭＯＳトランジスタを使
用するバイポーラＮＭＯＳにおいても、本発明と同様に
比較的少ない電流しか流さないＭＯＳトランジスタのゲ
ート幅を短くすることで、本発明と同様の効果を奏する
ことになる。

【００５６】

【発明の効果】本発明に係る請求項１記載のバイポーラ
ＣＭＯＳ型ゲートアレイ半導体装置の基本セル構造によ
れば、第２のゲート電極と第２の半導体領域とで形成さ
れる第２導電型のＭＯＳトランジスタを比較的多くの電
流を流すＭＯＳトランジスタとし、第３のゲート電極と
第３の半導体領域とで形成される第２導電型のＭＯＳト
ランジスタを比較的少ない電流を流すＭＯＳトランジス
タとするように使い分けることで、第２導電型のＭＯＳ
トランジスタのゲート容量が低減することになるので、
遅延特性の改善、特にゲート遅延時間を短縮して第２導
電型のＭＯＳトランジスタの立上がり動作を速めること
が可能となり、例えば２つのバイポーラトランジスタが
直列に接続されたPush-Pullタイプのインバータ回路に
おいて、バイポーラトランジスタのベースの電荷を引抜
くために、ゲート電極が短い第２導電型のＭＯＳトラン
ジスタを使用することにより、バイポーラトランジスタ
のベースの電荷を速やかに引抜くことが可能となり、直
列に接続されたバイポーラトランジスタが同時にＯＮ状
態にある時間を短くすることで貫通電流を抑え、消費電
力を低減することができる。

【００５７】本発明に係る請求項２記載のバイポーラＣ
ＭＯＳ型ゲートアレイ半導体装置の基本セル構造によれ
ば、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタ
の比率は１対２となる。一般にＮ型ＭＯＳトランジスタ
の使用頻度はＰ型ＭＯＳトランジスタよりも高く、Ｎ型
ＭＯＳトランジスタを多く形成できるようにすること
で、汎用性の高いバイポーラＣＭＯＳ型ゲートアレイ半
導体装置を得ることができる。また、一般に半導体集積
回路においては比較的多くの電流を流すＮ型ＭＯＳトラ
ンジスタと比較的少ない電流を流すＮ型ＭＯＳトランジ
スタに分けられる場合が多々あり、第３のゲート電極を
有したＮ型ＭＯＳトランジスタを比較的少ない電流を流
すＭＯＳトランジスタとして使用することで、遅延特性
の改善、特にゲート遅延時間を短縮してＮ型ＭＯＳトラ
ンジスタの立上がり動作を速めることができ、半導体集
積回路全体の動作特性を改善することが可能となる。

【図面の簡単な説明】

【図１】 本発明に係るバイポーラＣＭＯＳ型ゲートア
レイ半導体装置の一実施例の構成を説明する図である。

【図２】 本発明に係るバイポーラＣＭＯＳ型ゲートア
レイ半導体装置の一実施例のレイアウトを示す図であ
る。

【図３】 Push-Pullタイプのインバータ回路の回路図
である。

【図４】 従来のバイポーラＣＭＯＳ型ゲートアレイ半
導体装置の構成を説明する図である。

【図５】 融合型バイポーラトランジスタの構成を示す
概念図である。

【符号の説明】

Ａ１０ 上段トランジスタ列、Ａ２０ 中段トランジス
タ列、Ａ３０ 下段トランジスタ列、Ｓ１０ 基本セ
ル、ＡＬ１ 第１アルミ配線、ＡＬ２ 第２アルミ配
線、ＣＨ コンタクトホール、ＴＨ スルーホール。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 バイポーラＣＭＯＳ型ゲートアレイ半導
   体装置の基本セル構造であって、 長手方向に配列された細長形状の第１、第２、第３のゲ
   ート電極と、 前記第１のゲート電極の長手方向に沿った両側下層に形
   成された第１導電型の第１の半導体領域と、 前記第２のゲート電極の長手方向に沿った両側下層に形
   成された第２導電型の第２の半導体領域と、 前記第３のゲート電極の長手方向に沿った両側下層に形
   成された第２導電型の第３の半導体領域とを備え、 前記第１のゲート電極と前記第２のゲート電極の長手方
   向の長さは同一であり、 前記第３のゲート電極は前記第２のゲート電極の長手方
   向の長さよりも短く形成されていることを特徴とするバ
   イポーラＣＭＯＳ型ゲートアレイ半導体装置の基本セル
   構造。
2. 【請求項２】 前記第１導電型はＰ型であり、 前記第２導電型はＮ型である請求項１記載のバイポーラ
   ＣＭＯＳ型ゲートアレイ半導体装置の基本セル構造。