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JPH09212146A - アドレス発生装置及び画像表示装置 - Google Patents

アドレス発生装置及び画像表示装置

Info

Publication number
JPH09212146A
JPH09212146A JP8020333A JP2033396A JPH09212146A JP H09212146 A JPH09212146 A JP H09212146A JP 8020333 A JP8020333 A JP 8020333A JP 2033396 A JP2033396 A JP 2033396A JP H09212146 A JPH09212146 A JP H09212146A
Authority
JP
Japan
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address
supplied
image
image data
line buffers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8020333A
Other languages
English (en)
Inventor
Akio Oba
章男 大場
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Interactive Entertainment Inc
Original Assignee
Sony Computer Entertainment Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Computer Entertainment Inc filed Critical Sony Computer Entertainment Inc
Priority to JP8020333A priority Critical patent/JPH09212146A/ja
Priority to DE69733228T priority patent/DE69733228T2/de
Priority to AU16188/97A priority patent/AU710656B2/en
Priority to CN97190170A priority patent/CN1111306C/zh
Priority to EP97902601A priority patent/EP0821339B1/en
Priority to AT97902601T priority patent/ATE295603T1/de
Priority to KR1019970707013A priority patent/KR100427520B1/ko
Priority to PCT/JP1997/000298 priority patent/WO1997029476A1/ja
Priority to CA002216721A priority patent/CA2216721A1/en
Priority to US08/930,678 priority patent/US6362827B1/en
Priority to TW086103118A priority patent/TW375724B/zh
Publication of JPH09212146A publication Critical patent/JPH09212146A/ja
Priority to MXPA/A/1997/007536A priority patent/MXPA97007536A/xx
Pending legal-status Critical Current

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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/14—Display of multiple viewports
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2360/00—Aspects of the architecture of display systems
    • G09G2360/12—Frame memory handling
    • G09G2360/121—Frame memory handling using a cache memory

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  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Graphics (AREA)
  • Controls And Circuits For Display Device (AREA)
  • Digital Computer Display Output (AREA)
  • Ultra Sonic Daignosis Equipment (AREA)
  • Memory System (AREA)
  • Television Signal Processing For Recording (AREA)

Abstract

(57)【要約】 【課題】 一画面の所定の位置に複数の画像を表示さ
せ、さらに、外部から供給された画像も取り込んで表示
させることができる。 【解決手段】 ＶＲＡＭ１８から読み出された画像デー
タは、ラインバッファバッファ７５ａ〜７５ｄを介し
て、選択合成部６３に供給される。ラインバッファ７５
ｄは、外部から供給された画像データを取り込み、この
画像データをＶＲＡＭ１８に供給する。ＶＲＡＭ１８
は、ラインバッファ７５ｄを介して供給された外部から
の画像データを書き込み、他の画像データと同様に、制
御部からのアドレスに基づき、この画像データを読み出
すことができる。キャッシュメモリ７４ａ，７４ｂは、
制御部７１の制御に基づいて、画像データを読み出し、
ディスプレイの画面中にタイル状の画像を複数表示させ
ることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、コンピュータを用
いた映像機器であるグラフィックコンピュータ、特殊効
果装置、ビデオゲーム機等に用いられるアドレス発生装
置及び画像表示装置に関する。
【０００２】
【従来の技術】従来、パーソナルコンピュータやテレビ
ゲーム機等のフレームメモリを有する画像表示装置は、
フレームメモリに書き込まれたデータを例えばＮＴＳＣ
（National Television System Commitee）方式の同期
信号に従って読みだしている。
【０００３】このような画像表示装置は、例えば図７に
示すように、同期信号発生回路１０１で発生した同期信
号に基づいて所定のアドレスを発生するＣＲＴＣ（Cath
odeRay Tube Contorol）１０２と、ＣＲＴＣ１０２で指
定されたアドレスに基づいて１フレーム分の画像データ
を読みだすＶＲＡＭ１０３と、ラインバッファ１０４を
介して供給されたフレームデータをアナログ変換するＤ
／Ａコンバータ１０５とを備える。
【０００４】また、ＣＲＴＣ１０２は、水平同期信号を
カウントする水平同期カウンタ１１１と、必要に応じて
所定の水平解像度に下げるための水平解像度低減回路１
１２と、水平走査ラインの切り出しを開始させる水平切
出回路１１３と、水平解像度低減回路１１２と水平切出
回路１１３からのデータを加算する加算回路１１４とを
備える。
【０００５】さらに、ＣＲＴＣ１０２は、垂直同期信号
をカウントする垂直同期カウンタ１１６と、必要に応じ
て所定の垂直解像度に下げるための垂直解像度低減回路
１１７と、垂直走査線の切り出しを開始させる垂直切出
回路１１８と、垂直解像度低減回路１１７と垂直切出回
路１１８からのデータを加算する加算回路１１９と、供
給された水平同期信号と垂直同期信号に基づいてアドレ
スを発生するアドレス発生回路１２０を備える。
【０００６】以上のように構成された画像表示装置で
は、同期信号発生回路１０１は、水平同期信号及び垂直
同期信号を発生し、これら水平同期信号および垂直同期
信号をＣＲＴＣ１０２に供給する。
【０００７】ＣＲＴＣ１０２では、水平同期カウンタ１
１１は、同期信号発生回路１０１から供給された水平同
期信号をカウントする。
【０００８】水平解像度低減回路１１２は、ＶＲＡＭ１
０３から読み出す画像データの水平解像度を低減させる
べく、必要に応じて水平同期信号の数を低減する。
【０００９】水平切出回路１１３は、水平同期カウンタ
１１１による水平同期信号のカウントによって所定のタ
イミングになったとき、水平走査ラインの所定の位置に
おいて切出をするための水平切出データを発生し、この
水平切出データを加算回路１１４に供給する。
【００１０】加算回路１１４は、供給された水平同期信
号に水平切出データを畳重し、その畳重データをアドレ
ス発生回路１２０に供給する。
【００１１】一方、垂直同期カウンタ１１６は、同期信
号発生回路１０１からの垂直同期信号をカウントする。
【００１２】垂直解像度低減回路１１７は、ＶＲＡＭ１
０３から読み出す画像データの垂直解像度を低減させる
べく、必要に応じて垂直同期信号の数を低減する。
【００１３】垂直切出回路１１８は、垂直同期カウンタ
１１１による垂直同期信号のカウントによって所定のタ
イミングになったとき、垂直走査ラインの所定の位置に
おいて切出をするための垂直切出データを発生し、この
垂直切出データを加算回路１１４に供給する。
【００１４】加算回路１１９は、供給された垂直同期信
号に垂直切出データを畳重し、この畳重データをアドレ
ス発生回路１２０に供給する。
【００１５】アドレス発生回路１２０は、供給された畳
重データに対応するアドレスを発生し、このアドレスを
ＶＲＡＭ１０３に供給する。
【００１６】ＶＲＡＭ１０３は、供給されたアドレスに
基づく画像データを、ラインバッファ１０４を介してＤ
／Ａコンバータ１０５に供給する。
【００１７】Ｄ／Ａコンバータ１０５は、供給された画
像データをアナログ変換して、ビデオ信号を出力する。
【００１８】このように、ＶＲＡＭ１０３に書き込まれ
ている画像データは、図８に示すように、ＣＲＴＣ１０
２を介して、そのままディスプレイの一画面を表示する
ようになっている。
【００１９】
【発明が解決しようとする課題】ところが、上記画像表
示装置に適用されているＣＲＴＣ１０２は、例えばＶＲ
ＡＭ１０３に複数の画像を含むフレームデータが書き込
まれている場合には、それら複数の画像をそれぞれ切り
取って、一画面の所望の位置に表示させることができな
かった。
【００２０】また、上記ＣＲＴＣ１０２は、外部から供
給された複数の画像データを取り込んで画面に表示させ
ることができなかった。
【００２１】本発明は、このように実情を鑑みてなされ
たものであり、一画面の所定の位置に複数の画像を表示
させ、さらに、外部から供給された画像も取り込んで表
示させることができるアドレス発生装置及び画像表示装
置を提供することを目的とする。
【００２２】
【課題を解決するための手段】上述の課題を解決するた
めに、本発明に係るアドレス発生装置は、同期信号に基
づいて、フレームメモリに書き込まれている各画像信号
を読み出すための各アドレスを生成するアドレス生成手
段と、上記各アドレスに基づいて上記フレームメモリか
ら読み出された各画像信号がそれぞれ供給される複数の
ラインバッファと、上記複数のラインバッファにそれぞ
れ供給された各画像信号が一画面に表示されるように、
上記複数のラインバッファを介して、上記各画像信号の
出力をそれぞれ独立に制御をする制御手段とを備える。
【００２３】また、本発明に係る画像表示装置は、同期
信号に基づいて、フレームメモリに書き込まれている各
画像信号を読み出すための各アドレスを生成するアドレ
ス生成手段と、上記各アドレスに基づいて上記フレーム
メモリから読み出された各画像信号がそれぞれ供給され
る複数のラインバッファと、上記複数のラインバッファ
にそれぞれ供給された各画像信号が一画面に表示される
ように、上記複数のラインバッファを介して、上記各画
像信号の出力をそれぞれ独立に制御をする制御手段とを
有するアドレス発生手段と、上記各画像信号を合成する
合成手段とを備える。
【００２４】
【発明の実施の形態】以下、本発明の好ましい実施の形
態について、図面を参照しながら説明する。
【００２５】本発明に係るアドレス発生装置及び画像表
示装置は、例えば図１に示すような構成のビデオゲーム
装置に適用される。
【００２６】このビデオゲーム装置は、例えば光学ディ
スク等の補助記憶装置に記憶されているゲームプログラ
ムを読み出して実行することにより、使用者からの指示
に応じてゲームを行うものであって、図１に示すような
構成を有している。
【００２７】すなわち、このビデオゲーム装置は、２種
類のバスすなわち、メインバス１とサブバス２を備え
る。
【００２８】上記メインバス１とサブバス２は、バスコ
ントローラ１０を介して接続されている。
【００２９】そして、上記メインバス１には、マイクロ
プロセッサなどからなる主中央演算処理装置（メインＣ
ＰＵ:Central Processing Unit）１１、ランダムアクセ
スメモリ（ＲＡＭ:Random Access Memory）からなる主
記憶装置（メインメモリ）１２、主ダイナミックメモリ
アクセスメモリコントローラ（メインＤＭＡＣ:Direct
Memory Access Controller）１３、ＭＰＥＧデコーダ
（ＭＤＥＣ：MPEG Decorder ）１４及び画像処理装置
（ＧＰＵ:Graphic Processing Unit）１５が接続されて
いる。また、上記サブバス２には、マイクロプロセッサ
などからなる副中央演算処理装置（サブＣＰＵ:Central
Processing Unit）２１、ランダムアクセスメモリ（Ｒ
ＡＭ:Random Access Memory)からなる副記憶装置（サブ
メモリ）２２、副ダイナミックメモリアクセスメモリコ
ントローラ（サブＤＭＡＣ:Dinamic Memory Access Con
troller ）２３、オペレーティングシステム等のプログ
ラムが格納されたリードオンリーメモリ（ＲＯＭ:Read
Only Memory）２４、音声処理装置（ＳＰＵ:Sound Proc
essing Unit）２５、通信制御部（ＡＴＭ:Asynchronous
Transimission Mode )２６、補助記憶装置２７及び入
力デバイス２８が接続されている。
【００３０】上記バスコントローラ１０は、メインバス
１とサブバス２との間のスイッチングを行う上記メイン
バス１上のデバイスであって、初期状態ではオープンに
なっている。
【００３１】また、上記メインＣＰＵ１１は、上記メイ
ンメモリ１２上のプログラムで動作する上記メインバス
１上のデバイスである。このメインＣＰＵ１１は、起動
時には上記バスコントローラ１０がオープンになってい
ることにより、上記サブバス２上のＲＯＭ２４からブー
トプログラムを読み込んで実行し、補助記憶装置２７か
らアプリケーションプログラム及び必要なデータを上記
メインメモリ１２や上記サブバス２上のデバイスにロー
ドする。このメインＣＰＵ１１には、座標変換等の処理
を行うジオミトリトランスファエンジン（ＧＴＥ:Geome
try Transfer Engine ）１７が搭載されている。上記Ｇ
ＴＥ１７は、例えば複数の演算を並列に実行する並列演
算機構を備え、上記メインＣＰＵ１１からの演算要求に
応じて座標変換，光源計算，行列あるいはベクトルなど
の演算を高速に行う。そして、上記メインＣＰＵ１１
は、上記ＧＴＥ１７による演算結果に基づいて３角形や
４角形などの基本的な単位図形（ポリゴン）の組み合わ
せとして３次元モデルを定義して３次元画像を描画する
ための各ポリゴンに対応する描画命令を作成し、この描
画命令をパケット化してコマンドパケットとして上記Ｇ
ＰＵ１５に送る。
【００３２】また、上記メインＤＭＡＣ１３は、メイン
バス１上のデバイスを対象とするＤＭＡ転送の制御等を
行う上記メインバス１上のデバイスである。このメイン
ＤＭＡＣ１３は、、上記バスコントローラ１０がオープ
ンになっているときにはサブバス２上のデバイスも対象
とする。
【００３３】また、上記ＧＰＵ１５は、レンダリングプ
ロセッサとして機能する上記メインバス１上のデバイス
である。このＧＰＵ１５は、メインＣＰＵ１１又はメイ
ンＤＭＡＣ１３からコマンドパケットとして送られてき
た描画命令を解釈して、頂点の色データと奥行きを示す
Ｚ値から、ポリゴンを構成する全ての画素の色とＺ値を
考慮して、画素データをフレームバッファ１８に書き込
むレンダリング処理を行う。
【００３４】また、上記ＭＤＥＧ１４は、ＣＰＵと並列
に動作可能なＩ／Ｏ接続デバイスであって、画像伸張エ
ンジンとして機能する上記メインバス１上のデバイスで
ある。このＭＤＥＣ１４は、離散コサイン変換などの直
交変換により圧縮されて符号化された画像データを復号
化する。
【００３５】また、上記サブＣＰＵ２１は、上記サブメ
モリ２２上のプログラムで動作する上記サブバス２上の
デバイスである。
【００３６】また、上記サブＤＭＡＣ２３は、サブバス
２上のデバイスを対象とするＤＭＡ転送の制御等を行う
上記サブバス２上のデバイスである。このサブＤＭＡＣ
２３は、上記バスコントローラ１０がクローズなってい
るときにのみバス権利を獲得することができる。
【００３７】また、上記ＳＰＵ２５は、サウンドロセッ
サとして機能する上記サブバス２上のデバイスである。
このＳＰＵ２５は、上記サブＣＰＵ２１又はサブＤＭＡ
Ｃ２３からコマンドパケットとして送られてくるサウン
ドコマンドに応じて、サウンドメモリ８から音声データ
読み出して出力する。
【００３８】また、上記ＡＴＭ２６は、サブバス２上の
通信用デバイスである。
【００３９】また、上記補助記憶装置２７は、サブバス
２上のデータ入力デバイスであって、ディスクドライブ
などからなる。
【００４０】さらに、上記入力デバイス２８は、サブバ
ス２上のコントロールパッド、マウスなどのマンマシン
インターフェースや、画像入力、音声入力などの他の機
器からの入力用デバイスである。
【００４１】すなわち、このビデオゲーム装置では、座
標変換やクリッピング、光源計算等のジオメトリ処理を
行い、３角形や４角形などの基本的な単位図形（ポリゴ
ン）の組み合わせとして３次元モデルを定義して３次元
画像を描画するための描画命令を作成し、各ポリゴンに
対応する描画命令をコマンドパケットとしてメインバス
１に送出するジオメトリ処理系が上記メインバス１上の
メインＣＰＵ１１及びＧＴＵ１７などにより構成され、
上記ジオメトリ処理系からの描画命令に基づいて各ポリ
ゴンの画素データを生成してフレームバッファ１８に書
き込むレンダリング処理を行い、フレームバッファ１８
に図形を描画するレンダリング処理系が上記ＧＰＵ１５
により構成されている。
【００４２】上記ＧＰＵ１５は、その具体的な構成を図
２に示してあるように、上記メインバス１に接続された
パケットエンジン３１を備え、上記メインＣＰＵ１１又
はメインＤＭＡＣ１３から上記メインバス１を介して上
記パケットエンジン３１にコマンドパケットとして送ら
れてくる描画命令に従って、プリプロセッサ３２と描画
エンジン３３により各ポリゴンの画素データを上記フレ
ームバッファ１８に書き込むレンダリング処理を行い、
上記フレームバッファ１８に描画された画像の画素デー
タを読み出して表示制御部（ＣＲＴＣ:CRT Controler
）３４を介してビデオ信号として図示しないテレビジ
ョン受像機やモニタ受像機に供給するようになってい
る。
【００４３】上記パケットエンジン３１は、上記メイン
ＣＰＵ１１又はメインＤＭＡＣ１３から上記メインバス
１を介して送られてくるコマンドパケットを上記パケッ
トエンジン３１により図示しないレジスタ上に展開す
る。
【００４４】また、上記プリプロセッサ３２は、上記パ
ケットエンジン３１にコマンドパケットとして送られて
きた描画命令に従ってポリゴンデータを生成して後述す
るポリゴンの分割処理などの所定の前処理をポリゴンデ
ータに施し、上記描画エンジン３３が必要とする各ポリ
ゴンの頂点座標情報、テクスチャやミップマップテクス
チャのアドレス情報、ピクセルインターリーブの制御情
報などの各種データを生成する。
【００４５】さらに、上記描画エンジン３３は、上記プ
リプロセッサ３２に接続されたＮ個のポリゴンエンジン
３３Ａ１，３３Ａ２・・・３３ＡＮと、各ポリゴンエン
ジン３３Ａ１，３３Ａ２・・・３３ＡＮに接続されたＮ
個のテクスチャエンジン３３Ｂ１，３３Ｂ２・・・３３
ＢＮと、各テクスチャエンジン３３Ｂ１，３３Ｂ２・・
・３３ＢＮに接続された第１のバススイッチャ３３Ｃ
と、この第１のバススイッチャ３３Ｃに接続されたＭ個
のピクセルエンジン３３Ｄ１，３３Ｄ２・・・３３ＤＭ
と、各ピクセルエンジン３３Ｄ１，３３Ｄ２・・・３３
ＤＭに接続された第２のバススイッチャ３３Ｅと、この
第２のバススイッチャ３３Ｅに接続されたテクスチャキ
ャッシュ３３Ｆと、このテクスチャキャッシュ３３Ｆに
接続されたＣＬＵＴキャッシュ３３Ｇを備える。
【００４６】この描画エンジン３３において、上記Ｎ個
のポリゴンエンジン３３Ａ１，３３Ａ２・・・３３ＡＮ
は、上記プリプロセッサ３２により前処理が施されたポ
リゴンデータに基づいて、上記Ｎ個のポリゴンエンジン
３３Ａ１，３３Ａ２・・・３３ＡＮは、描画命令に応じ
たポリゴンを順次生成してポリゴン毎にシェーディング
処理などを並列処理により行う。
【００４７】また、上記Ｎ個のテクスチャエンジン３３
Ｂ１，３３Ｂ２・・・３３ＢＮは、上記ポリゴンエンジ
ン３３Ａ１，３３Ａ２・・・３３ＡＮにより生成された
ポリゴン毎に、上記テクスチャキャッシュ３３Ｆからカ
ラールックアップテーブル(CLUT:Color Lock Up Table)
キャッシュ３３Ｇを介して与えられるテクスチャデータ
に基づいて、テクスチャマッピング処理やミップマップ
処理を並列処理により行う。
【００４８】ここで、上記テクスチャキャッシュ３３Ｆ
には、上記Ｎ個のテクスチャエンジン３３Ｂ１，３３Ｂ
２・・・３３ＢＮが処理するポリゴンに張り付けるテク
スチャやミップマップテクスチャのアドレス情報が上記
プリプロセッサ３２から事前に与えられ、上記アドレス
情報に基づいて上記フレームバッファ１８上のテクスチ
ャ領域から必要なテクスチャデータが転送される。ま
た、上記ＣＬＵＴキャッシュ３３Ｇには、上記ポリゴン
の描画を行なう際に参照すべきＣＬＵＴデータが上記フ
レームバッファ１８上のＣＬＵＴ領域から転送される。
【００４９】上記Ｎ個のテクスチャエンジン３３Ｂ１，
３３Ｂ２・・・３３ＢＮによりテクスチャマッピング処
理やミップマップ処理が施されたポリゴンデータは、上
記第１のバススイッチャ３３Ｃを介してＭ個のピクセル
エンジン３３Ｄ１，３３Ｄ２・・・３３ＤＭに転送され
る。
【００５０】上記Ｍ個のピクセルエンジン３３Ｄ１，３
３Ｄ２・・・３３ＤＭは、Ｚバッファ処理やアンチエリ
アシング処理等の各種画像処理を並列処理により行い、
Ｍ個の画素データを生成する。
【００５１】そして、上記Ｍ個のピクセルエンジン３３
Ｄ１，３３Ｄ２・・・３３ＤＭで生成されたＭ個の画素
データは、この第２のバススイッチャ３３Ｅを介して上
記フレームバッファ１８に書き込まれる。
【００５２】ここで、上記第２のバススイッチャ３３Ｅ
は、上記プリプロセッサ３２からピクセルインターリー
ブの制御情報が供給されており、上記Ｍ個のピクセルエ
ンジン３３Ｄ１，３３Ｄ２・・・３３ＤＭで生成された
Ｍ個の画素データのうちのＬ個の画素データを上記制御
情報に基づいて選択することにより、上記フレームバッ
ファ１８上に描画するポリゴンの形状に応じたＭ個の記
憶場所をアクセス単位として画素データをＭ個づつ書き
込むピクセルインターリーブ処理を行う機能を有してい
る。
【００５３】上記描画エンジン３３は、上記プリプロセ
ッサ３２により前処理が施されたポリゴンデータに基づ
いて、各ポリゴンの全ての画素データを生成して上記フ
レームバッファ１８に書き込むことにより、上記描画命
令によりポリゴンの組合せとして定義された画像を上記
フレームバッファ１８上に描画する。そして、上記フレ
ームバッファ１８に描画された画像の画素データを読み
出してＰＣＲＴＣ（Programable Cathode Ray Tube Con
toroler）３４を介してビデオ信号として図示しないテ
レビジョン受像機やモニタ受像機に供給する。
【００５４】ここで、ＰＣＲＴＣ３４は、１つの画面に
複数の画像を表示するのみならず、外部から取り込まれ
た画像データも上記画面に表示することができるよう
に、同期信号に従ってフレームバッファ１８に書き込ま
れている画像データを読み出している。
【００５５】すなわち、ＰＣＲＴＣ３４は、例えば図３
に示すように、同期信号発生回路５１からの水平同期信
号，垂直同期信号をＨカウンタ５１，Ｖカウンタ５２の
カウントに基づいて所定のアドレスを発生する。そし
て、ＰＣＲＴＣ３４は、上記アドレスに基づいてＶＲＡ
Ｍ１８から画像データを読み出し、この画像データが供
給される。そして、ＰＣＲＴＣ３４は、画像データの出
力制御を行い、Ｄ／Ａコンバータ５４を介して、ビデオ
信号を出力する。
【００５６】具体的には、同期信号発生回路５１は、水
平同期信号及び垂直同期信号を発生し、水平同期信号を
Ｈカウンタ５２に、垂直同期信号をＶカウンタ５３等に
供給する。
【００５７】Ｈカウンタ５２は、供給された水平同期信
号をカウントする。Ｖカウンタ５３は、Ｈカウンタ５２
のカウント動作に基づいて駆動し、供給された垂直同期
信号をカウントする。
【００５８】ＰＣＲＴＣ３４は、１フレーム毎に、例え
ばＨカウンタ５２及びＶカウンタ５３が所定数カウント
して切出位置を決定した後、ある画像に対応するアドレ
スを発生し、その後所定数カウントして切出位置を決定
した後、他の画像に対応するアドレスを発生する。すな
わち、ＰＣＲＴＣ３４は、ＶＲＡＭ１８には複数の画像
からなる１フレームの画像データが書き込まれているた
め、フレーム周期内で、それぞれの画像データに対応す
るアドレスを発生している。
【００５９】ＶＲＡＭ１８は、逐次フレーム周期で画像
データが書き込まれるようになっていて、ＰＣＲＴＣ３
４からアドレスが供給される毎に、そのアドレスに対応
した画像データを読み出し、これら画像データをＰＣＲ
ＴＣ３４に供給する。
【００６０】ＰＣＲＴＣ３４は、画面の所定の位置に所
定の画像が表示されるように、供給された画像データの
出力制御をした後、画像データをＤ／Ａコンバータ５４
に供給する。Ｄ／Ａコンバータ５４は、供給された画像
データをアナログ変換し、ビデオ信号を出力する。
【００６１】すなわち、ＰＣＲＴＣ３４は、一画面中に
表示される複数の画像に対応する画像データをそれぞれ
ＶＲＡＭ１８から読み出し、読み出された画像データの
出力制御をすることにより、一画面中に例えば解像度の
異なる複数の画像を表示させることができる。
【００６２】なお、ＰＣＲＴＣ３４は、詳しくは後述す
るが、例えば外部からの画像データを取り込んでＶＲＡ
Ｍ１８にその画像データを書き込むことができ、アドレ
スの発生によりその画像データを他の画像データと同様
に読み出すこともできる。
【００６３】以下、第１の実施の形態に係るＣＲＴＣの
構成について説明する。
【００６４】第１の実施の形態に係るＰＣＲＴＣ３４ａ
は、上述のように、一画面中に例えば解像度の異なる複
数の画像を表示させるべく、例えばＣＲＴＣバッファを
複数備え、かつ、それぞれのＣＲＴＣバッファを独立制
御することができる。
【００６５】具体的には、ＰＣＲＴＣ３４ａは、例えば
図４に示すように、制御部６１と、複数のＣＲＴＣバッ
ファ６２ａ〜６２ｇと、選択合成部６３とを備える。な
お、ＶＲＡＭ１８には、例えば図５に示すように、それ
ぞれ解像度等の異なる画像データが書き込まれているも
のとする。
【００６６】制御部６１は、同期信号を所定数カウント
して所望の切出位置を定めると、例えばＶＲＡＭ１８に
は高解像度の画像データが取り込まれているものの低解
像度のディスプレイに表示する場合には、必要に応じて
解像度を下げるようになっている。そして、ＰＣＲＴＣ
３４ａは、例えば低解像度のある画像を切り出すためア
ドレスを発生し、このアドレスをＶＲＡＭ１８に供給す
る。また、ＰＣＲＴＣ３４は、例えば次の切出位置が決
定されると、例えば高解像度の他の画像データを切り出
すためのアドレスを発生するようになっている。
【００６７】ＶＲＡＭ１８は、上述の図５に示すよう
に、１フレーム中に表示される例えば低解像度，高解像
度の画像データ等がそれぞれ書き込まれていて、制御部
６１からアドレスが供給される毎に、そのアドレスに応
じた画像データを読み出し、画像データをＣＲＴＣバッ
ファ６２に供給するようになっている。なお、後述する
が、ＶＲＡＭ１８は、ＣＲＴＣバッファ６２ｇを介して
外部から供給された画像データについても、他の直接Ｖ
ＲＡＭ１８に書き込まれた画像データと同様に、制御部
６１からのアドレスによって読み出されるようになって
いる。
【００６８】ＣＲＴＣバッファ６２は、上述のように複
数のＣＲＴＣバッファ６２ａ〜６２ｇから構成され、各
ＣＲＴＣバッファ６２ａ〜６２ｇ毎に例えば解像度や画
像の異なる画像データがそれぞれ供給され、供給された
画像データを一時保持するようになっている。そして、
ＣＲＴＣバッファ６２ａ〜６２ｇは、制御部６１により
それぞれ独立に制御され、１水平走査ライン毎に、画像
データを順次選択合成部６３に供給する。これにより、
ＰＣＲＴＣ３４ａは、例えば図５のディスプレイ表示の
ように、水平走査ライン毎に異なる解像度等の画像を表
示させることができる。
【００６９】また、ＣＲＴＣバッファ６２のうち、例え
ば１つのＣＲＴＣバッファ６２ｇは双方向性機能を有す
る。すなわち、ＣＲＴＣバッファ６２ｇは、例えば外部
から供給される画像データを取り込むことができ、取り
込んだ画像データをＶＲＡＭ１８に供給するようになっ
ている。このとき、ＶＲＡＭ１８は、制御部６１からア
ドレスが供給されると、他の画像データと同様に取り込
んだ画像データを読み出すことができる。そして、この
読み出された画像データは、ＣＲＴＣバッファ６２ｇを
介して、選択合成部６３に供給される。
【００７０】選択合成部６３は、上述の図４に示すよう
に、供給された画像データの選択をするセレクタ６４
と、係数制御回路６５と、フィルタ６６とを備え、ＣＲ
ＴＣバッファ６２ａ〜６２ｇを介して、セレクタ６４に
それぞれの画像データが供給される。
【００７１】セレクタ６４は、制御部６１の制御に基づ
いて、供給された画像データを選択し所定の画像データ
のみをフィルタ６６に供給する。一方、係数制御回路６
５は、セレクタ６４から所定の画像データが供給される
と、制御部６１の演算結果に基づき、例えば画像データ
の一部のパラメータを変更したり、画像データの一部又
は全部のパラメータに物体の不透明度を表すアルファ値
の掛け合わせ等を、フィルタ６６に供給される画像デー
タに行う。
【００７２】フィルタ６６は、供給された画像データを
合成して、画像合成データを出力する。出力された画像
合成データは、Ｄ／Ａコンバータによりアナログ変換さ
れ、アナログ変換されたビデオ信号は、図５に示すよう
に、ディスプレイの一画面に複数の画像を表示させるこ
とができる。
【００７３】以下、第２の実施の形態に係るＣＲＴＣの
構成について説明する。なお、上記第１の実施の形態と
同じものには同じ符号を付し、詳細な説明は省略する。
【００７４】第２の実施の形態に係るＰＣＲＴＣ３４
は、例えば図６に示すように、ＣＲＴＣバッファの代わ
りにラインバッファを備え、これらラインバッファを独
立制御することによっても同様に表示することができ
る。なお、上記ＰＣＲＴＣ３４ｂは、例えば制御部７１
と、制御プログラム部７２と、制御レジスタ７３と、キ
ャッシュメモリ７４ａ，７４ｂと、ラインバッファ７５
ａ〜７５ｄと、選択合成部６３とを備える。
【００７５】制御部７１は、制御プログラム７２に組み
込まれているプログラムに基づいて、例えば後述する画
像データの一部のパラメータを変更したり、アルファ値
の演算等を行う。また、制御部７１は、制御レジスタ７
３を介して、例えばＶＲＡＭ１８に供給すべきアドレス
を発生し、また、キャッシュメモリ７４、ラインバッフ
ァ７５、選択合成部６３を制御するようになっている。
【００７６】ＶＲＡＭ１８は、供給されたアドレスに応
じて画像データを読み出す。読み出された画像データ
は、ラインバッファバッファ７５ａ〜７５ｄを介して、
選択合成部６３に供給される。なお、ラインバッファ７
５ｄは、双方向性のラインバッファであり、例えば外部
から供給された画像データを取り込み、この画像データ
をＶＲＡＭ１８に供給することができる。ＶＲＡＭ１８
は、ラインバッファ７５ｄを介して供給された外部から
の画像データを書き込み、他の画像データと同様に、制
御部からのアドレスに基づき、この画像データを読み出
すことができる。
【００７７】また、ＶＲＡＭ１８は、画像データをキャ
ッシュメモリ７４ａ，７４ｂにも供給している。
【００７８】キャッシュメモリ７４ａ，７４ｂは、複数
のメモリで構成され、供給された画像データを書き込む
ことができる。そして、キャッシュメモリ７４ａ，７４
ｂは、、制御部７１の制御に基づいて、画像データを読
み出し、この画像データを選択合成部６３に供給する。
【００７９】選択合成部６３は、例えば供給された画像
データの一部のパラメータを変更したり、画像データの
一部又は全部のパラメータに物体の不透明度を表すアル
ファ値の掛け合わせ等を行った後、供給されたそれぞれ
の画像データを選択し、選択された画像データを合成す
る。合成された画像データは、Ｄ／Ａコンバータにより
アナログ変換される。アナログ変換されたビデオ信号
は、例えば図５に示すように、ディスプレイの画面中に
タイル状の画像を複数表示させることができる。
【００８０】すなわち、ＰＣＲＴＣ３４ｂは、ＣＲＴＣ
バッファの代わりにラインバッファ７５ａ〜７５ｄを用
いたため、生産コストの削減に寄与することができる。
【００８１】また、ＰＣＲＴＣ３４ｂは、ＶＲＡＭ１８
から読み出した画像データが供給され、ラインバッファ
７５ａ〜７５ｄを介して複数の画像データの出力制御を
それぞれ独立に行うことができるため、例えばディスプ
レイに表示される一画面に複数の画像を表示させること
ができる。
【００８２】さらに、ＰＣＲＴＣ３４ｂは、外部からの
画像データを双方向性のラインバッファ７５ｄによって
取り込み、この画像データをＶＲＡＭに書き込むことが
できるため、制御部から所定のアドレスが発生すると、
取り込まれた画像データは他の画像データと同様にＶＲ
ＡＭ１８から読み出されるようになっている。これによ
り、ＰＣＲＴＣ３４ｂは、ディスプレイの一画面に複数
の画像を表示させるのみでなく、外部からの画像を取り
込んで表示させることもできる。
【００８３】
【発明の効果】以上詳細に説明したように、本発明に係
るアドレス発生装置によれば、同期信号に基づいて所定
のアドレスが発生して、フィールドメモリに書き込まれ
ている各画像データは順次読み出され、この読み出した
各画像データがアドレス発生装置内の複数のラインバッ
ファにそれぞれ供給されている。従って、アドレス発生
装置は、各ラインバッファを介して、各画像データの出
力をそれぞれ独立に制御することにより、一画面中に複
数の画像を表示させることができる。
【００８４】また、上記アドレス発生装置によれば、上
記複数のラインバッファのうち少なくとも１つは外部か
らの画像データを取り込んでフィールドメモリに書き込
むことができるため、所定のアドレスが発生すると、外
部から取り込まれた画像データは他の画像データと同様
にフィールドメモリから読み出される。従って、上記ア
ドレス発生装置は、外部から取り込んだ画像を、フレー
ムメモリに書き込まれている画像データと同様に読み出
すことができ、一画面中に複数の画像を表示させること
ができる。
【００８５】本発明に係る画像表示装置によれば、同期
信号に基づいて所定のアドレスが発生して、フィールド
メモリに書き込まれている各画像データは順次読み出さ
れ、この読み出した各画像データがアドレス発生手段内
の複数のラインバッファにそれぞれ供給されている。従
って、画像表示装置は、各ラインバッファを介して、各
画像データの出力をそれぞれ独立に制御してビデオ信号
を出力することにより、一画面中に複数の画像を表示さ
せることができる。
【００８６】また、上記画像表示装置によれば、上記複
数のラインバッファのうち少なくとも１つは外部からの
画像データを取り込んでフィールドメモリに書き込むこ
とができるため、所定のアドレスが発生すると、外部か
ら取り込まれた画像データは他の画像データと同様にフ
ィールドメモリから読み出される。従って、上記画像表
示装置は、外部から取り込んだ画像を、フレームメモリ
に書き込まれている画像データと同様に読み出してビデ
オ信号を出力することができ、一画面中に複数の画像を
表示させることができる。
【００８７】上記画像表示装置によれば、制御手段はプ
ログラム制御されていることにより、例えば画像データ
の一部のパラメータを変更したり、アルファ値の演算等
を行うことにより、鮮明な画像を表示させることができ
る。また、上記画像表示装置によれば、上記キャッシュ
メモリは画像信号を書き込み、上記制御手段はキャッシ
ュメモリに書き込まれた画像信号を逐次読み出し制御す
ることにより、一画面に同一の画像を複数表示させるこ
とができる。
【図面の簡単な説明】
【図１】本発明を適用した画像表示装置等の概略的な構
成を示す図である。
【図２】本発明に係る画像作成方法におけるテクスチャ
画像及び目標色の具体的な例を示す図である。
【図３】本発明に係るアドレス発生装置を適用したＰＣ
ＲＴＣを説明するための図である。
【図４】上記ＣＲＴＣの構成概念を示す図である。
【図５】上記ＰＣＲＴＣを介して出力されたビデオ信号
によるディスプレイの表示の一例である。
【図６】上記ＰＣＲＴＣの具体的な構成を示す図であ
る。
【図７】従来のＣＲＴＣを説明するためのブロック図で
ある。
【図８】上記ＣＲＴＣを介して出力されたビデオ信号に
よるディスプレイの表示の一例である。
【符号の説明】
６１ 制御部、６２ ＣＲＴＣ、６３ 選択合成部、７
１ 制御部、７２ 制御プログラム、７３ 制御レジス
タ、７４ キャッシュメモリ、７５ ラインバッファ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 同期信号に基づいて、フレームメモリに
    書き込まれている各画像信号を読み出すための各アドレ
    スを生成するアドレス生成手段と、 上記各アドレスに基づいて上記フレームメモリから読み
    出された各画像信号がそれぞれ供給される複数のライン
    バッファと、 上記複数のラインバッファにそれぞれ供給された各画像
    信号が一画面に表示されるように、上記複数のラインバ
    ッファを介して、上記各画像信号の出力をそれぞれ独立
    に制御をする制御手段とを備えることを特徴とするアド
    レス発生装置。
  2. 【請求項２】 上記複数のラインバッファのうち少なく
    とも１つは、外部から供給された画像信号を取り込ん
    で、この画像信号を上記フレームメモリに供給すること
    を特徴とする請求項１記載のアドレス発生装置。
  3. 【請求項３】 同期信号に基づいて、フレームメモリに
    書き込まれている各画像信号を読み出すための各アドレ
    スを生成するアドレス生成手段と、上記各アドレスに基
    づいて上記フレームメモリから読み出された各画像信号
    がそれぞれ供給される複数のラインバッファと、上記複
    数のラインバッファにそれぞれ供給された各画像信号が
    一画面に表示されるように、上記複数のラインバッファ
    を介して、上記各画像信号の出力をそれぞれ独立に制御
    をする制御手段とを有するアドレス発生手段と、 上記各画像信号を合成する合成手段とを備えることを特
    徴とする画像表示装置。
  4. 【請求項４】 上記複数のラインバッファのうち少なく
    とも１つは、外部から供給された画像信号を取り込ん
    で、この画像信号を上記フレームメモリに供給すること
    を特徴とする請求項３記載の画像表示装置。
  5. 【請求項５】 上記合成手段は、上記制御手段の所定の
    演算についてプログラム制御されていることを特徴とす
    る請求項３記載の画像表示装置。
  6. 【請求項６】 上記フレームメモリから読み出された画
    像信号が供給される１以上のキャッシュメモリを備え、 上記キャッシュメモリは、供給された画像信号を書き込
    み、 上記制御手段は、上記キャッシュメモリに書き込まれた
    画像信号を逐次読み出し制御することにより、一画面に
    同一の画像を複数表示させることを特徴とする請求項３
    記載の画像表示装置。
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