JPH09198890A - 読み出し専用メモリ - Google Patents
読み出し専用メモリInfo
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- JPH09198890A JPH09198890A JP606996A JP606996A JPH09198890A JP H09198890 A JPH09198890 A JP H09198890A JP 606996 A JP606996 A JP 606996A JP 606996 A JP606996 A JP 606996A JP H09198890 A JPH09198890 A JP H09198890A
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- 230000005669 field effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 12
- 230000007257 malfunction Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Abstract
(57)【要約】
【課題】 この発明は、低電源電圧動作において誤動作
を抑制し得る読み出し専用メモリを提供することを課題
とする。 【解決手段】 この発明は、低電源電圧動作時には、低
電圧検出回路２により電源電圧が低下したことを検出し
て、プリチャージ用のＦＥＴＰ１によりトランスファゲ
ートＴ０，Ｔ１を介してビット線ＢＬ０，ＢＬ１をデー
タ出力線ＤＯのプリチャージ電圧と同電圧の電源電圧に
プリチャージするように構成される。
を抑制し得る読み出し専用メモリを提供することを課題
とする。 【解決手段】 この発明は、低電源電圧動作時には、低
電圧検出回路２により電源電圧が低下したことを検出し
て、プリチャージ用のＦＥＴＰ１によりトランスファゲ
ートＴ０，Ｔ１を介してビット線ＢＬ０，ＢＬ１をデー
タ出力線ＤＯのプリチャージ電圧と同電圧の電源電圧に
プリチャージするように構成される。
Description
【０００１】
【発明の属する技術分野】この発明は、低電源電圧動作
においても安定して読み出し動作が行える読み出し専用
メモリに関する。
においても安定して読み出し動作が行える読み出し専用
メモリに関する。
【０００２】
【従来の技術】図４は従来の読み出し専用メモリ（以
下、ＲＯＭと記載する）のコア部の構成を示す図であ
る。
下、ＲＯＭと記載する）のコア部の構成を示す図であ
る。
【０００３】図４に示すＲＯＭは、４ビット２カラム構
成のＮＯＲ型のものであり、ゲート端子が対応するワー
ド線ＷＬ０〜ＷＬ３に接続されてセルとなるＮチャネル
のＦＥＴ（電界効果トランジスタ）Ｎ１がビット線ＢＬ
０，ＢＬ１と接地電位との間に接続されて形成されてい
るか否かによりデータを固定的に記憶する。ビット線Ｂ
Ｌ０，ＢＬ１は、ゲート端子にカラム選択信号Ｃ０，Ｃ
１が与えられたそれぞれ対応するＮチャネルのＦＥＴＮ
Ｃ０，ＮＣ１を介して共通のデータ出力線ＤＯに接続さ
れ、セルからビット線ＢＬ０，ＢＬ１に読み出された記
憶データはＦＥＴＮＣ０，ＮＣ１を介してデータ出力線
ＤＯに読み出され、データ出力線ＤＯに読み出された記
憶データはセンスインバータ１を介して出力端子ＯＵＴ
に出力される。
成のＮＯＲ型のものであり、ゲート端子が対応するワー
ド線ＷＬ０〜ＷＬ３に接続されてセルとなるＮチャネル
のＦＥＴ（電界効果トランジスタ）Ｎ１がビット線ＢＬ
０，ＢＬ１と接地電位との間に接続されて形成されてい
るか否かによりデータを固定的に記憶する。ビット線Ｂ
Ｌ０，ＢＬ１は、ゲート端子にカラム選択信号Ｃ０，Ｃ
１が与えられたそれぞれ対応するＮチャネルのＦＥＴＮ
Ｃ０，ＮＣ１を介して共通のデータ出力線ＤＯに接続さ
れ、セルからビット線ＢＬ０，ＢＬ１に読み出された記
憶データはＦＥＴＮＣ０，ＮＣ１を介してデータ出力線
ＤＯに読み出され、データ出力線ＤＯに読み出された記
憶データはセンスインバータ１を介して出力端子ＯＵＴ
に出力される。
【０００４】データ出力線ＤＯは、クロック信号（ＣＬ
Ｋ）を反転したクロック反転信号（ＣＬＫバー）によっ
て導通制御されるプリチャージ用のＰチャネルのＦＥＴ
Ｐ１により電源電圧（ＶＤＤ）にプリチャージされ、選
択されて記憶データが読み出されたビット線ＢＬ０，Ｂ
Ｌ１は、ＦＥＴＰ１によりＦＥＴＮＣ０，ＮＣ１を介し
て（電源電圧−Ｖthn ）（Ｖthn はＦＥＴＮＣ０，ＮＣ
１のしきい値電圧）の電圧にプリチャージされる。
Ｋ）を反転したクロック反転信号（ＣＬＫバー）によっ
て導通制御されるプリチャージ用のＰチャネルのＦＥＴ
Ｐ１により電源電圧（ＶＤＤ）にプリチャージされ、選
択されて記憶データが読み出されたビット線ＢＬ０，Ｂ
Ｌ１は、ＦＥＴＰ１によりＦＥＴＮＣ０，ＮＣ１を介し
て（電源電圧−Ｖthn ）（Ｖthn はＦＥＴＮＣ０，ＮＣ
１のしきい値電圧）の電圧にプリチャージされる。
【０００５】カラム選択信号Ｃ０，Ｃ１は、アドレスＡ
０を入力とする図５に示す構成の回路で生成され、ワー
ド線ＷＬ０〜ＷＬ３を選択するワード選択信号Ｗ０〜Ｗ
３は、アドレスＡ１〜Ａ２を入力としてクロック信号に
同期した図６に示す構成の構成により図７の真理値に示
すように生成される。
０を入力とする図５に示す構成の回路で生成され、ワー
ド線ＷＬ０〜ＷＬ３を選択するワード選択信号Ｗ０〜Ｗ
３は、アドレスＡ１〜Ａ２を入力としてクロック信号に
同期した図６に示す構成の構成により図７の真理値に示
すように生成される。
【０００６】このような構成において、図８のタイミン
グチャートに示すように、クロック信号の立ち上がりに
よりＦＥＴＰ１が導通状態となり、データ出力線ＤＯが
電源電圧にプリチャージされ、またアドレスＡ０〜Ａ２
の入力によりＦＥＴＮＣ０又はＮＣ１が導通状態とな
り、記憶データが読み出されるビット線ＢＬ０又はＢＬ
１が選択され、選択されたビット線ＢＬ１又はＢＬ２が
導通状態のＦＥＴＮＣ０又はＮＣ１を介して（電源電圧
−Ｖthn ）の電圧にプリチャージされる。
グチャートに示すように、クロック信号の立ち上がりに
よりＦＥＴＰ１が導通状態となり、データ出力線ＤＯが
電源電圧にプリチャージされ、またアドレスＡ０〜Ａ２
の入力によりＦＥＴＮＣ０又はＮＣ１が導通状態とな
り、記憶データが読み出されるビット線ＢＬ０又はＢＬ
１が選択され、選択されたビット線ＢＬ１又はＢＬ２が
導通状態のＦＥＴＮＣ０又はＮＣ１を介して（電源電圧
−Ｖthn ）の電圧にプリチャージされる。
【０００７】このような状態において、クロック信号が
立ち下がると、プリチャージ用のＦＥＴＰ１は非導通状
態となり、ワード選択信号Ｗ０〜Ｗ３が択一的に選択さ
れ、選択されたワード線ＷＬ０〜ＷＬ３と選択されたビ
ット線ＢＬ０又はＢＬ１との間にセルが形成されている
場合は、ビット線ＢＬ０又はＢＬ１の電位は接地電位と
なりハイレベルのデータが出力端子ＯＵＴに出力され、
選択されたワード線ＷＬ０〜ＷＬ３と選択されたビット
線ＢＬ０又はＢＬ１との間にセルが形成されていない場
合には、ビット線ＢＬ０又はＢＬ１の電位はプリチャー
ジ電圧に保持されてロウレベルのデータが出力端子ＯＵ
Ｔに出力され、記憶データの読み出し動作が行われる。
立ち下がると、プリチャージ用のＦＥＴＰ１は非導通状
態となり、ワード選択信号Ｗ０〜Ｗ３が択一的に選択さ
れ、選択されたワード線ＷＬ０〜ＷＬ３と選択されたビ
ット線ＢＬ０又はＢＬ１との間にセルが形成されている
場合は、ビット線ＢＬ０又はＢＬ１の電位は接地電位と
なりハイレベルのデータが出力端子ＯＵＴに出力され、
選択されたワード線ＷＬ０〜ＷＬ３と選択されたビット
線ＢＬ０又はＢＬ１との間にセルが形成されていない場
合には、ビット線ＢＬ０又はＢＬ１の電位はプリチャー
ジ電圧に保持されてロウレベルのデータが出力端子ＯＵ
Ｔに出力され、記憶データの読み出し動作が行われる。
【０００８】このように、図４に示すＲＯＭにおいて
は、ビット線ＢＬ０，ＢＬ１のプリチャージ電圧を電源
電圧よりも低い電圧（電源電圧−Ｖthn ）とすることに
より、ビット線ＢＬ０，ＢＬ１を電源電圧にプリチャー
ジする場合に比べて、ビット線ＢＬ０，ＢＬ１をハイレ
ベルから接地電位に降下させるスピードを速くして記憶
データの読み出しを速くし、かつプリチャージ時の消費
電力を削減するようにしている。
は、ビット線ＢＬ０，ＢＬ１のプリチャージ電圧を電源
電圧よりも低い電圧（電源電圧−Ｖthn ）とすることに
より、ビット線ＢＬ０，ＢＬ１を電源電圧にプリチャー
ジする場合に比べて、ビット線ＢＬ０，ＢＬ１をハイレ
ベルから接地電位に降下させるスピードを速くして記憶
データの読み出しを速くし、かつプリチャージ時の消費
電力を削減するようにしている。
【０００９】しかしながら、ビット線ＢＬ０、ＢＬ１の
プリチャージ電圧を電源電圧よりも低い電圧とすること
により、データ出力時にノイズがＦＥＴＮＣ０、ＮＣ１
のゲート端子に加わり、導通状態のＦＥＴＮＣ０又はＮ
Ｃ１のゲート電位が一時的に（電源電圧＋Ｖthn ）以上
となったり、あるいはノイズが非導通状態のＦＥＴＮＣ
０又はＮＣ１のゲート端子に加わりＦＥＴＮＣ０又はＣ
１が一時的に導通状態になると、電源電圧の出力線ＤＯ
から導通状態のＦＥＴＮＣ０又はＮＣ１を介してビット
線ＢＬ０又はＢＬ１に電流が流れ、データ出力線ＤＯの
電位が電源電圧からビット線ＢＬ０又はＢＬ１のプリチ
ャージ電圧（電源電圧−Ｖthn ）あるいはそれに近い値
にまで低下することになる。このような場合には、入力
のハイレベルからロウレベルへの変化を高感度に感知す
るように設計されたセンスインバータ１がデータ出力線
ＤＯの電圧降下を感知して、誤ったデータを出力してし
まうおそれがあった。
プリチャージ電圧を電源電圧よりも低い電圧とすること
により、データ出力時にノイズがＦＥＴＮＣ０、ＮＣ１
のゲート端子に加わり、導通状態のＦＥＴＮＣ０又はＮ
Ｃ１のゲート電位が一時的に（電源電圧＋Ｖthn ）以上
となったり、あるいはノイズが非導通状態のＦＥＴＮＣ
０又はＮＣ１のゲート端子に加わりＦＥＴＮＣ０又はＣ
１が一時的に導通状態になると、電源電圧の出力線ＤＯ
から導通状態のＦＥＴＮＣ０又はＮＣ１を介してビット
線ＢＬ０又はＢＬ１に電流が流れ、データ出力線ＤＯの
電位が電源電圧からビット線ＢＬ０又はＢＬ１のプリチ
ャージ電圧（電源電圧−Ｖthn ）あるいはそれに近い値
にまで低下することになる。このような場合には、入力
のハイレベルからロウレベルへの変化を高感度に感知す
るように設計されたセンスインバータ１がデータ出力線
ＤＯの電圧降下を感知して、誤ったデータを出力してし
まうおそれがあった。
【００１０】このような不具合は、メモリの電源電圧が
低くなるにしたがって顕著となり、また、ＦＥＴのしき
い値が高くなるにしたがって、あるいはビット線ＢＬ
０，ＢＬ１の容量がデータ出力線ＤＯの容量に比べて大
きい場合に顕著になっていた。
低くなるにしたがって顕著となり、また、ＦＥＴのしき
い値が高くなるにしたがって、あるいはビット線ＢＬ
０，ＢＬ１の容量がデータ出力線ＤＯの容量に比べて大
きい場合に顕著になっていた。
【００１１】
【発明が解決しようとする課題】以上説明したように、
ビット線がデータ出力線のプリチャージ電圧よりも低い
電圧にプリチャージされる従来のＲＯＭにおいては、記
憶データの読み出しスピードならびに消費電力の点で有
利である反面、低電源電圧で動作させた場合に誤動作す
るおそれがあり、信頼性の低下を招いていた。
ビット線がデータ出力線のプリチャージ電圧よりも低い
電圧にプリチャージされる従来のＲＯＭにおいては、記
憶データの読み出しスピードならびに消費電力の点で有
利である反面、低電源電圧で動作させた場合に誤動作す
るおそれがあり、信頼性の低下を招いていた。
【００１２】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、低電源電圧動
作において誤動作を防止し得る読み出し専用メモリを提
供することにある。
たものであり、その目的とするところは、低電源電圧動
作において誤動作を防止し得る読み出し専用メモリを提
供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、記憶されたデータが読み出
されるビット線と、ビット線選択信号により導通制御さ
れる第１導電型のＦＥＴ（電界効果トランジスタ）と第
２導電型のＦＥＴが並列接続されてなるトランスファゲ
ートと、前記トランスファゲートを介して前記ビット線
に接続されたデータ出力線と、メモリの電源電圧を所定
の電圧以下で動作させる場合に、電源電圧の低下を検出
する検出回路と、前記検出回路の検出結果とビット線選
択信号を受けて、前記検出回路によって電源電圧が所定
の電圧以下に低下したことが検出された場合は、前記ト
ランスファゲートの第２導電型のＦＥＴを第１導電型の
ＦＥＴと同様に導通制御し、前記検出回路によって電源
電圧が所定の電圧以下に低下したことが検出されない場
合には、前記トランスファゲートの第２導電型のＦＥＴ
を非導通状態に制御してなる制御ゲートと、前記データ
出力線に接続され、前記データ出力線を電源電圧にプリ
チャージし、前記検出回路によって電源電圧が所定の電
圧以下に低下したことが検出された場合は、前記トラン
スファゲートを介して前記ビット線を電源電圧にプリチ
ャージし、前記検出回路によって電源電圧が所定の電圧
以下に低下したことが検出されない場合には、前記トラ
ンスファゲートの第１導電型のＦＥＴを介して前記ビッ
ト線を電源電圧より低い電圧にプリチャージするプリチ
ャージ用ＦＥＴを有して構成される。
に、請求項１記載の発明は、記憶されたデータが読み出
されるビット線と、ビット線選択信号により導通制御さ
れる第１導電型のＦＥＴ（電界効果トランジスタ）と第
２導電型のＦＥＴが並列接続されてなるトランスファゲ
ートと、前記トランスファゲートを介して前記ビット線
に接続されたデータ出力線と、メモリの電源電圧を所定
の電圧以下で動作させる場合に、電源電圧の低下を検出
する検出回路と、前記検出回路の検出結果とビット線選
択信号を受けて、前記検出回路によって電源電圧が所定
の電圧以下に低下したことが検出された場合は、前記ト
ランスファゲートの第２導電型のＦＥＴを第１導電型の
ＦＥＴと同様に導通制御し、前記検出回路によって電源
電圧が所定の電圧以下に低下したことが検出されない場
合には、前記トランスファゲートの第２導電型のＦＥＴ
を非導通状態に制御してなる制御ゲートと、前記データ
出力線に接続され、前記データ出力線を電源電圧にプリ
チャージし、前記検出回路によって電源電圧が所定の電
圧以下に低下したことが検出された場合は、前記トラン
スファゲートを介して前記ビット線を電源電圧にプリチ
ャージし、前記検出回路によって電源電圧が所定の電圧
以下に低下したことが検出されない場合には、前記トラ
ンスファゲートの第１導電型のＦＥＴを介して前記ビッ
ト線を電源電圧より低い電圧にプリチャージするプリチ
ャージ用ＦＥＴを有して構成される。
【００１４】請求項２記載の発明は、記憶されたデータ
が読み出されるビット線と、ビット線選択信号により導
通制御される第１導電型のＦＥＴと、前記第１導電型の
ＦＥＴを介して前記ビット線に接続されたデータ出力線
と、メモリの電源電圧を所定の電圧以下で動作させる場
合に、電源電圧の低下を検出する検出回路と、前記デー
タ出力線に接続され、前記データ出力線を電源電圧にプ
リチャージし、前記第１導電型のＦＥＴを介して前記ビ
ット線を電源電圧より低い電圧にプリチャージする第１
のプリチャージ用ＦＥＴと、前記ビット線のプリチャー
ジ電圧を電源電圧とする第２のプリチャージ用ＦＥＴ
と、前記検出回路の検出結果とビット線選択信号を受け
て、前記検出回路によって電源電圧が所定の電圧以下に
低下したことが検出された場合は、前記ビット線のプリ
チャージ時に前記第２のプリチャージ用ＦＥＴを導通状
態に制御し、前記検出回路によって電源電圧が所定の電
圧以下に低下したことが検出されない場合には、前記ビ
ット線のプリチャージ時に前記第２のプリチャージ用Ｆ
ＥＴを非導通状態に制御してなる制御ゲートを有して構
成される。
が読み出されるビット線と、ビット線選択信号により導
通制御される第１導電型のＦＥＴと、前記第１導電型の
ＦＥＴを介して前記ビット線に接続されたデータ出力線
と、メモリの電源電圧を所定の電圧以下で動作させる場
合に、電源電圧の低下を検出する検出回路と、前記デー
タ出力線に接続され、前記データ出力線を電源電圧にプ
リチャージし、前記第１導電型のＦＥＴを介して前記ビ
ット線を電源電圧より低い電圧にプリチャージする第１
のプリチャージ用ＦＥＴと、前記ビット線のプリチャー
ジ電圧を電源電圧とする第２のプリチャージ用ＦＥＴ
と、前記検出回路の検出結果とビット線選択信号を受け
て、前記検出回路によって電源電圧が所定の電圧以下に
低下したことが検出された場合は、前記ビット線のプリ
チャージ時に前記第２のプリチャージ用ＦＥＴを導通状
態に制御し、前記検出回路によって電源電圧が所定の電
圧以下に低下したことが検出されない場合には、前記ビ
ット線のプリチャージ時に前記第２のプリチャージ用Ｆ
ＥＴを非導通状態に制御してなる制御ゲートを有して構
成される。
【００１５】請求項３記載の発明は、記憶されたデータ
が読み出されるビット線と、ビット線選択信号により導
通制御されるＮチャネルのＦＥＴと、前記Ｎチャネルの
ＦＥＴを介して前記ビット線に接続されたデータ出力線
と、メモリの電源電圧を所定の電圧以下で動作させる場
合に、電源電圧の低下を検出する検出回路と、前記検出
回路の検出結果とビット線選択信号を受けて、前記検出
回路によって電源電圧が所定の電圧以下に低下したこと
が検出された場合は、前記ビット線のプリチャージ時に
前記ＮチャネルのＦＥＴのゲート端子に電源電圧としき
い値電圧との和のゲート電圧を供給し、前記検出回路に
よって電源電圧が所定の電圧以下に低下したことが検出
されない場合には、前記ビット線のプリチャージ時に前
記ＮチャネルのＦＥＴのゲート端子に電源電圧のゲート
電圧を供給する昇圧回路と、前記データ出力線に接続さ
れ、前記データ出力線を電源電圧にプリチャージし、前
記検出回路によって電源電圧が所定の電圧以下に低下し
たことが検出された場合は、前記ＮチャネルのＦＥＴを
介して前記ビット線を電源電圧にプリチャージし、前記
検出回路によって電源電圧が所定の電圧以下に低下した
ことが検出されない場合には、前記ＮチャネルＦＥＴを
介して前記ビット線を電源電圧より低い電圧にプリチャ
ージするプリチャージ用ＦＥＴを有して構成される。
が読み出されるビット線と、ビット線選択信号により導
通制御されるＮチャネルのＦＥＴと、前記Ｎチャネルの
ＦＥＴを介して前記ビット線に接続されたデータ出力線
と、メモリの電源電圧を所定の電圧以下で動作させる場
合に、電源電圧の低下を検出する検出回路と、前記検出
回路の検出結果とビット線選択信号を受けて、前記検出
回路によって電源電圧が所定の電圧以下に低下したこと
が検出された場合は、前記ビット線のプリチャージ時に
前記ＮチャネルのＦＥＴのゲート端子に電源電圧としき
い値電圧との和のゲート電圧を供給し、前記検出回路に
よって電源電圧が所定の電圧以下に低下したことが検出
されない場合には、前記ビット線のプリチャージ時に前
記ＮチャネルのＦＥＴのゲート端子に電源電圧のゲート
電圧を供給する昇圧回路と、前記データ出力線に接続さ
れ、前記データ出力線を電源電圧にプリチャージし、前
記検出回路によって電源電圧が所定の電圧以下に低下し
たことが検出された場合は、前記ＮチャネルのＦＥＴを
介して前記ビット線を電源電圧にプリチャージし、前記
検出回路によって電源電圧が所定の電圧以下に低下した
ことが検出されない場合には、前記ＮチャネルＦＥＴを
介して前記ビット線を電源電圧より低い電圧にプリチャ
ージするプリチャージ用ＦＥＴを有して構成される。
【００１６】
【発明の実施の形態】以下、図面を用いてこの発明の実
施の形態を説明する。
施の形態を説明する。
【００１７】図１は請求項１記載の発明の一実施形態に
係わる読み出し専用メモリの構成を示す図である。
係わる読み出し専用メモリの構成を示す図である。
【００１８】図１において、読み出し専用メモリの特徴
とするところは、図４に示す読み出し専用メモリのコア
部を構成するＮチャネルのＦＥＴＮＣ０，ＮＣ１に代え
て、ＰチャネルのＦＥＴとＮチャネルのＦＥＴとからな
るトランスファゲートＴ０，Ｔ１を介してビット線ＢＬ
０，ＢＬ１とデータ出力線ＤＯを接続し、メモリの電源
電圧を低下させて使用する場合に電源電圧の低下を検出
する低電圧検出回路２を設け、トランスファゲートＴ
０，Ｔ１を構成するＮチャネルのＦＥＴをそれぞれ対応
したカラム選択信号Ｃ０，Ｃ１で導通制御し、トランス
ファゲートＴ０を構成するＰチャネルのＦＥＴを、カラ
ム選択信号Ｃ０と低電圧検出回路２の検出結果を入力と
するＮＡＮＤ（否定論理積）ゲートＧ０の出力で導通制
御し、トランスファゲートＴ１を構成するＰチャネルの
ＦＥＴを、カラム選択信号Ｃ１と低電圧検出回路２の検
出結果を入力とするＮＡＮＤゲートＧ１の出力で導通制
御するようにしたことにあり、他の構成は図４に示す構
成と同様である。
とするところは、図４に示す読み出し専用メモリのコア
部を構成するＮチャネルのＦＥＴＮＣ０，ＮＣ１に代え
て、ＰチャネルのＦＥＴとＮチャネルのＦＥＴとからな
るトランスファゲートＴ０，Ｔ１を介してビット線ＢＬ
０，ＢＬ１とデータ出力線ＤＯを接続し、メモリの電源
電圧を低下させて使用する場合に電源電圧の低下を検出
する低電圧検出回路２を設け、トランスファゲートＴ
０，Ｔ１を構成するＮチャネルのＦＥＴをそれぞれ対応
したカラム選択信号Ｃ０，Ｃ１で導通制御し、トランス
ファゲートＴ０を構成するＰチャネルのＦＥＴを、カラ
ム選択信号Ｃ０と低電圧検出回路２の検出結果を入力と
するＮＡＮＤ（否定論理積）ゲートＧ０の出力で導通制
御し、トランスファゲートＴ１を構成するＰチャネルの
ＦＥＴを、カラム選択信号Ｃ１と低電圧検出回路２の検
出結果を入力とするＮＡＮＤゲートＧ１の出力で導通制
御するようにしたことにあり、他の構成は図４に示す構
成と同様である。
【００１９】このような構成において、メモリの電源電
圧が通常使用時の電圧、例えば５Ｖ程度の電源電圧で使
用する場合は、低電圧検出回路２は電源電圧の低下を検
出せず、低電圧検出回路２はロウレベルを出力する。こ
のような場合には、カラム選択信号Ｃ０，Ｃ１の選択に
かかわらずトランスファゲートＴ０，Ｔ１のＰチャネル
ＦＥＴは非導通状態となり、図４に示す構成と同様に、
トランスファゲートＴ０，Ｔ１のＮチャネルＦＥＴを介
してビット線ＢＬ０，ＢＬ１が電源電圧よりも低い電圧
にプリチャージされ、読み出しスピードと消費電力の点
で図４に示すメモリと同等の効果を得ることができる。
圧が通常使用時の電圧、例えば５Ｖ程度の電源電圧で使
用する場合は、低電圧検出回路２は電源電圧の低下を検
出せず、低電圧検出回路２はロウレベルを出力する。こ
のような場合には、カラム選択信号Ｃ０，Ｃ１の選択に
かかわらずトランスファゲートＴ０，Ｔ１のＰチャネル
ＦＥＴは非導通状態となり、図４に示す構成と同様に、
トランスファゲートＴ０，Ｔ１のＮチャネルＦＥＴを介
してビット線ＢＬ０，ＢＬ１が電源電圧よりも低い電圧
にプリチャージされ、読み出しスピードと消費電力の点
で図４に示すメモリと同等の効果を得ることができる。
【００２０】一方、メモリの電源電圧を低下させて使用
する場合、例えば通常使用時の電源電圧のおおよそ７０
％程度以下の電源電圧、例えば３．３Ｖ程度でメモリを
使用する場合には、低電圧検出回路２が電源電圧の低下
を検出し、検出結果としてハイレベルを出力する。これ
により、選択されてハイレベルのカラム選択信号Ｃ０又
はＣ１が与えられたＮＡＮＤゲートＧ０又はＧ１の出力
はロウレベルとなり、選択されたカラム選択信号Ｃ０又
はＣ１が与えられた側のトランスファゲートＴ０又はＴ
１の両ＦＥＴは導通状態となる。したがって、ビット線
ＢＬ０又はＢＬ１は、プリチャージ用ＦＥＴＰ１からト
ランスファゲートＴ０又はＴ１を介してデータ出力線Ｄ
Ｏと同じ電源電圧にプリチャージされる。このため、低
電源電圧でメモリを動作させた場合に、従来のようにデ
ータ出力線ＤＯからビット線ＢＬ０，ＢＬ１に電流が流
れてデータ出力線ＤＯの電位が低下し誤ったデータが出
力されるということはなくなる。
する場合、例えば通常使用時の電源電圧のおおよそ７０
％程度以下の電源電圧、例えば３．３Ｖ程度でメモリを
使用する場合には、低電圧検出回路２が電源電圧の低下
を検出し、検出結果としてハイレベルを出力する。これ
により、選択されてハイレベルのカラム選択信号Ｃ０又
はＣ１が与えられたＮＡＮＤゲートＧ０又はＧ１の出力
はロウレベルとなり、選択されたカラム選択信号Ｃ０又
はＣ１が与えられた側のトランスファゲートＴ０又はＴ
１の両ＦＥＴは導通状態となる。したがって、ビット線
ＢＬ０又はＢＬ１は、プリチャージ用ＦＥＴＰ１からト
ランスファゲートＴ０又はＴ１を介してデータ出力線Ｄ
Ｏと同じ電源電圧にプリチャージされる。このため、低
電源電圧でメモリを動作させた場合に、従来のようにデ
ータ出力線ＤＯからビット線ＢＬ０，ＢＬ１に電流が流
れてデータ出力線ＤＯの電位が低下し誤ったデータが出
力されるということはなくなる。
【００２１】図２は請求項２記載の発明の一実施形態に
係わる読み出し専用メモリの構成を示す図である。
係わる読み出し専用メモリの構成を示す図である。
【００２２】図２に示す実施形態の特徴とするところ
は、図１に示す構成に比べて、図１に示すトランスファ
ゲートＴ０，Ｔ１に代えてＮチャネルＦＥＴＮＣ０，Ｎ
Ｃ１を介してビット線ＢＬ０，ＢＬ１とデータ出力線Ｄ
Ｏを接続し、ビット線ＢＬ０，ＢＬ１と電源（ＶＤＤ）
との間にプリチャージ用のＰチャネルのＦＥＴＰ２とＰ
チャネルのＦＥＴＰ３を直列接続し、ＮＡＮＤゲートＧ
０，Ｇ１の出力信号でＦＥＴＰ２を導通制御し、クロッ
ク信号の反転信号（ＣＬＫバー）でＦＥＴＰ３を導通制
御し、低電源電圧動作時にプリチャージ用のＦＥＴＰ１
によりＦＥＴＮＣ０，ＮＣ１を介してビット線ＢＬ０，
ＢＬ１をプリチャージする際に、ＦＥＴＰ２及びＰ３を
導通状態にしてビット線ＢＬ０，ＢＬ１のプリチャージ
電圧を電源電圧とするようにしたことにあり、他の構成
は図１に示すものと同様である。
は、図１に示す構成に比べて、図１に示すトランスファ
ゲートＴ０，Ｔ１に代えてＮチャネルＦＥＴＮＣ０，Ｎ
Ｃ１を介してビット線ＢＬ０，ＢＬ１とデータ出力線Ｄ
Ｏを接続し、ビット線ＢＬ０，ＢＬ１と電源（ＶＤＤ）
との間にプリチャージ用のＰチャネルのＦＥＴＰ２とＰ
チャネルのＦＥＴＰ３を直列接続し、ＮＡＮＤゲートＧ
０，Ｇ１の出力信号でＦＥＴＰ２を導通制御し、クロッ
ク信号の反転信号（ＣＬＫバー）でＦＥＴＰ３を導通制
御し、低電源電圧動作時にプリチャージ用のＦＥＴＰ１
によりＦＥＴＮＣ０，ＮＣ１を介してビット線ＢＬ０，
ＢＬ１をプリチャージする際に、ＦＥＴＰ２及びＰ３を
導通状態にしてビット線ＢＬ０，ＢＬ１のプリチャージ
電圧を電源電圧とするようにしたことにあり、他の構成
は図１に示すものと同様である。
【００２３】このような構成においても、図１に示す実
施形態と同様な効果を達成することができる。
施形態と同様な効果を達成することができる。
【００２４】図３は請求項３記載の発明の一実施形態に
係わる読み出し専用メモリの構成を示す図である。
係わる読み出し専用メモリの構成を示す図である。
【００２５】図３に示す実施形態の特徴とするところ
は、図４に示す構成に比べて、図１及び図２に示す実施
形態と同様な低電圧検出回路２を設け、さらにカラム選
択信号Ｃ０，Ｃ１ならびに低電圧検出回路２の検出結果
を入力として低電源電圧動作時にビット線ＢＬ０，ＢＬ
１とデータ出力線ＤＯを接続するＦＥＴＮＣ０，ＮＣ１
のゲート端子に（電源電圧＋Ｖthn ）以上の昇圧された
選択信号を供給する昇圧回路３を設け、低電源電圧動作
時にビット線ＢＬ０，ＢＬ１をプリチャージする際に、
ＦＥＴＮＣ０，ＮＣ１のゲート電位を（電源電圧＋Ｖth
n ）以上に昇圧し、ビット線ＢＬ０，ＢＬ１のプリチャ
ージ電圧を電源電圧とするようにしたことにあり、他の
構成は図１に示すものと同様である。
は、図４に示す構成に比べて、図１及び図２に示す実施
形態と同様な低電圧検出回路２を設け、さらにカラム選
択信号Ｃ０，Ｃ１ならびに低電圧検出回路２の検出結果
を入力として低電源電圧動作時にビット線ＢＬ０，ＢＬ
１とデータ出力線ＤＯを接続するＦＥＴＮＣ０，ＮＣ１
のゲート端子に（電源電圧＋Ｖthn ）以上の昇圧された
選択信号を供給する昇圧回路３を設け、低電源電圧動作
時にビット線ＢＬ０，ＢＬ１をプリチャージする際に、
ＦＥＴＮＣ０，ＮＣ１のゲート電位を（電源電圧＋Ｖth
n ）以上に昇圧し、ビット線ＢＬ０，ＢＬ１のプリチャ
ージ電圧を電源電圧とするようにしたことにあり、他の
構成は図１に示すものと同様である。
【００２６】このような構成においても、図１に示す実
施形態と同様な効果を達成することができる。
施形態と同様な効果を達成することができる。
【００２７】なお、上記実施形態において、プリチャー
ジ用のＰチャネルのＦＥＴＰ１をＮチャネルのＦＥＴと
してもよい。
ジ用のＰチャネルのＦＥＴＰ１をＮチャネルのＦＥＴと
してもよい。
【００２８】また、低電圧検出回路２を使用せずに、Ｆ
ＥＴのしきい値が高い場合あるいはデータ出力線の容量
に対してビット線の容量が大きい場合に、低電源電圧動
作時と同様に誤動作を招かないようにするために、予め
低電圧検出回路２の出力を切り離し、低電圧検出回路２
の出力に代えて電源レベルを固定的に与えるようにして
もよい。
ＥＴのしきい値が高い場合あるいはデータ出力線の容量
に対してビット線の容量が大きい場合に、低電源電圧動
作時と同様に誤動作を招かないようにするために、予め
低電圧検出回路２の出力を切り離し、低電圧検出回路２
の出力に代えて電源レベルを固定的に与えるようにして
もよい。
【００２９】あるいは、製品別にビット線のプリチャー
ジ電圧を常に電源電圧とする場合には、予め低電圧検出
回路２の出力を切り離し、低電圧検出回路２の出力に代
えて接地レベルを固定的に与えるようにしてもよい。こ
のような変更は、メモリの製造工程における配線工程に
おいて容易に実施することができる。
ジ電圧を常に電源電圧とする場合には、予め低電圧検出
回路２の出力を切り離し、低電圧検出回路２の出力に代
えて接地レベルを固定的に与えるようにしてもよい。こ
のような変更は、メモリの製造工程における配線工程に
おいて容易に実施することができる。
【００３０】さらに、上記図３に示す実施形態におい
て、カラム選択信号Ｃ０，Ｃ１を図５に示す構成の回路
で生成する場合には、図５におけるアドレスＡ０を入力
とする位置に図３に示す昇圧回路を設け、図５に示すイ
ンバータ回路の電源電圧を昇圧回路の出力と同じ昇圧さ
れた電圧とするようにしてもよい。
て、カラム選択信号Ｃ０，Ｃ１を図５に示す構成の回路
で生成する場合には、図５におけるアドレスＡ０を入力
とする位置に図３に示す昇圧回路を設け、図５に示すイ
ンバータ回路の電源電圧を昇圧回路の出力と同じ昇圧さ
れた電圧とするようにしてもよい。
【００３１】
【発明の効果】以上説明したように、この発明によれ
ば、電源電圧が低下したしたことを検出してビット線の
プリチャージ電圧をデータ出力線のプリチャージ電圧と
同電圧とするようにしたので、低電源電圧動作時に誤動
作を防止できる読み出し専用メモリを提供することがで
きる。
ば、電源電圧が低下したしたことを検出してビット線の
プリチャージ電圧をデータ出力線のプリチャージ電圧と
同電圧とするようにしたので、低電源電圧動作時に誤動
作を防止できる読み出し専用メモリを提供することがで
きる。
【図１】請求項１記載の発明の一実施形態に係わる読み
出し専用メモリの構成を示す図である。
出し専用メモリの構成を示す図である。
【図２】請求項２記載の発明の一実施形態に係わる読み
出し専用メモリの構成を示す図である。
出し専用メモリの構成を示す図である。
【図３】請求項３記載の発明の一実施形態に係わる読み
出し専用メモリの構成を示す図である。
出し専用メモリの構成を示す図である。
【図４】従来の読み出し専用メモリの構成を示す図であ
る。
る。
【図５】図４に示すメモリの一部構成を示す図である。
【図６】図４に示すメモリの一部構成を示す図である。
【図７】図６に示す回路の真理値を示す図である。
【図８】図４に示すメモリのタイミングチャートを示す
図である。
図である。
１ センスインバータ ２ 低電圧検出回路 ３ 昇圧回路 Ｐ１，Ｐ２，Ｐ３ ＰチャネルＦＥＴ Ｎ１，ＮＣ０，ＮＣ１ ＮチャネルＦＥＴ Ｔ０，Ｔ１ トランスファゲート Ｇ０，Ｇ１ ＮＡＮＤゲート ＷＬ０〜ＷＬ３ ワード線 ＢＬ０，ＢＬ１ ビット線 ＤＯ データ出力線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 村山 浩司郎 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 熊木 雅夫 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内
Claims (3)
- 【請求項１】 記憶されたデータが読み出されるビット
線と、 ビット線選択信号により導通制御される第１導電型のＦ
ＥＴ（電界効果トランジスタ）と第２導電型のＦＥＴが
並列接続されてなるトランスファゲートと、 前記トランスファゲートを介して前記ビット線に接続さ
れたデータ出力線と、 メモリの電源電圧を所定の電圧以下で動作させる場合
に、電源電圧の低下を検出する検出回路と、 前記検出回路の検出結果とビット線選択信号を受けて、
前記検出回路によって電源電圧が所定の電圧以下に低下
したことが検出された場合は、前記トランスファゲート
の第２導電型のＦＥＴを第１導電型のＦＥＴと同様に導
通制御し、前記検出回路によって電源電圧が所定の電圧
以下に低下したことが検出されない場合には、前記トラ
ンスファゲートの第２導電型のＦＥＴを非導通状態に制
御してなる制御ゲートと、 前記データ出力線に接続され、前記データ出力線を電源
電圧にプリチャージし、前記検出回路によって電源電圧
が所定の電圧以下に低下したことが検出された場合は、
前記トランスファゲートを介して前記ビット線を電源電
圧にプリチャージし、前記検出回路によって電源電圧が
所定の電圧以下に低下したことが検出されない場合に
は、前記トランスファゲートの第１導電型のＦＥＴを介
して前記ビット線を電源電圧より低い電圧にプリチャー
ジするプリチャージ用ＦＥＴとを有することを特徴とす
る読み出し専用メモリ。 - 【請求項２】 記憶されたデータが読み出されるビット
線と、 ビット線選択信号により導通制御される第１導電型のＦ
ＥＴと、 前記第１導電型のＦＥＴを介して前記ビット線に接続さ
れたデータ出力線と、 メモリの電源電圧を所定の電圧以下で動作させる場合
に、電源電圧の低下を検出する検出回路と、 前記データ出力線に接続され、前記データ出力線を電源
電圧にプリチャージし、前記第１導電型のＦＥＴを介し
て前記ビット線を電源電圧より低い電圧にプリチャージ
する第１のプリチャージ用ＦＥＴと、 前記ビット線のプリチャージ電圧を電源電圧とする第２
のプリチャージ用ＦＥＴと、 前記検出回路の検出結果とビット線選択信号を受けて、
前記検出回路によって電源電圧が所定の電圧以下に低下
したことが検出された場合は、前記ビット線のプリチャ
ージ時に前記第２のプリチャージ用ＦＥＴを導通状態に
制御し、前記検出回路によって電源電圧が所定の電圧以
下に低下したことが検出されない場合には、前記ビット
線のプリチャージ時に前記第２のプリチャージ用ＦＥＴ
を非導通状態に制御してなる制御ゲートとを有すること
を特徴とする読み出し専用メモリ。 - 【請求項３】 記憶されたデータが読み出されるビット
線と、 ビット線選択信号により導通制御されるＮチャネルのＦ
ＥＴと、 前記ＮチャネルのＦＥＴを介して前記ビット線に接続さ
れたデータ出力線と、 メモリの電源電圧を所定の電圧以下で動作させる場合
に、電源電圧の低下を検出する検出回路と、 前記検出回路の検出結果とビット線選択信号を受けて、
前記検出回路によって電源電圧が所定の電圧以下に低下
したことが検出された場合は、前記ビット線のプリチャ
ージ時に前記ＮチャネルのＦＥＴのゲート端子に電源電
圧としきい値電圧との和のゲート電圧を供給し、前記検
出回路によって電源電圧が所定の電圧以下に低下したこ
とが検出されない場合には、前記ビット線のプリチャー
ジ時に前記ＮチャネルのＦＥＴのゲート端子に電源電圧
のゲート電圧を供給する昇圧回路と、 前記データ出力線に接続され、前記データ出力線を電源
電圧にプリチャージし、前記検出回路によって電源電圧
が所定の電圧以下に低下したことが検出された場合は、
前記ＮチャネルのＦＥＴを介して前記ビット線を電源電
圧にプリチャージし、前記検出回路によって電源電圧が
所定の電圧以下に低下したことが検出されない場合に
は、前記ＮチャネルＦＥＴを介して前記ビット線を電源
電圧より低い電圧にプリチャージするプリチャージ用Ｆ
ＥＴとを有することを特徴とする読み出し専用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00606996A JP3535296B2 (ja) | 1996-01-17 | 1996-01-17 | 読み出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00606996A JP3535296B2 (ja) | 1996-01-17 | 1996-01-17 | 読み出し専用メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09198890A true JPH09198890A (ja) | 1997-07-31 |
| JP3535296B2 JP3535296B2 (ja) | 2004-06-07 |
Family
ID=11628297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00606996A Expired - Fee Related JP3535296B2 (ja) | 1996-01-17 | 1996-01-17 | 読み出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3535296B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012043006A (ja) * | 2010-08-12 | 2012-03-01 | Fujitsu Telecom Networks Ltd | 活線挿抜用電源制御システム |
-
1996
- 1996-01-17 JP JP00606996A patent/JP3535296B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012043006A (ja) * | 2010-08-12 | 2012-03-01 | Fujitsu Telecom Networks Ltd | 活線挿抜用電源制御システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3535296B2 (ja) | 2004-06-07 |
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