JPH09191079A - 半導体装置の保護素子 - Google Patents
半導体装置の保護素子Info
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- JPH09191079A JPH09191079A JP8284361A JP28436196A JPH09191079A JP H09191079 A JPH09191079 A JP H09191079A JP 8284361 A JP8284361 A JP 8284361A JP 28436196 A JP28436196 A JP 28436196A JP H09191079 A JPH09191079 A JP H09191079A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
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- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 内部回路に抵抗を追加するか、ベース領域ま
たはコレクタ領域の濃度を高めずに低い電圧にも動作
し、この電圧から内部回路を保護することが可能な半導
体装置の保護素子を提供すること。 【解決手段】 浮遊ベース領域２を有するバイポーラト
ランジスタを作製し、エミッタ領域３は保護しようとす
る内部回路の入力端子Ｉ5 に接続し、コレクタ接続領域
４は内部回路の電源Ｖddに接続される。この時、コレク
タ接続領域４とベース領域２とが接するようにして負の
電圧が入力端子Ｉ5 に印加される場合、コレクタ−ベー
ス間の降伏が高濃度ｎ+ 領域４とベース領域２との間に
起こるようにして、動作電圧を低下させる。
たはコレクタ領域の濃度を高めずに低い電圧にも動作
し、この電圧から内部回路を保護することが可能な半導
体装置の保護素子を提供すること。 【解決手段】 浮遊ベース領域２を有するバイポーラト
ランジスタを作製し、エミッタ領域３は保護しようとす
る内部回路の入力端子Ｉ5 に接続し、コレクタ接続領域
４は内部回路の電源Ｖddに接続される。この時、コレク
タ接続領域４とベース領域２とが接するようにして負の
電圧が入力端子Ｉ5 に印加される場合、コレクタ−ベー
ス間の降伏が高濃度ｎ+ 領域４とベース領域２との間に
起こるようにして、動作電圧を低下させる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の保護素
子に係り、より詳しくは静電気などの過電圧から半導体
装置を保護する入出力保護素子に関する。
子に係り、より詳しくは静電気などの過電圧から半導体
装置を保護する入出力保護素子に関する。
【０００２】
【従来の技術】電子回路に実装されている半導体素子
は、耐電圧が決められており、静電気等によるこれより
大きな電圧が印加されると破壊されてしまう。このた
め、一般に電子回路では、静電気除去（ＥＳＤ：electr
ostatic discharge ）対策として、過電圧から内部回路
を保護する入出力保護回路が、内部回路の入力端子およ
び出力端子の両方または一方に付加されている。このよ
うな、入出力保護回路は、主にダイオード、抵抗または
トランジスタ等を単独または組み合わせて構成され、こ
れら素子により動作電圧より大きい電圧や基準電圧より
低い電圧から内部回路を保護している。
は、耐電圧が決められており、静電気等によるこれより
大きな電圧が印加されると破壊されてしまう。このた
め、一般に電子回路では、静電気除去（ＥＳＤ：electr
ostatic discharge ）対策として、過電圧から内部回路
を保護する入出力保護回路が、内部回路の入力端子およ
び出力端子の両方または一方に付加されている。このよ
うな、入出力保護回路は、主にダイオード、抵抗または
トランジスタ等を単独または組み合わせて構成され、こ
れら素子により動作電圧より大きい電圧や基準電圧より
低い電圧から内部回路を保護している。
【０００３】図２はこのような従来技術における入出力
保護回路を示した回路図であり、同図では一対のダイオ
ードによる入出力保護回路が形成されている。なお、入
力端子および出力端子に接続される入出力保護回路は実
質的に同じ内容になるので、ここでは入力端子に接続さ
れる保護回路を例に説明を行う。
保護回路を示した回路図であり、同図では一対のダイオ
ードによる入出力保護回路が形成されている。なお、入
力端子および出力端子に接続される入出力保護回路は実
質的に同じ内容になるので、ここでは入力端子に接続さ
れる保護回路を例に説明を行う。
【０００４】２つのダイオードＤ1 ，Ｄ2 は電源電位Ｖ
ddの電源Ｖddと接地電位Ｖssの接地Ｖss間に直列接続さ
れ、これら２つのダイオードの接続点に入力端子ＩＮが
接続されている。すなわち、ダイオードＤ1 のカソード
は電源Ｖddに、ダイオードＤ2 のアノードは接地Ｖssに
接続され、ダイオードＤ1 のアノードとダイオードＤ2
のカソードが接続されている。また、入力端子はダイオ
ードＤ1 とダイオードＤ2 との接続点に接続され、これ
らダイオードが入力端子の信号線に対し並列に接続され
ている。
ddの電源Ｖddと接地電位Ｖssの接地Ｖss間に直列接続さ
れ、これら２つのダイオードの接続点に入力端子ＩＮが
接続されている。すなわち、ダイオードＤ1 のカソード
は電源Ｖddに、ダイオードＤ2 のアノードは接地Ｖssに
接続され、ダイオードＤ1 のアノードとダイオードＤ2
のカソードが接続されている。また、入力端子はダイオ
ードＤ1 とダイオードＤ2 との接続点に接続され、これ
らダイオードが入力端子の信号線に対し並列に接続され
ている。
【０００５】したがって、ダイオードＤ1 は入力端子と
電源Ｖdd間で順方向接続されており、またダイオードＤ
2 は入力端子と接地Ｖss間で逆方向接続されている。な
お、ここで用いられるダイオードは主にｎ+ ／ｐ- 接合
が一般に用いられる。このような保護回路において、電
源Ｖddよりも高い正（＋）の電圧が印加されると、その
電流は順方向ダイオードＤ1 を介して電源Ｖddに放電さ
れ、一方、負（−）の電圧が印加されるとその電流は逆
方向ダイオードＤ2 を介して接地Ｖssに放電される。
電源Ｖdd間で順方向接続されており、またダイオードＤ
2 は入力端子と接地Ｖss間で逆方向接続されている。な
お、ここで用いられるダイオードは主にｎ+ ／ｐ- 接合
が一般に用いられる。このような保護回路において、電
源Ｖddよりも高い正（＋）の電圧が印加されると、その
電流は順方向ダイオードＤ1 を介して電源Ｖddに放電さ
れ、一方、負（−）の電圧が印加されるとその電流は逆
方向ダイオードＤ2 を介して接地Ｖssに放電される。
【０００６】図３は図２に示した保護回路を液晶表示装
置の駆動回路に適用した場合を示したものである。
Ｉ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 はそれぞれ入力端子であり、こ
れには順方向ダイオードＤ11，Ｄ21，Ｄ31，Ｄ41と逆方
向ダイオードＤ12，Ｄ22，Ｄ32，Ｄ42が接続されてい
る。また、Ｉ1 〜Ｉ4 の入力端子に印加される電圧より
低い基準電圧が印加される入力端子Ｉ5 には、順方向ダ
イオードＤ51のみが接続されている。
置の駆動回路に適用した場合を示したものである。
Ｉ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 はそれぞれ入力端子であり、こ
れには順方向ダイオードＤ11，Ｄ21，Ｄ31，Ｄ41と逆方
向ダイオードＤ12，Ｄ22，Ｄ32，Ｄ42が接続されてい
る。また、Ｉ1 〜Ｉ4 の入力端子に印加される電圧より
低い基準電圧が印加される入力端子Ｉ5 には、順方向ダ
イオードＤ51のみが接続されている。
【０００７】このように、図３に示した駆動回路には、
基準電圧が印加される入力端子を除いた各入力端子Ｉi
（ｉ＝１，２，３，４）に対して、順方向および逆方向
の一対のダイオードＤi1，Ｄi2が保護回路として機能す
るよう挿入されている。図２のような電源電位および接
地電位に接続される一般的な保護回路を図３の保護回路
として組み込むと、内部回路（図示せず）の動作途中で
保護回路が動作し、入力信号を駆動回路に正確に伝達す
ることができないという問題が発生する。したがって、
このような誤動作を防止するため、図３に示した保護回
路では、逆方向ダイオードＤ12，Ｄ22，Ｄ32，Ｄ42の入
力端子を、接地Ｖssに接続するのではなく、基準電圧が
入力される入力端子Ｉ5 に接続している。
基準電圧が印加される入力端子を除いた各入力端子Ｉi
（ｉ＝１，２，３，４）に対して、順方向および逆方向
の一対のダイオードＤi1，Ｄi2が保護回路として機能す
るよう挿入されている。図２のような電源電位および接
地電位に接続される一般的な保護回路を図３の保護回路
として組み込むと、内部回路（図示せず）の動作途中で
保護回路が動作し、入力信号を駆動回路に正確に伝達す
ることができないという問題が発生する。したがって、
このような誤動作を防止するため、図３に示した保護回
路では、逆方向ダイオードＤ12，Ｄ22，Ｄ32，Ｄ42の入
力端子を、接地Ｖssに接続するのではなく、基準電圧が
入力される入力端子Ｉ5 に接続している。
【０００８】しかしながら、図５に示した保護回路で
は、基準電圧を入力する入力端子Ｉ5に逆方向ダイオー
ドが接続されておらず、この入力端子Ｉ5 に大きな負の
電圧が印加された場合、この大きな負の電圧が放電され
ることなく内部回路に印加されてしまう。したがって、
このような場合には保護回路が実質的に機能せず、内部
回路の素子が破壊される可能性が高いという問題があっ
た。本出願人はこのような問題点を解決するための入出
力保護回路と保護素子とを特願平７−３３５５５５号で
提示した。これを図４及び図５を参照して説明する。図
４は改善された入出力保護回路を示した回路図であり、
図５は図４に使用された保護素子の断面図である。図４
に示すように改善された入出力保護回路は、逆方向ダイ
オ−ドと連結されていない入力端子Ｉ5 に保護トランジ
スタＱが保護素子として連結されたこと以外には図３の
構成と同一である。ここで保護トランジスタＱは浮遊(f
loating)ベースを有するｎｐｎトランジスタとしてエミ
ッタ(emitter) は入力端子Ｉ5 に接続され、コレクタ(c
ollector) は電源Ｖddに接続されている。
は、基準電圧を入力する入力端子Ｉ5に逆方向ダイオー
ドが接続されておらず、この入力端子Ｉ5 に大きな負の
電圧が印加された場合、この大きな負の電圧が放電され
ることなく内部回路に印加されてしまう。したがって、
このような場合には保護回路が実質的に機能せず、内部
回路の素子が破壊される可能性が高いという問題があっ
た。本出願人はこのような問題点を解決するための入出
力保護回路と保護素子とを特願平７−３３５５５５号で
提示した。これを図４及び図５を参照して説明する。図
４は改善された入出力保護回路を示した回路図であり、
図５は図４に使用された保護素子の断面図である。図４
に示すように改善された入出力保護回路は、逆方向ダイ
オ−ドと連結されていない入力端子Ｉ5 に保護トランジ
スタＱが保護素子として連結されたこと以外には図３の
構成と同一である。ここで保護トランジスタＱは浮遊(f
loating)ベースを有するｎｐｎトランジスタとしてエミ
ッタ(emitter) は入力端子Ｉ5 に接続され、コレクタ(c
ollector) は電源Ｖddに接続されている。
【０００９】保護トランジスタＱは図５に示したような
断面を有する垂直形ｎｐｎトランジスタである。より詳
しくは、コレクタとして利用されるｎ形基板１にｐベー
ス領域２及びこれと酸化膜５により隔離され基板１を外
部と連結するｎ+ 領域４が形成され、ベース領域２の中
にはｎ+ エミッタ領域３が形成された構造となってい
る。また、エミッタ領域３とｎ+ 領域４との間には酸化
膜５が形成されている。エミッタ領域３は入力端子Ｉ5
に接続され、ｎ+ 領域４は電源Ｖddと接続される。
断面を有する垂直形ｎｐｎトランジスタである。より詳
しくは、コレクタとして利用されるｎ形基板１にｐベー
ス領域２及びこれと酸化膜５により隔離され基板１を外
部と連結するｎ+ 領域４が形成され、ベース領域２の中
にはｎ+ エミッタ領域３が形成された構造となってい
る。また、エミッタ領域３とｎ+ 領域４との間には酸化
膜５が形成されている。エミッタ領域３は入力端子Ｉ5
に接続され、ｎ+ 領域４は電源Ｖddと接続される。
【００１０】このような構造において、入力端子Ｉ5 に
負の電圧が印加されると、エミッタ領域３とベース領域
２との間の接合は順方向にバイアスされ、ベース領域２
と基板１の間の接合は逆方向にバイアスされる。この
時、たとえばサージ電圧のような非常に大きな負電圧が
印加されると、ベース領域２と基板１との間に存在する
空乏層の拡張が大きくなってエミッタ領域３と接する
と、パンチスルー(punch-through) 効果により基板１に
電流が放電される。
負の電圧が印加されると、エミッタ領域３とベース領域
２との間の接合は順方向にバイアスされ、ベース領域２
と基板１の間の接合は逆方向にバイアスされる。この
時、たとえばサージ電圧のような非常に大きな負電圧が
印加されると、ベース領域２と基板１との間に存在する
空乏層の拡張が大きくなってエミッタ領域３と接する
と、パンチスルー(punch-through) 効果により基板１に
電流が放電される。
【００１１】しかしながら、このような入出力保護回路
にはベース−コレクタ降伏電圧（Ｂｖcbo ）が高いとい
う問題点がある。ベース−コレクタ降伏電圧が高いと、
高い電圧の電流が保護トランジスタＱを通じて放電し難
しくなるため、内部回路のインピーダンスが高くない場
合には内部回路が損傷され易い。もし、入力端子及び出
力端子に印加される電圧が内部回路のＭＯＳトランジス
タのゲートに印加される場合には内部回路は損傷されな
いが、それ以外の場合には内部回路を通じて過電流が放
電されるので、内部回路が損傷される恐れが高い。
にはベース−コレクタ降伏電圧（Ｂｖcbo ）が高いとい
う問題点がある。ベース−コレクタ降伏電圧が高いと、
高い電圧の電流が保護トランジスタＱを通じて放電し難
しくなるため、内部回路のインピーダンスが高くない場
合には内部回路が損傷され易い。もし、入力端子及び出
力端子に印加される電圧が内部回路のＭＯＳトランジス
タのゲートに印加される場合には内部回路は損傷されな
いが、それ以外の場合には内部回路を通じて過電流が放
電されるので、内部回路が損傷される恐れが高い。
【００１２】これを防止するためには、入力端子と内部
回路との間に抵抗を付加して、内部インピーダンスを増
加させる方法がある。内部回路が低い周波数で動作する
場合には抵抗の付加が内部回路の特性に大きく影響しな
いので、このような方法が採用できるが、高い周波数で
動作する場合や、入出力端子の仕様(specification)が
厳格に規制されている場合には、追加された抵抗が内部
回路の動作特性に影響する可能性があるので、抵抗を追
加し難くなる。
回路との間に抵抗を付加して、内部インピーダンスを増
加させる方法がある。内部回路が低い周波数で動作する
場合には抵抗の付加が内部回路の特性に大きく影響しな
いので、このような方法が採用できるが、高い周波数で
動作する場合や、入出力端子の仕様(specification)が
厳格に規制されている場合には、追加された抵抗が内部
回路の動作特性に影響する可能性があるので、抵抗を追
加し難くなる。
【００１３】一方、抵抗を追加してインピーダンスを増
加させる代りに保護トランジスタＱのベース−コレクタ
降伏電圧を低下させる方法がある。降伏電圧は一般的に
ドーピング濃度と密接な関係を有し、ベース−コレクタ
降伏電圧を低下させるためにはベース領域２とコレクタ
領域１のうちのいずれか一方の領域の濃度を高める必要
がある。この垂直形ｎｐｎトランジスタでコレクタの役
割をするのは基板１であるため、基板１の濃度を増加さ
せることは非常に難しい。また、ベース領域２の濃度を
変化させるとトランジスタの特性が変わるので、ベース
領域２の濃度を高めることも難しい。
加させる代りに保護トランジスタＱのベース−コレクタ
降伏電圧を低下させる方法がある。降伏電圧は一般的に
ドーピング濃度と密接な関係を有し、ベース−コレクタ
降伏電圧を低下させるためにはベース領域２とコレクタ
領域１のうちのいずれか一方の領域の濃度を高める必要
がある。この垂直形ｎｐｎトランジスタでコレクタの役
割をするのは基板１であるため、基板１の濃度を増加さ
せることは非常に難しい。また、ベース領域２の濃度を
変化させるとトランジスタの特性が変わるので、ベース
領域２の濃度を高めることも難しい。
【００１４】
【発明が解決しようとする課題】本発明はこのような問
題点を解決するためのものであって、その目的は内部回
路の抵抗を追加したり、ベース領域またはコレクタ領域
の濃度を高めることなく、保護トランジスタが低い電圧
でも動作できるようにした保護素子を提供することにあ
る。
題点を解決するためのものであって、その目的は内部回
路の抵抗を追加したり、ベース領域またはコレクタ領域
の濃度を高めることなく、保護トランジスタが低い電圧
でも動作できるようにした保護素子を提供することにあ
る。
【００１５】
【課題を解決するための手段】このような目的を達成す
るための本発明に従う半導体装置の保護素子は、第１導
電形の半導体基板に形成された第２導電形の第１領域
と、第１領域に形成された第１導電形の第２領域と、半
導体基板より高濃度でこの基板に形成され、第１領域と
接している第１導電形の第３領域とで構成される。
るための本発明に従う半導体装置の保護素子は、第１導
電形の半導体基板に形成された第２導電形の第１領域
と、第１領域に形成された第１導電形の第２領域と、半
導体基板より高濃度でこの基板に形成され、第１領域と
接している第１導電形の第３領域とで構成される。
【００１６】ここで、第１導電形はｎ形、第２導電形は
ｐ形であることが望ましい。また、第２領域は基板より
高濃度とし、第２領域と第３領域との間酸化膜を形成す
ることもできる。更に、第１領域を外部と接続されない
ようにしたり、第２領域を保護を行う内部回路の入力端
子に接続し、第３領域をこの内部回路の電源に接続させ
るように構成することもできる。
ｐ形であることが望ましい。また、第２領域は基板より
高濃度とし、第２領域と第３領域との間酸化膜を形成す
ることもできる。更に、第１領域を外部と接続されない
ようにしたり、第２領域を保護を行う内部回路の入力端
子に接続し、第３領域をこの内部回路の電源に接続させ
るように構成することもできる。
【００１７】
【発明の実施の形態】次に添付図面を参照して本発明に
よる半導体装置の保護素子の実施の形態を詳細に説明す
る。
よる半導体装置の保護素子の実施の形態を詳細に説明す
る。
【００１８】図１は本発明の半導体装置の保護素子の実
施の形態を図示した断面図である。図１に示した保護ト
ランジスタＱはｎ+ 領域４がｐ形ベース領域２に接する
よう構成されており、これ以外は図５に示した保護トラ
ンジスタＱと同じ構造になっている。
施の形態を図示した断面図である。図１に示した保護ト
ランジスタＱはｎ+ 領域４がｐ形ベース領域２に接する
よう構成されており、これ以外は図５に示した保護トラ
ンジスタＱと同じ構造になっている。
【００１９】このように、ｎ+ 領域４をｐ形領域２と接
することにより、この保護トランジスタＱでは図５に示
した保護トランジスタＱと比較して、ベース−コレクタ
間の降伏電圧を低くしている。したがって、低い静電気
電圧でも電流を放電することが可能となる。
することにより、この保護トランジスタＱでは図５に示
した保護トランジスタＱと比較して、ベース−コレクタ
間の降伏電圧を低くしている。したがって、低い静電気
電圧でも電流を放電することが可能となる。
【００２０】この理由をもっと具体的に説明する。降伏
電圧は一般にドーピング濃度と密接な関係があり、ベー
ス−コレクタ間の降伏電圧を低くするには、ｐ領域２
（ベース）または半導体基板１（コレクタ）のいずれか
あるいは両方の濃度を高くする必要がある。しかしなが
ら、図５に示した垂直形ｎｐｎトランジスタでは、半導
体基板１がコレクタの役割をしているので、基板の濃度
を増加させることは非常に困難である。一方、ｐ領域２
（ベース）の濃度を変化させると、トランジスタの特性
が変化するので、ｐ領域２の濃度を高めることも難し
い。
電圧は一般にドーピング濃度と密接な関係があり、ベー
ス−コレクタ間の降伏電圧を低くするには、ｐ領域２
（ベース）または半導体基板１（コレクタ）のいずれか
あるいは両方の濃度を高くする必要がある。しかしなが
ら、図５に示した垂直形ｎｐｎトランジスタでは、半導
体基板１がコレクタの役割をしているので、基板の濃度
を増加させることは非常に困難である。一方、ｐ領域２
（ベース）の濃度を変化させると、トランジスタの特性
が変化するので、ｐ領域２の濃度を高めることも難し
い。
【００２１】したがって、トランジスタＱのｎ+ 領域４
とｐ領域２（ベース）とを図１に示したように接する構
造にすることで、ｎ+ 領域４とｐ領域２（ベース）とに
よる降伏電圧が、半導体基板１とｐ領域２（ベース）と
による降伏電圧より低くなり、図５に示したトランジス
タＱより低い電圧での降伏効果を実現することが可能と
なる。
とｐ領域２（ベース）とを図１に示したように接する構
造にすることで、ｎ+ 領域４とｐ領域２（ベース）とに
よる降伏電圧が、半導体基板１とｐ領域２（ベース）と
による降伏電圧より低くなり、図５に示したトランジス
タＱより低い電圧での降伏効果を実現することが可能と
なる。
【００２２】次に、図１に示したトランジスタＱが、入
力端子Ｉ5 に接続されている内部回路の通常の動作に影
響を及ぼさない理由を説明する。このトランジスタＱで
はベースが開放されているので、基準電位入力端子Ｉ5
には直接的な放電経路が形成されていない。したがっ
て、トランジスタＱのベース−コレクタ間に、降伏効果
を発生させる程度の大きな電圧が加わらなければ、電源
Ｖddへの放電経路が形成されることが無いためである。
力端子Ｉ5 に接続されている内部回路の通常の動作に影
響を及ぼさない理由を説明する。このトランジスタＱで
はベースが開放されているので、基準電位入力端子Ｉ5
には直接的な放電経路が形成されていない。したがっ
て、トランジスタＱのベース−コレクタ間に、降伏効果
を発生させる程度の大きな電圧が加わらなければ、電源
Ｖddへの放電経路が形成されることが無いためである。
【００２３】なお、図１においては、ｎ+ 領域３に接続
された基準電位入力端子Ｉ5 が保護を行う図示しない内
部回路の入力端子に、ｎ+ 領域４はこの内部回路の電源
Ｖddに接続される。ｎ+ 領域３とｎ+ 領域４とは酸化膜
５により分離されており、この酸化膜５は公知の選択酸
化法などの方法によりフィールド酸化膜として形成する
ことができる。ｐ領域２の濃度は基板１の濃度より２ケ
タ程度高くし、ｎ+ 領域３，４の濃度はｐ領域２の濃度
よりさらに３ケタ程度高くするのが望ましい。なおｎ+
領域３とｎ+ 領域４とは別々に作製することも出来る
が、酸化膜５を選択マスクとして用いて同時に同一濃度
で作製することも出来る。図１では保護トランジスタＱ
としてベースが浮遊したｎｐｎトランジスタ構造を採用
したが、基板１がｐ形の場合にはｐｎｐトランジスタと
して構成することも可能である。
された基準電位入力端子Ｉ5 が保護を行う図示しない内
部回路の入力端子に、ｎ+ 領域４はこの内部回路の電源
Ｖddに接続される。ｎ+ 領域３とｎ+ 領域４とは酸化膜
５により分離されており、この酸化膜５は公知の選択酸
化法などの方法によりフィールド酸化膜として形成する
ことができる。ｐ領域２の濃度は基板１の濃度より２ケ
タ程度高くし、ｎ+ 領域３，４の濃度はｐ領域２の濃度
よりさらに３ケタ程度高くするのが望ましい。なおｎ+
領域３とｎ+ 領域４とは別々に作製することも出来る
が、酸化膜５を選択マスクとして用いて同時に同一濃度
で作製することも出来る。図１では保護トランジスタＱ
としてベースが浮遊したｎｐｎトランジスタ構造を採用
したが、基板１がｐ形の場合にはｐｎｐトランジスタと
して構成することも可能である。
【００２４】
【発明の効果】以上、詳細に説明したように、本発明の
保護素子はコレクタとして機能する基板を外部と電気的
に接続するためのｎ+ 領域がｐベース領域と接するよう
に形成されているので、保護素子のベース−コレクタ間
の降伏電圧が低くなって内部回路を効率的に保護できる
という効果がある。
保護素子はコレクタとして機能する基板を外部と電気的
に接続するためのｎ+ 領域がｐベース領域と接するよう
に形成されているので、保護素子のベース−コレクタ間
の降伏電圧が低くなって内部回路を効率的に保護できる
という効果がある。
【図１】本発明による半導体装置の保護素子の実施の形
態を示す断面図である。
態を示す断面図である。
【図２】ダイオードを用いた従来の一般的な入出力保護
回路を示す回路図である。
回路を示す回路図である。
【図３】多数の入出力端子を有する回路に用いられる従
来の入出力保護回路を示す回路図である。
来の入出力保護回路を示す回路図である。
【図４】多数の入出力端子を有する回路に用いられる本
出願人の先願に開示された入出力保護回路を示す回路図
である。
出願人の先願に開示された入出力保護回路を示す回路図
である。
【図５】図４に示した入出力保護回路に使用される保護
素子の内部構造を示す断面図である。
素子の内部構造を示す断面図である。
１ 半導体基板 ２ ベース領域 ３ エミッタ領域 ４ ｎ+ 領域 ５ 酸化膜 Ｑ 保護トランジスタ Ｉ5 入力端子 Ｖdd 電源（電圧）
Claims (6)
- 【請求項１】 第１導電形の半導体基板に形成された第
２導電形の第１領域と、 前記第１領域に形成された前記第１導電形の第２領域
と、 前記半導体基板より高濃度でこの基板に形成され、前記
第１領域と接している前記第１導電形の第３領域とを有
することを特徴とする半導体装置の保護素子。 - 【請求項２】 請求項１に記載の半導体装置の保護素子
において、前記第１導電形はｎ形であり、前記第２導電
形はｐ形であることを特徴とする半導体装置の保護素
子。 - 【請求項３】 請求項１に記載の半導体装置の保護素子
において、前記第２領域は前記基板より高濃度であるこ
とを特徴とする半導体装置の保護素子。 - 【請求項４】 請求項１に記載の半導体装置の保護素子
において、前記第２領域と前記第３領域との間には酸化
膜が形成されていることを特徴とする半導体装置の保護
素子。 - 【請求項５】 請求項１に記載の半導体装置の保護素子
において、前記第１領域は外部と接続されないことを特
徴とする半導体装置の保護素子。 - 【請求項６】 請求項１に記載の半導体装置の保護素子
において、前記第２領域は保護を行う内部回路の入力端
子に接続され、前記第３領域はこの内部回路の電源に接
続されることを特徴とする半導体装置の保護素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P-68221 | 1995-12-30 | ||
| KR1019950068221A KR0169359B1 (ko) | 1995-12-30 | 1995-12-30 | 반도체 장치의 보호 소자 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09191079A true JPH09191079A (ja) | 1997-07-22 |
Family
ID=19447979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8284361A Pending JPH09191079A (ja) | 1995-12-30 | 1996-10-25 | 半導体装置の保護素子 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH09191079A (ja) |
| KR (1) | KR0169359B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013517633A (ja) * | 2010-01-20 | 2013-05-16 | フリースケール セミコンダクター インコーポレイテッド | Ｅｓｄ保護デバイスおよび方法 |
| US9543420B2 (en) | 2013-07-19 | 2017-01-10 | Nxp Usa, Inc. | Protection device and related fabrication methods |
-
1995
- 1995-12-30 KR KR1019950068221A patent/KR0169359B1/ko not_active IP Right Cessation
-
1996
- 1996-10-25 JP JP8284361A patent/JPH09191079A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013517633A (ja) * | 2010-01-20 | 2013-05-16 | フリースケール セミコンダクター インコーポレイテッド | Ｅｓｄ保護デバイスおよび方法 |
| US9018072B2 (en) | 2010-01-20 | 2015-04-28 | Freescale Semiconductor Inc. | ESD protection device and method |
| US9543420B2 (en) | 2013-07-19 | 2017-01-10 | Nxp Usa, Inc. | Protection device and related fabrication methods |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970053792A (ko) | 1997-07-31 |
| KR0169359B1 (ko) | 1999-01-15 |
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