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JPH09190688A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

Info

Publication number
JPH09190688A
JPH09190688A JP8349985A JP34998596A JPH09190688A JP H09190688 A JPH09190688 A JP H09190688A JP 8349985 A JP8349985 A JP 8349985A JP 34998596 A JP34998596 A JP 34998596A JP H09190688 A JPH09190688 A JP H09190688A
Authority
JP
Japan
Prior art keywords
signal
master
control signal
memory device
bank
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8349985A
Other languages
English (en)
Inventor
Si-Yeol Lee
始 烈 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH09190688A publication Critical patent/JPH09190688A/ja
Pending legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

(57)【要約】 【課題】 単一のローアドレスストローブ信号により同
時動作可能な二重バンクを有する半導体メモリ装置を提
供する。 【解決手段】 メモリセルよりなる第１及び第２バンク
メモリアレイ１４、１５と、第１及び第２マスタークロ
ックＰＲ１、ＰＲ２に応答して第１及び第２バンクメモ
リアレイを各々動作させる第１及び第２バンク制御回路
１２、１３と、単一のローアドレスストローブ信号ＲＡ
Ｓ及びバンク選択ビットＭＳＢに応答して第１及び第２
マスタークロックＰＲ１、ＰＲ２を発生するマスター信
号発生器１１とを具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に単一のローアドレスストローブ（RowAddress
Strobe）により同時動作可能な二重バンクを有する半
導体メモリ装置に関する。
【０００２】
【従来の技術】通常のメモリ装置を階層的に使用するシ
ステムにおける標準ＤＲＡＭは帯域幅が小さい。従っ
て、一定時間内に多くのデータを伝送してデータ伝送効
率を高めるため、多数のメモリ装置等を２つ以上のバン
クに分離してメモリコントローラによりそれぞれのバン
クから連続的にデータが得られるようにするバンク・イ
ンターリーブ方式が一般的に使用されている。
【０００３】図５は、従来技術による標準ＤＲＡＭの概
略を示すブロック図である。図５を参照すれば、この標
準ＤＲＡＭは、
【外１】 （以下、＾ＲＡＳと表記する）及びローアドレス（行ア
ドレス）の最上位ビット（Most Significant Bit）ＭＳ
Ｂを受取ってマスター信号ＰＲを発生するマスター信号
発生器１と、マスター信号ＰＲに応答して動作する制御
回路３と、制御回路３の出力信号に応答して動作するメ
モリアレイ５とを含む。
【０００４】
【発明が解決しょうとする課題】図５に示された従来の
標準ＤＲＡＭは、ローアドレスストローブ信号＾ＲＡＳ
が“ロー（Low）”レベルならアクティブ状態となり、
ローアドレスストローブ信号＾ＲＡＳが“ハイ（Hig
h）”レベルならプリチャージ状態となる単一バンク動
作をする構造を有する。このため、ローアドレスのＭＳ
Ｂを変えようとする場合は、必ずプリチャージ状態が完
全に終了した後に新たなアクティブ状態で行わなければ
ならない。
【０００５】従って、従来の標準ＤＲＡＭでは、ＭＳＢ
により選択される２つのバンクを作り、相互独立に同時
動作させようとすれば、ローアドレスストローブ信号＾
ＲＡＳが２つ必要であった。
【０００６】本発明では、メモリコントローラが２つの
ＤＲＡＭをインターリーブする機能を１つのＤＲＡＭ内
部に包含させることにより、インターリーブ機能が１つ
のＤＲＡＭでできるようにする。つまり、本発明の目的
は、単一のローアドレスストローブ信号により同時動作
可能な二重バンクを有する半導体メモリ装置を提供する
ことにある。
【０００７】
【課題を解決するための手段】本発明に係る半導体メモ
リ装置は、メモリセルよりなる第１及び第２バンクメモ
リアレイと、第１及び第２マスタークロックに応答して
前記第１及び第２バンクメモリアレイを各々動作させる
第１及び第２バンク制御回路と、単一のローアドレスス
トローブ信号及びバンク選択ビットに応答して前記第１
及び第２マスタークロックを発生するマスター信号発生
器とを具備することを特徴とする。
【０００８】また、望ましくは、前記マスター信号発生
器は、前記ローアドレスストローブ信号及び所定の制御
信号に応答して第１及び第２マスター制御信号を発生す
るローアドレスストローブバッファと、前記バンク選択
ビット、前記所定の制御信号、前記第１及び第２マスタ
ー制御信号に応答して前記第１及び第２マスタークロッ
クを発生するバンク選択ビットバッファとを含む。
【０００９】ここで、前記ローアドレスストローブバッ
ファは、前記ローアドレスストローブ信号及び前記所定
の制御信号に応答して前記第１マスター制御信号を出力
するバッファ手段と、前記所定の制御信号に応答して前
記バッファ手段の出力ノードをプルダウンさせるプルダ
ウン手段と、前記第１マスター制御信号を遅延させ前記
第２マスター制御信号を出力する遅延手段とを含むのが
望ましい。
【００１０】更に、前記バンク選択ビットバッファは、
前記バンク選択ビット及び前記所定の制御信号に応答し
て出力信号を出力するバッファ手段と、前記所定の制御
信号に応答して前記バッファ手段の出力ノードをプルダ
ウンさせるプルダウン手段と、前記バッファ手段の出力
信号を遅延させる遅延手段と、該遅延手段の出力を反転
させる反転手段と、前記第１マスター制御信号に応答し
て前記遅延手段の出力信号及び前記反転手段の出力信号
を各々伝達する第１及び第２伝達手段と、該第１及び第
２伝達手段を通して伝達された信号を各々ラッチする第
１及び第２ラインラッチ手段と、前記第１及び第２マス
ター制御信号並びに前記第１ラインラッチ手段の出力信
号の論理積をとって前記第１マスタークロックを出力す
る第１論理手段と、前記第１及び第２マスター制御信号
並びに前記第２ラインラッチ手段の出力信号の論理積を
とって前記第２マスタークロックを出力する第２論理手
段とを含むのが望ましい。
【００１１】また、前記ローアドレスストローブ信号の
プリチャージ時間が所定時間より短い時、前記第１及び
第２バンクメモリアレイのうち選択された一方のプリチ
ャージ動作と他方のアクティブ動作が同時に行われるの
が望ましい。
【００１２】
【発明の実施の形態】以下、添付の図面に基づき本発明
の実施形態について詳しく説明する。
【００１３】図１は、本発明による単一のローアドレス
ストローブ信号＾ＲＡＳにより同時動作可能な二重バン
クを有するＤＲＡＭの概略を示すブロック図である。
【００１４】図１を参照すれば、本発明による二重バン
クを有するＤＲＡＭは、メモリセルよりなる第１及び第
２バンクメモリアレイ１４、１５と、第１及び第２マス
タークロックＰＲ１、ＰＲ２に応答して第１及び第２バ
ンクメモリアレイ１４、１５をプリチャージ及びアクテ
ィブ状態のうち選択されたいずれか一方で各々動作させ
る第１及び第２バンク制御回路１２、１３と、単一のロ
ーアドレスストローブ信号＾ＲＡＳ及びローアドレスの
最上位ビットであるバンク選択ビットＭＳＢに応答して
第１及び第２マスタークロックＰＲ１、ＰＲ２を発生す
るマスター信号発生器１１とを含む。ここで、マスター
信号発生器１１は、ローアドレスストローブバッファと
バンク選択ビットバッファとから構成される（図示せ
ず）。まず、ローアドレスストローブバッファが、ロー
アドレスストローブ信号＾ＲＡＳ及び所定の制御信号に
応答して第１及び第２マスター制御信号を発生する。そ
の後、バンク選択ビットバッファがバンク選択ビットＭ
ＳＢ、前記所定の制御信号、第１及び第２マスター制御
信号に応答して第１及び第２マスタークロックＰＲ１、
ＰＲ２を発生する。
【００１５】図２は、図１に示すマスター信号発生器１
１のローアドレスストローブバッファの具体的な回路図
である。
【００１６】図２を参照すれば、ローアドレスストロー
ブバッファは、ローアドレスストローブ信号＾ＲＡＳ及
び
【外２】 （以下、＾ＰＶＣＣＨと表記する）に応答して出力ノー
ドＡに第１マスター制御信号ＰＲＡＥを出力するバッフ
ァ手段２１と、制御信号＾ＰＶＣＣＨに応答してバッフ
ァ手段２１の出力ノードＡをプルダウンさせるプルダウ
ン手段２３と、第１マスター制御信号ＰＲＡＥを遅延さ
せ第２マスター制御信号ＰＲを出力する遅延手段２５と
を含む。
【００１７】バッファ手段２１では、電源供給電圧ＶＤ
Ｄ端子と接地電圧ＶＳＳ端子との間に第１及び第２ＰＭ
ＯＳトランジスタＭＰ１、ＭＰ２と第１及び第２ＮＭＯ
ＳトランジスタＭＮ１、ＭＮ２とが順に直列に接続さ
れ、第１及び第２ＰＭＯＳトランジスタＭＰ１、ＭＰ２
の接続点と第１及び第２ＮＭＯＳトランジスタＭＮ１、
ＭＮ２の接続点との間に第３ＮＭＯＳトランジスタＭＮ
３が接続されている。さらに詳しく説明すれば、第１Ｐ
ＭＯＳトランジスタＭＰ１のソースには電源供給電圧Ｖ
ＤＤが印加され、ゲートに制御信号＾ＰＶＣＣＨが印加
され、ドレインには第２ＰＭＯＳトランジスタＭＰ２の
ソースが接続される。第２ＰＭＯＳトランジスタＭＰ２
のゲートにはローアドレスストローブ信号＾ＲＡＳが印
加され、ドレインには第１マスター制御信号ＰＲＡＥを
出力する出力ノードＡが接続される。また、第１ＮＭＯ
ＳトランジスタＭＮ１のドレインにも出力ノードＡが接
続され、ゲートにはローアドレスストローブ信号＾ＲＡ
Ｓが印加され、ソースには第２ＮＭＯＳトランジスタＭ
Ｎ２のドレインが接続される。第２ＮＭＯＳトランジス
タＭＮ２のゲートには、ローアドレスストローブ信号＾
ＲＡＳが印加され、ソースには接地電圧ＶＳＳが印加さ
れる。また、第３ＮＭＯＳトランジスタＭＮ３のドレイ
ンには、第１ＰＭＯＳトランジスタＭＰ１のドレインが
接続され、ゲートに第１マスター制御信号ＰＲＡＥを出
力する出力ノードＡが接続され、ソースには第２ＮＭＯ
ＳトランジスタＭＮ２のドレインが接続される。
【００１８】プルダウン手段２３は、ドレインに出力ノ
ードＡが接続され、ゲートに制御信号＾ＰＶＣＣＨが印
加され、ソースに接地電圧ＶＳＳが印加される第４ＮＭ
ＯＳトランジスタＭＮ４で構成される。遅延手段２５
は、第１マスター制御信号ＰＲＡＥを反転させるインバ
ータＩ１と、インバータＩ１の出力を反転させるインバ
ータＩ２とから構成される。
【００１９】図３は、図１に示すマスター信号発生器１
１のバンク選択ビットバッファの具体的な回路図であ
る。図３を参照すれば、バンク選択ビットバッファは、
バンク選択ビットＭＳＢ及び制御信号＾ＰＶＣＣＨに応
答して出力信号を出力するバッファ手段３１と、制御信
号＾ＰＶＣＣＨに応答してバッファ手段３１の出力ノー
ドＢをプルダウンさせるプルダウン手段３３と、バッフ
ァ手段３１の出力信号を遅延させる遅延手段３５と、遅
延手段３５の出力信号を反転させる反転手段１５と、第
１マスター制御信号ＰＲＡＥに応答して遅延手段３５の
出力信号及び反転手段１５の出力信号を各々伝達する第
１及び第２伝達手段３７、３９と、第１及び第２伝達手
段３７、３９を通して伝達された信号を各々ラッチする
第１及び第２ラインラッチ手段４１、４３と、第１及び
第２マスター制御信号ＰＲＡＥ、ＰＲ並びに第１ライン
ラッチ手段４１の出力信号の論理積をとって第１マスタ
ークロック信号ＰＲ１を出力する第１論理手段４５と、
第１及び第２マスター制御信号ＰＲＡＥ、ＰＲ並びに第
２ラインラッチ手段４３の出力信号の論理積をとって第
２マスタークロック信号ＰＲ２を出力する第２論理手段
４７とを含む。
【００２０】バッファ手段３１では、電源供給電圧ＶＤ
Ｄ端子と接地電圧ＶＳＳ端子との間に第１及び第２ＰＭ
ＯＳトランジスタＭＰ３、ＭＰ４と第１及び第２ＮＭＯ
ＳトランジスタＭＮ５、ＭＮ６とが順に直列に接続さ
れ、第１及び第２ＰＭＯＳトランジスタＭＰ３、ＭＰ４
の接続点と第１及び第２ＮＭＯＳトランジスタＭＮ５、
ＭＮ６の接続点との間に第３ＮＭＯＳトランジスタＭＮ
７が接続される。さらに詳しく説明すれば、第１ＰＭＯ
ＳトランジスタＭＰ３のソースには電源供給電圧ＶＤＤ
が印加され、ゲートには、制御信号＾ＰＶＣＣＨが印加
され、ドレインには第２ＰＭＯＳトランジスタＭＰ４の
ソースが接続される。第２ＰＭＯＳトランジスタＭＰ４
のゲートにはバンク選択ビットＭＳＢが印加され、ドレ
インには出力ノードＢが接続される。第１ＮＭＯＳトラ
ンジスタＭＮ５のドレインには、出力ノードＢが接続さ
れ、ゲートにはバンク選択ビットＭＳＢが印加され、ソ
ースには第２ＮＭＯＳトランジスタＭＮ６のドレインが
接続される。第２ＮＭＯＳトランジスタＭＮ６のゲート
には、バンク選択ビットＭＳＢが印加され、ソースには
接地電圧ＶＳＳが印加される。また、第３ＮＭＯＳトラ
ンジスタＭＮ７のドレインには、第１ＰＭＯＳトランジ
スタＭＰ３のドレインが接続され、ゲートには出力ノー
ドＢが接続され、ソースには第２ＮＭＯＳトランジスタ
ＭＮ６のドレインが接続される。
【００２１】プルダウン手段３３は、ドレインに出力ノ
ードＢが接続され、ゲートに制御信号＾ＰＶＣＣＨが印
加され、ソースに接地電圧ＶＳＳが印加される第４ＮＭ
ＯＳトランジスタＭＮ８で構成される。遅延手段３５
は、バッファ手段３１の出力信号を反転させるインバー
タＩ３と、インバータＩ３の出力信号を反転させるイン
バータＩ４とから構成される。第１及び第２伝達手段３
７、３９は、第１マスター制御信号ＰＲＡＥが論理“ロ
ー”の場合、遅延手段３５及び反転手段１５の出力信号
をそれぞれ伝達するトランスミッションゲートＴＭ１、
ＴＭ２で構成される。第１ラインラッチ手段４１は、第
１伝達手段３７の出力ノードに入力ノードが接続される
インバータＩ６と、インバータＩ６の出力ノードに入力
ノードが接続され、第１伝達手段３７の出力ノードに出
力ノードが接続されるインバータＩ７で構成される。ま
た、第２ラインラッチ手段４３は、第２伝達手段３９の
出力ノードに入力ノードが接続されるインバータＩ８
と、インバータＩ８の出力ノードに入力ノードが接続さ
れ、第２伝達手段３９の出力ノードに出力ノードが接続
されるインバータＩ９とから構成される。第１論理手段
４５は、ＮＡＮＤゲートＮＤ１及びインバータＩ１０と
から構成され、第２論理手段４７は、ＮＡＮＤゲートＮ
Ｄ２及びインバータＩ１１とから構成される。
【００２２】図４は、図１の本発明による二重バンクを
有するＤＲＡＭの動作タイミング図である。次に、図４
のタイミング図に基づき、図１〜図３に示した実施形態
の動作について説明する。
【００２３】図４のタイミング図に示されるように、ま
ずローアドレスストローブ信号＾ＲＡＳが“ハイ”レベ
ルの場合、図２に示すＭＮ１及びＭＮ２がターンオンさ
れ、第１マスター制御信号ＰＲＡＥが“ロー”レベルと
なり、所定の遅延後に第２マスター制御信号ＰＲもまた
“ロー”レベルとなる。これにより、図３に示す第１及
び第２論理手段４５、４７の出力信号である第１及び第
２マスタークロックＰＲ１、ＰＲ２が“ロー”レベルと
なって、図１に示した第１及び第２バンクメモリアレイ
１４、１５がプリチャージ動作をする。
【００２４】その後、例えば、バンク選択ビットＭＳＢ
が“ハイ”レベルから“ロー”レベルにトグルすると、
図３に示したＭＰ４がターンオンされ、ＭＮ５及びＭＮ
６はターンオフされる。この際、制御信号＾ＰＶＣＣＨ
は、初期に“ロー”レベルとなっており、ＭＰ３は既に
ターンオンされているので、“ハイ”レベルのデータが
インバータＩ３、Ｉ４及びトランスミッションゲートＴ
Ｍ１を経て第１ラインラッチ手段４１に貯蔵される。ま
た、インバータＩ５によって反転された“ロー”レベル
のデータがトランスミッションゲートＴＭ２を経て第２
ラインラッチ手段４３に貯蔵される。なお、制御信号＾
ＰＶＣＣＨは、以下の説明においても、”ロー”レベル
になっている。
【００２５】次いで、ローアドレスストローブ信号＾Ｒ
ＡＳが“ハイ”レベルから“ロー”レベルにトグルすれ
ば、図２に示すＭＰ２がターンオンされ、ＭＮ１及びＭ
Ｎ２はターンオフされる。この際、ＭＰ１はターンオン
されているので、第１マスター制御信号ＰＲＡＥが“ハ
イ”レベルとなる。これにより、図３に示すトランスミ
ッションゲートＴＭ１、ＴＭ２がターンオフされるが、
第１ラインラッチ手段４１は続けて“ハイ”レベルのデ
ータを保持し、第２ラッチ手段４３は続けて“ロー”レ
ベルのデータを保持する。また、図２において、第１マ
スター制御信号ＰＲＡＥが“ハイ”レベルとなってから
所定の遅延の後、第２マスター制御信号ＰＲが“ハイ”
レベルとなる。これにより第１論理手段４５の出力信号
である第１マスタークロックＰＲ１が“ハイ”レベルに
イネーブルされ、第２論理手段４７の出力信号である第
２マスタークロックＰＲ２が“ロー”レベルにディセー
ブルされる。
【００２６】即ち、ローアドレスストローブ信号＾ＲＡ
Ｓが“ハイ”レベルから“ロー”レベルにトグルする
際、バンク選択ビットＭＳＢが“ロー”レベルなら第１
マスタークロックＰＲ１が“ハイ”レベルにイネーブル
され、図１の第１バンク制御回路１２を通して第１バン
クメモリアレイ１４がアクティブ動作をし、バンク選択
ビットＭＳＢが“ハイ”レベルなら第２マスタークロッ
クＰＲ２が“ハイ”レベルにイネーブルされ、第２バン
ク制御回路１３を通して第２バンクメモリアレイ１５が
アクティブ動作をする。
【００２７】その後、ローアドレスストローブ信号＾Ｒ
ＡＳが“ロー”レベルから“ハイ”レベルにトグルすれ
ば、図２に示すＭＰ２がターンオフされ、ＭＮ１及びＭ
Ｎ２がターンオンされる。これにより、第１マスター制
御信号ＰＲＡＥが“ロー”レベルとなってから所定の遅
延の後、第２マスター制御信号ＰＲが“ロー”レベルと
なる。従って、図３において、第１及び第２マスターク
ロックＰＲ１、ＰＲ２が両方“ロー”レベルとなって第
１及び第２バンクメモリアレイ１４、１５は再びプリチ
ャージ動作をする。
【００２８】ところで、図４のタイミング図のｔＲＰ２
区間のように、ローアドレスストローブ信号＾ＲＡＳが
“ハイ”レベルにトグルしてプリチャージ動作が開始さ
れた後、実際プリチャージ時間のｔＲＰ１が経過する前
にローアドレスストローブ信号＾ＲＡＳが“ロー”レベ
ルにトグルした場合は、バンク選択ビットＭＳＢが“ハ
イ”レベルなら、第２マスタークロックＰＲ２が“ハ
イ”レベルにイネーブルされ、図１の第２バンクメモリ
アレイ１５がアクティブ動作をし始める。即ち、第１バ
ンクメモリアレイ１４はプリチャージ動作を続けなが
ら、これと無関係に第２バンクメモリアレイ１５がアク
ティブ動作を開始することができる。
【００２９】
【発明の効果】以上詳細に説明したように、本発明によ
る半導体メモリ装置は、内部的には二重バンク構造を有
しながらも、外部的には従来の標準ＤＲＡＭと互換性を
保つよう単一バンクを有しているように動作する。即
ち、単一のローアドレスストローブ信号＾ＲＡＳにより
二重バンクが同時に動作しうる。ここで、ローアドレス
ストローブ信号＾ＲＡＳのプリチャージ時間が基準以下
の場合には前に選択されたバンクのプリチャージ動作は
そのまま進行されながら、他のバンクのアクティブ動作
が相互衝突無しに進行されうる。
【図面の簡単な説明】
【図１】本発明による、単一のローアドレスストローブ
信号＾ＲＡＳにより同時動作可能な二重バンクを有する
ＤＲＡＭの概略を示すブロック図である。
【図２】図１におけるマスター信号発生器のローアドレ
スストローブバッファの具体的な回路図である。
【図３】図１におけるマスター信号発生器のバンク選択
ビットバッファの具体的な回路図である。
【図４】図１に示した本発明による二重バンクを有する
ＤＲＡＭの動作タイミング図である。
【図５】従来技術による標準ＤＲＡＭの概略を示すブロ
ック図である。
【符号の説明】
１１ マスター信号発生器 １２ 第１バンク制御回路 １３ 第２バンク制御回路 １４ 第１バンクメモリアレイ １５ 第２バンクメモリアレイ

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルよりなる第１及び第２バンク
    メモリアレイと、 第１及び第２マスタークロックに応答して前記第１及び
    第２バンクメモリアレイを各々動作させる第１及び第２
    バンク制御回路と、 単一のローアドレスストローブ信号及びバンク選択ビッ
    トに応答して前記第１及び第２マスタークロックを発生
    するマスター信号発生器とを具備することを特徴とする
    半導体メモリ装置。
  2. 【請求項２】 前記バンク選択ビットは、ローアドレス
    の最上位ビットであることを特徴とする請求項１に記載
    の半導体メモリ装置。
  3. 【請求項３】 前記マスター信号発生器は、 前記ローアドレスストローブ信号及び所定の制御信号に
    応答して第１及び第２マスター制御信号を発生するロー
    アドレスストローブバッファと、 前記バンク選択ビット、前記所定の制御信号、前記第１
    及び第２マスター制御信号に応答して前記第１及び第２
    マスタークロックを発生するバンク選択ビットバッファ
    とを含むことを特徴とする請求項１に記載の半導体メモ
    リ装置。
  4. 【請求項４】 前記ローアドレスストローブバッファ
    は、 前記ローアドレスストローブ信号及び前記所定の制御信
    号に応答して前記第１マスター制御信号を出力するバッ
    ファ手段と、 前記所定の制御信号に応答して前記バッファ手段の出力
    ノードをプルダウンさせるプルダウン手段と、 前記第１マスター制御信号を遅延させ前記第２マスター
    制御信号を出力する遅延手段とを含むことを特徴とする
    請求項３に記載の半導体メモリ装置。
  5. 【請求項５】 前記ローアドレスストローブバッファの
    前記バッファ手段は、 ソースに電源供給電圧が印加され、ゲートに前記所定の
    制御信号が印加される第１ＰＭＯＳトランジスタと、 ソースに前記第１ＰＭＯＳトランジスタのドレインが接
    続され、ゲートに前記ローアドレスストローブ信号が印
    加され、ドレインに前記第１マスター制御信号を出力す
    る出力ノードが接続される第２ＰＭＯＳトランジスタ
    と、 ドレインに前記出力ノードが接続され、ゲートに前記ロ
    ーアドレスストローブ信号が印加される第１ＮＭＯＳト
    ランジスタと、 ドレインに前記第１ＮＭＯＳトランジスタのソースが接
    続され、ゲートに前記ローアドレスストローブ信号が印
    加され、ソースに接地電圧が印加される第２ＮＭＯＳト
    ランジスタと、 ドレインに前記第１ＰＭＯＳトランジスタのドレインが
    接続され、ゲートに前記出力ノードが接続され、ソース
    に前記第２ＮＭＯＳトランジスタのドレインが接続され
    る第３ＮＭＯＳトランジスタとを含むことを特徴とする
    請求項４に記載の半導体メモリ装置。
  6. 【請求項６】 前記バンク選択ビットバッファは、 前記バンク選択ビット及び前記所定の制御信号に応答し
    て出力信号を出力するバッファ手段と、 前記所定の制御信号に応答して前記バッファ手段の出力
    ノードをプルダウンさせるプルダウン手段と、 前記バッファ手段の出力信号を遅延させる遅延手段と、 該遅延手段の出力を反転させる反転手段と、 前記第１マスター制御信号に応答して前記遅延手段の出
    力信号及び前記反転手段の出力信号を各々伝達する第１
    及び第２伝達手段と、 該第１及び第２伝達手段を通して伝達された信号を各々
    ラッチする第１及び第２ラインラッチ手段と、 前記第１及び第２マスター制御信号並びに前記第１ライ
    ンラッチ手段の出力信号の論理積をとって前記第１マス
    タークロックを出力する第１論理手段と、 前記第１及び第２マスター制御信号並びに前記第２ライ
    ンラッチ手段の出力信号の論理積をとって前記第２マス
    タークロックを出力する第２論理手段とを含むことを特
    徴とする請求項３に記載の半導体メモリ装置。
  7. 【請求項７】 前記バンク選択ビットバッファの前記バ
    ッファ手段は、 ソースに電源供給電圧が印加され、ゲートに前記所定の
    制御信号が印加される第１ＰＭＯＳトランジスタと、 ソースに前記第１ＰＭＯＳトランジスタのドレインが接
    続され、ゲートに前記バンク選択ビットが印加され、ド
    レインに前記出力ノードが接続される第２ＰＭＯＳトラ
    ンジスタと、 ドレインに前記出力ノードが接続され、ゲートに前記バ
    ンク選択ビットが印加される第１ＮＭＯＳトランジスタ
    と、 ドレインに前記第１ＮＭＯＳトランジスタのソースが接
    続され、ゲートに前記バンク選択ビットが印加され、ソ
    ースに接地電圧が印加される第２ＮＭＯＳトランジスタ
    と、 ドレインに前記第１ＰＭＯＳトランジスタのドレインが
    接続され、ゲートに前記出力ノードが接続され、ソース
    に前記第２ＮＭＯＳトランジスタのドレインが接続され
    る第３ＮＭＯＳトランジスタとを含むことを特徴とする
    請求項６に記載の半導体メモリ装置。
  8. 【請求項８】 前記第１及び第２伝達手段は、前記第１
    マスター制御信号が論理“ロー”の場合、前記遅延手段
    及び前記反転手段の出力信号をそれぞれ伝達するトラン
    スミッションゲートよりなることを特徴とする請求項６
    に記載の半導体メモリ装置。
  9. 【請求項９】 前記第１ラインラッチ手段は、 前記第１伝達手段を通して伝達された信号を反転させる
    第１インバータと、 該第１インバータの出力信号を反転させ出力ノードに出
    力し、該出力ノードが前記第１インバータの入力ノード
    に接続される第２インバータとからなることを特徴とす
    る請求項６に記載の半導体メモリ装置。
  10. 【請求項１０】 前記第２ラインラッチ手段は、 前記第２伝達手段を通して伝達された信号を反転させる
    第１インバータと、 該第１インバータの出力信号を反転させ出力ノードに出
    力し、該出力ノードが前記第１インバータの入力ノード
    に接続される第２インバータとからなることを特徴とす
    る請求項６に記載の半導体メモリ装置。
  11. 【請求項１１】 前記第１マスタークロックがイネーブ
    ルされると、前記第１バンクメモリアレイがアクティブ
    状態で動作し、前記第２マスタークロックがイネーブル
    されると、前記第２バンクメモリアレイがアクティブ状
    態で動作することを特徴とする請求項１に記載の半導体
    メモリ装置。
  12. 【請求項１２】 前記第１及び第２マスタークロックが
    共にディセーブルされると、前記第１及び第２バンクメ
    モリアレイが共にプリチャージ状態で動作することを特
    徴とする請求項１に記載の半導体メモリ装置。
  13. 【請求項１３】 前記ローアドレスストローブ信号のプ
    リチャージ時間が所定時間より短い時、前記第１及び第
    ２バンクメモリアレイのうち選択された一方のプリチャ
    ージ動作と他方のアクティブ動作が同時に行われること
    を特徴とする請求項１に記載の半導体メモリ装置。
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